KR0172760B1 - 반도체 소자의 소자 분리 절연막 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판의 활성영역이 산화되는 것을 방지하기 위한 산화 베리어층(barrier layer)을 형성하여 상기 반도체 기판의 필드영역이 상기 베리어층으로 부터 노출되도록하는 단계; 상기 베리어층의 측벽에 폴리실리콘막 스페이서를 형성하여 노출된 필드영역의 폭을 감소시키는 단계; 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치(trench)를 형성하는 단계; 및 전체구조 상부에 SOG막을 도포하여 트렌치내부를 상기 절연막으로 메운 후 상기 반도체 기판 상에 위치한 상기 SOG막, 폴리실리콘막 스페이서, 및 베리어층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법에 관한 것이다.

Description

반도체 소자의 소자 분리 절연막 제조 방법
제1도 내지 제5도는 본 발명에 따른 소자 분리 절연막 제조 방법을 설명하는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드 산화막
3 : 질화막 4 : 폴리실리콘막 스페이서
5 : SOG막
본 발명은 반도체 소자의 소자 분리 절연막 제조 방법에 관한 것으로, 특히 트렌치(trench)구조를 갖는 소자 분리 절연막 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조를 위하여는 디바이스(device)가 형성되는 동작영역과 각 디바이스를 분리하는 필드영역을 형성하기 위하여 소자 분리 산화막을 형성한다.
따라서, 소자가 고집적화 되면서 동작영역의 면적이 점차 감소하게 되고 디바이스를 형성하는 각 층이 적층되면서 보다 넓은 동작영역을 확보할 수 있도록 가능한 한 소자 분리 산화막의 면적을 줄이기 위한 기술이 개발되어 오고 있다.
종래의 아이솔레이션(isolation) 방법은 실리콘 기판의 일부영역(필드(field)영역)을 산화 베리어(barrier)층으로 부터 노출시켜 노출된 실리콘 기판을 산화시켜 소자간을 격리하는 소자 분리 절연막을 형성하여 왔다.
그러나, 상기 종래의 방법은 필드 산화 공정을 수행하여 소자간을 격리함으로써 새부리 모양(bird's beak)에 의한 활성영역(Active area)의 감소가 발생하여 소자가 고집적화함에 따라 한계점을 보이고 있다. 또한 실리콘 기판 깊숙이 산화가 되지 않기 때문에 좁은 패턴 부위의 격리에 있어서는 누설전류가 발생하고, 활성영역 사이의 필드지역이 불충분하여 소자분리막 밑으로의 누설전류로 인한 문턱전압(threshold voltage;VT)을 손실인 문턱전압의 서브-센시티비티(sub Sensitivity) 같은 것으로 인한 격리효과를 저해하는 문제점이 있어 왔다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 필드 산화 공정에서 오는 새부리 모양의 발생을 근본적으로 해결하면서 충분한 활성영역을 확보 할 수 있는 반도체 소자의 소자 분리 절연막 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 활성영역이 산화되는 것을 방지하기 위한 산화 베리어층(barrier layer)을 형성하여 상기 반도체 기판의 필드영역이 상기 베리어층으로 부터 노출되도록 하는 단계; 상기 베리어층의 측벽에 스페이서를 형성하여 노출된 필드영역의 폭을 감소시키는 단계; 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌티(trench)를 형성하는 단계; 및 전체구조 상부에 절연막을 도포하여 트렌치내부를 상기 절연막으로 메운 후 상기 반도체 기판 상에 위치한 상기 절연막, 상기 스페이서, 및 상기 베리어 층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 내지 제5도를 참조하여 본 설명을 상세히 설명하면 다음과 같다.
먼저, 제1도에 도시된 바와 같이 실리콘 기판(1) 상에 200Å의 패드 산화막(2)과 2000Å의 질화막(3)을 차례로 증착하고 상기 질화막(3)을 일정크기로 패턴하여 기판의 활성영역이 산화되는 것을 방지하기 위한 산화 베리어층(barreir layer)을 형성한다.
이어서, 제2도와 같이 2000∼2500Å의 폴리실리콘막(4)을 증착하여 전면식각(Blanket etching)하여 폴리실리콘막 스페이서(5)를 형성하여 아이솔레이션(isolation)의 폭을 조절한다. 예를들어, 상기 질화막(3)의 아이솔레이션 패턴의 간격(A)이 0.6㎛이고, 폴리실리콘막 스페이서(C)를 0.2㎛(한쪽면)형성하였다면, 아이솔레이션의 폭(B)은 0.6㎛-(0.2×2)=0.2㎛이 된다. 즉, 폴리실리콘막 스페이서 폭의 2배만큼 감소하게 된다. 이때, 상기 스페이서는 폴리실리콘막 이외의 다른 산화막 또는 질화막 등으로 형성할 수도 있다.
계속하여, 제3도에 도시된 바와 같이 노출된 패드 산화막(2) 및 실리콘 기판(1)을 차례로 식각하여 2800∼3000Å깊이의 트렌치(trench)를 형성하고, 아이솔레이션의 효과를 증대시키기 위하여 상기 트랜치의 바닥 및 측면에 필드 스톱 이온 주입(field stop ion implantation) 공정을 실시한 후 RTO(rapid thermal oxidation) 방법으로 750∼800℃에서 15초간 어닐링(annealing)를 실시한다.
이어서, 제4도와 같이 전체구조 상부에 SOG(spin-on-glass)(5)막을 도포하여 상기 트렌치내부를 채우고, 제5도와 같이 상기 SOG(spin-on-glass)(5)막을 에치 백(etch back)하고 상기 질화막(3)을 제거하는데, 이때 CMP(chemical mechanicl polishing) 방법으로 사용하여 제거한다.
상기와 같이 이루어지는 본 발명은 폴리실리콘막 스페이서를 형성하여 아이솔레이션의 폭을 조절하여 가능한 넓은 활성영역을 형성함으로서 고집적소자의 활성영역을 충분히 확보할 수 있고, 또한 소자 분리 절연막의 단차를 기판과 동일하게 형성함으로써 이후의 적층형 구조의 반도체 제조 공정을 용이하게 실시할 수 있는 효과가 있다.

Claims (9)

  1. 반도체 소자의 소자 분리 절연막 제조 방법에 있어서, 반도체 기판의 활성영역이 산화되는 것을 방지하기 위한 산화 베리어층(barrier layer)을 형성하여 상기 반도체 기판의 필드영역이 상기 베리어층으로 부터 노출되도록하는 단계; 상기 베리어층의 측벽에 스페이서를 형성하여 노출된 필드영역의 폭을 감소시키는 단계; 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치(trench)를 형성하는 단계; 전체구조 상부에 절연막을 도포하여 트렌치내부를 상기 절연막으로 메운 후 상기 반도체 기판 상에 위치한 상기 절연막, 상기 스페이서, 및 상기 베리어층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  2. 제1항에 있어서, 상기 산화 베리어층은 패드 산화막 및 상기 패드 산화막 상에 형성되는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  3. 제1항에 있어서, 상기 베리어층의 측벽에 형성되는 스페이서는 폴리실리콘막 스페이서인 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  4. 제1항에 있어서, 상기 베리어층의 측벽에 형성되는 스페이서는 질화막 또는 산화막 스페이서인 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  5. 제3항에 있어서, 상기 베리어층의 측벽에 형성되는 상기 폴리실리콘막 스페이서는, 전체구조 상부에 2000∼2500Å의 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 전면식각(Blanket etching)하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  6. 제1항에 있어서, 상기 트렌치를 형성하는 단계는, 상기 트렌치 형성 후 상기 트랜치의 바닥 및 측면에 상기 반도체 기판과 다른 타입의 불순물을 주입하는 단계; 상기 반도체 기판을 어닐링(annealing)하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  7. 제6항에 있어서, 상기 어닐링은 750∼800℃에서 15초간 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  8. 제1항에 있어서, 상기 트렌치 내부를 메운 후 절연막은 SOG(spin-on-glass)막인 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
  9. 제1항에 있어서, 상기 트렌치 내를 절연막으로 메운 후 상기 반도체 기판 상에 위치한 상기 절연막, 스페이서, 및 베리어층을 제거하는 단계는 CMP(chemical mechanical polishing) 방법으로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리 절연막 제조 방법.
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