JP3114062B2 - 半導体装置の隔離膜形成方法 - Google Patents
半導体装置の隔離膜形成方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置の隔離
膜形成方法に関するもので、特に高集積化素子の隔離の
特性を向上させることができる半導体装置の隔離膜形成
方法に関するものである。
膜形成方法に関するもので、特に高集積化素子の隔離の
特性を向上させることができる半導体装置の隔離膜形成
方法に関するものである。
【０００２】
【従来の技術】以下、従来の半導体装置の隔離膜形成方
法を図１に基づき説明する。まず、図１（ａ）に示すよ
うに、半導体基板１上に気相成長法（ＣＶＤ）を用いて
第１絶縁層２を形成する。この第１絶縁層２は１μｍの
厚さに形成する。次いで、反応性イオンエッチング（Ｒ
ＩＥ）法を用いて基板１の所定の位置の表面が露出され
るように第１絶縁層２をパターニングして接続ホールを
形成する。そして、基板１を含んだ全面にＣＶＤを用い
て０．１μｍの厚さを有する第２絶縁層３を形成する。
法を図１に基づき説明する。まず、図１（ａ）に示すよ
うに、半導体基板１上に気相成長法（ＣＶＤ）を用いて
第１絶縁層２を形成する。この第１絶縁層２は１μｍの
厚さに形成する。次いで、反応性イオンエッチング（Ｒ
ＩＥ）法を用いて基板１の所定の位置の表面が露出され
るように第１絶縁層２をパターニングして接続ホールを
形成する。そして、基板１を含んだ全面にＣＶＤを用い
て０．１μｍの厚さを有する第２絶縁層３を形成する。
【０００３】次いで、図１（ｂ）に示すように、第２絶
縁層３をエッチバックして接続ホールの両側に側壁３ａ
を形成した後、第１絶縁層２及び側壁３ａをマスクに用
して基板１を所定の深さにエッチングする。このエッチ
ングされる基板１の幅は、０．１μｍであり、エッチン
グの深さは、０．５μｍである。さらに、図１（ｃ）に
示すように、第１絶縁層２と側壁３ａを除去して基板１
の表面を露出させる。基板１のエッチング、及び第１絶
縁層２と側壁３ａの除去による基板１の損傷を回復させ
るために、基板１を表面処理し、基板１の全面に２００
Åの厚さを有する酸化膜４を熱成長させる。熱成長した
酸化膜４上にＣＶＤを用いて３０００Åの厚さを有する
第３絶縁層５を形成した後、その上にフォトレジストを
塗布する。露光及び現像工程でフォトレジストをパター
ニングしてフォトレジストパターン６を形成する。
縁層３をエッチバックして接続ホールの両側に側壁３ａ
を形成した後、第１絶縁層２及び側壁３ａをマスクに用
して基板１を所定の深さにエッチングする。このエッチ
ングされる基板１の幅は、０．１μｍであり、エッチン
グの深さは、０．５μｍである。さらに、図１（ｃ）に
示すように、第１絶縁層２と側壁３ａを除去して基板１
の表面を露出させる。基板１のエッチング、及び第１絶
縁層２と側壁３ａの除去による基板１の損傷を回復させ
るために、基板１を表面処理し、基板１の全面に２００
Åの厚さを有する酸化膜４を熱成長させる。熱成長した
酸化膜４上にＣＶＤを用いて３０００Åの厚さを有する
第３絶縁層５を形成した後、その上にフォトレジストを
塗布する。露光及び現像工程でフォトレジストをパター
ニングしてフォトレジストパターン６を形成する。
【０００４】図１（ｄ）に示すように、フォトレジスト
パターン６をマスクに用いて酸化膜４の表面が露出され
るように第３絶縁層５を反応性イオンエッチング法を利
用して選択的に除去する。そして、基板１内にそれぞれ
注入エネルギーを変えて三重のボロンイオン注入を実施
して素子隔離領域を形成する。このボロンイオンの注入
量は、３×Ｅ12 ions／cm2であり、イオン注入エネルギ
ーは、それぞれ１３０、１８０、そして２６０KeVであ
る。
パターン６をマスクに用いて酸化膜４の表面が露出され
るように第３絶縁層５を反応性イオンエッチング法を利
用して選択的に除去する。そして、基板１内にそれぞれ
注入エネルギーを変えて三重のボロンイオン注入を実施
して素子隔離領域を形成する。このボロンイオンの注入
量は、３×Ｅ12 ions／cm2であり、イオン注入エネルギ
ーは、それぞれ１３０、１８０、そして２６０KeVであ
る。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体装置の隔離膜形成方法は、隔離領域の基板
をエッチングするので基板が損傷される恐れがあるとい
う問題がある。また、エッジが急峻となり電界集中によ
る漏洩電流が発生することがある。さらに、隔離領域の
大きいパターンを形成する場合、エッチングされる基板
の幅が大きくなるため、隔離領域の表面の平坦性が悪く
なるという問題もある。本発明は、上記問題を解決する
ためになされたもので、その目的は、素子隔離領域の幅
に係わらず優れた平坦性を有する半導体装置の隔離膜形
成方法を提供することにある。本発明の他の目的は、幅
の異なる第１、第２隔離領域を一度のフォトレジスト工
程で形成して工程を簡略化することにある。
従来の半導体装置の隔離膜形成方法は、隔離領域の基板
をエッチングするので基板が損傷される恐れがあるとい
う問題がある。また、エッジが急峻となり電界集中によ
る漏洩電流が発生することがある。さらに、隔離領域の
大きいパターンを形成する場合、エッチングされる基板
の幅が大きくなるため、隔離領域の表面の平坦性が悪く
なるという問題もある。本発明は、上記問題を解決する
ためになされたもので、その目的は、素子隔離領域の幅
に係わらず優れた平坦性を有する半導体装置の隔離膜形
成方法を提供することにある。本発明の他の目的は、幅
の異なる第１、第２隔離領域を一度のフォトレジスト工
程で形成して工程を簡略化することにある。
【０００６】
【課題を解決するための手段】基板に、狭い隔離領域で
は、マスクを利用してその領域の幅いっぱいのリセスを
形成する一方、広い幅の隔離領域には狭い幅のリセスを
複数形成させ、狭い領域にリセスにのみ側壁を形成させ
て、それをマスクとして基板をエッチングして狭い領域
に深いリセスを形成させ、それらのリセスを絶縁材で埋
め込んで隔離膜を形成する。従って、狭い隔離領域では
垂直方向に隔離膜が形成され、広い領域では水平方向に
幅広く隔離膜を形成することができる。そして、それら
は同時に形成することができ、その際、マスクの使用は
一度きりであるので工程が複雑になることはない。
は、マスクを利用してその領域の幅いっぱいのリセスを
形成する一方、広い幅の隔離領域には狭い幅のリセスを
複数形成させ、狭い領域にリセスにのみ側壁を形成させ
て、それをマスクとして基板をエッチングして狭い領域
に深いリセスを形成させ、それらのリセスを絶縁材で埋
め込んで隔離膜を形成する。従って、狭い隔離領域では
垂直方向に隔離膜が形成され、広い領域では水平方向に
幅広く隔離膜を形成することができる。そして、それら
は同時に形成することができ、その際、マスクの使用は
一度きりであるので工程が複雑になることはない。
【０００７】
【実施の形態】以下、添付図面に基づき本発明の半導体
装置の隔離膜形成方法を詳細に説明する。図２は、本発
明の第１実施形態の半導体装置のレイアウト図であり、
図３は、図２のＡ−Ａ’線およびＢ−Ｂ’線上の構造断
面図である。そして、図４、５は、図２のＡ−Ａ’とＢ
−Ｂ’の本発明の半導体装置の隔離膜形成方法を示す工
程断面図である。隔離領域の幅の大小は、素子の特性及
び設計に基づいて互いに異なる。図２は、素子間の隔離
のための隔離領域の幅が互いに異なる場合の素子隔離膜
を示す図である。
装置の隔離膜形成方法を詳細に説明する。図２は、本発
明の第１実施形態の半導体装置のレイアウト図であり、
図３は、図２のＡ−Ａ’線およびＢ−Ｂ’線上の構造断
面図である。そして、図４、５は、図２のＡ−Ａ’とＢ
−Ｂ’の本発明の半導体装置の隔離膜形成方法を示す工
程断面図である。隔離領域の幅の大小は、素子の特性及
び設計に基づいて互いに異なる。図２は、素子間の隔離
のための隔離領域の幅が互いに異なる場合の素子隔離膜
を示す図である。
【０００８】図２の領域３２は相対的に幅の狭い隔離領
域であり、領域３３は相対的に幅の広い隔離領域であ
る。それぞれの領域で、図３に示すように、基板を所定
の深さにエッチングする。そのエッチングした箇所に絶
縁膜３６を埋設して基板の表面と平坦となるようにす
る。図示のように、相対的に幅の狭い隔離領域３２では
その領域の幅のほぼ中央部に半導体基板に深くエッチン
グしたリセスを有する。また、相対的に幅の広い隔離領
域３３では深いリセスを形成させずに、縦横に一定の間
隔でわずかに深くエッチングし、エッチングの深さの浅
い矩形状部分を形成させている。幅広の隔離領域で深く
エッチングされた部分が３箇所あるが、これはその領域
の幅によるもので、２箇所とし、島状の浅いエッチング
箇所を１箇所としても良い。その他、領域の幅によって
縞状の部分の数は異なる。
域であり、領域３３は相対的に幅の広い隔離領域であ
る。それぞれの領域で、図３に示すように、基板を所定
の深さにエッチングする。そのエッチングした箇所に絶
縁膜３６を埋設して基板の表面と平坦となるようにす
る。図示のように、相対的に幅の狭い隔離領域３２では
その領域の幅のほぼ中央部に半導体基板に深くエッチン
グしたリセスを有する。また、相対的に幅の広い隔離領
域３３では深いリセスを形成させずに、縦横に一定の間
隔でわずかに深くエッチングし、エッチングの深さの浅
い矩形状部分を形成させている。幅広の隔離領域で深く
エッチングされた部分が３箇所あるが、これはその領域
の幅によるもので、２箇所とし、島状の浅いエッチング
箇所を１箇所としても良い。その他、領域の幅によって
縞状の部分の数は異なる。
【０００９】図４、５は、素子間の隔離のための隔離領
域の幅に応じた隔離膜形成方法を示す図で、図２のＡ−
Ａ’とＢ−Ｂ’の本実施形態の半導体装置の隔離膜形成
方法を示す工程断面図である。図に示すように、本実施
形態では、相対的に幅の狭い第１隔離領域３２と相対的
に幅の広い第２隔離領域３３とを半導体基板に形成す
る。半導体基板３０上に第１絶縁層３１を形成し、その
上にフォトレジスト（図示せず）を塗布する。そして、
露光及び現像工程を介して前記フォトレジストをパター
ニングしてフォトレジストパターン（図示せず）を形成
する。次いで、前記フォトレジストパターンをマスクに
用いて基板３０の表面が露出されるように第１絶縁層３
１を選択的に除去して相対的に幅の狭い第１隔離領域３
２と相対的に幅の広い第２隔離領域３３を形成する（図
４ａ）。このとき、相対的に幅の狭い第１隔離領域３２
では基板３０が全て露出されるように第１絶縁層３１を
除去し、相対的に幅の広い第２隔離領域３３では一定の
間隙を開けて第１絶縁層３１が矩形の島状に残るように
第１絶縁層３１を部分的に除去する。ここで、相対的に
幅の広い第２隔離領域３３で第１絶縁層３１が除去され
る幅は、相対的に幅の狭い第１隔離領域３２の幅より狭
くする。第１絶縁層３１は、シリコン窒化物とシリコン
酸化物のうちの１つであり、第１、第２隔離領域３２、
３３は同時にパターニングされる。
域の幅に応じた隔離膜形成方法を示す図で、図２のＡ−
Ａ’とＢ−Ｂ’の本実施形態の半導体装置の隔離膜形成
方法を示す工程断面図である。図に示すように、本実施
形態では、相対的に幅の狭い第１隔離領域３２と相対的
に幅の広い第２隔離領域３３とを半導体基板に形成す
る。半導体基板３０上に第１絶縁層３１を形成し、その
上にフォトレジスト（図示せず）を塗布する。そして、
露光及び現像工程を介して前記フォトレジストをパター
ニングしてフォトレジストパターン（図示せず）を形成
する。次いで、前記フォトレジストパターンをマスクに
用いて基板３０の表面が露出されるように第１絶縁層３
１を選択的に除去して相対的に幅の狭い第１隔離領域３
２と相対的に幅の広い第２隔離領域３３を形成する（図
４ａ）。このとき、相対的に幅の狭い第１隔離領域３２
では基板３０が全て露出されるように第１絶縁層３１を
除去し、相対的に幅の広い第２隔離領域３３では一定の
間隙を開けて第１絶縁層３１が矩形の島状に残るように
第１絶縁層３１を部分的に除去する。ここで、相対的に
幅の広い第２隔離領域３３で第１絶縁層３１が除去され
る幅は、相対的に幅の狭い第１隔離領域３２の幅より狭
くする。第１絶縁層３１は、シリコン窒化物とシリコン
酸化物のうちの１つであり、第１、第２隔離領域３２、
３３は同時にパターニングされる。
【００１０】次いで、図４（ｂ）に示すように、フォト
レジストパターンを除去し、パターン化した第１絶縁層
３１をマスクにして第１、第２隔離領域３２、３３で露
出された半導体基板３０を一定の深さにエッチングして
第１、第２リセス３２ａ、３３ａを形成する。すなわ
ち、断面上で、第１隔離領域３２には１つの第１リセス
３２ａだけが形成されるが、第２隔離領域３３には複数
個の第２リセス３３ａが形成される。第１、第２リセス
３２ａ、３３ａを形成するために、基板３０を反応性イ
オンエッチング（ＲＩＥ）又はケミカルドライエッチン
グ（ＣＤＥ）法を利用してエッチングしてもよい。さら
に、第２リセス３３ａを第１リセス３２ａより相対的に
狭い幅で形成しても良く、また、この後、第１絶縁層３
１とフォトレジストをマスクに用いてチャンネルストッ
プイオン注入を実施してもよい。
レジストパターンを除去し、パターン化した第１絶縁層
３１をマスクにして第１、第２隔離領域３２、３３で露
出された半導体基板３０を一定の深さにエッチングして
第１、第２リセス３２ａ、３３ａを形成する。すなわ
ち、断面上で、第１隔離領域３２には１つの第１リセス
３２ａだけが形成されるが、第２隔離領域３３には複数
個の第２リセス３３ａが形成される。第１、第２リセス
３２ａ、３３ａを形成するために、基板３０を反応性イ
オンエッチング（ＲＩＥ）又はケミカルドライエッチン
グ（ＣＤＥ）法を利用してエッチングしてもよい。さら
に、第２リセス３３ａを第１リセス３２ａより相対的に
狭い幅で形成しても良く、また、この後、第１絶縁層３
１とフォトレジストをマスクに用いてチャンネルストッ
プイオン注入を実施してもよい。
【００１１】次いで、図４（ｃ）に示すように、第１絶
縁層３１を含んだ基板３０上にＣＶＤ法を利用して保護
膜３４を形成する。この保護膜３４はシリコン窒化物と
シリコン酸化物のうちのいずれか１つを用い、保護膜３
４の厚さは第２リセス３３ａを埋め込むことができる一
方、第１リセス３２ａでは全体が埋め込まれずに中央部
分にリセスができる程度とする。次いで、図５（ｄ）に
示すように、保護膜３４の厚さ以上に前記保護膜３４を
エッチバックして第１リセス３２ａに保護膜による側壁
３４ａを形成し、第２リセス３３ａは完全に埋め込まれ
るようにする。したがって、第１リセス３２ａでは側壁
３４ａの間の底部に基板の面が露出する。
縁層３１を含んだ基板３０上にＣＶＤ法を利用して保護
膜３４を形成する。この保護膜３４はシリコン窒化物と
シリコン酸化物のうちのいずれか１つを用い、保護膜３
４の厚さは第２リセス３３ａを埋め込むことができる一
方、第１リセス３２ａでは全体が埋め込まれずに中央部
分にリセスができる程度とする。次いで、図５（ｄ）に
示すように、保護膜３４の厚さ以上に前記保護膜３４を
エッチバックして第１リセス３２ａに保護膜による側壁
３４ａを形成し、第２リセス３３ａは完全に埋め込まれ
るようにする。したがって、第１リセス３２ａでは側壁
３４ａの間の底部に基板の面が露出する。
【００１２】次いで、図５（ｅ）に示すように、側壁３
４ａをマスクにして第１リセス３２ａの露出された基板
３０を所定の深さにエッチングして第３リセス３５を形
成する。このとき、第１絶縁層３１と保護膜３４をマス
クに用いてチャンネルストップイオン注入をすることが
できる。基板をエッチングした後、第１リセス３２ａの
側壁３４ａ及び第２リセス３３ａの保護膜３４を除去す
る。さらに、図５（ｆ）に示すように、化学機械的研磨
法（Chemical Mechanicalpolising：ＣＭＰ）を利用し
て第２リセス３３ａの形成されている第２隔離領域３３
の第１絶縁層３１を除去し、かつ基板３０の第２隔離領
域内に島状に残された部分を所定の深さにへこませる。
その際、第１絶縁層３１をマスクにしてチャンネルスト
ップイオン注入を実施することができる。
４ａをマスクにして第１リセス３２ａの露出された基板
３０を所定の深さにエッチングして第３リセス３５を形
成する。このとき、第１絶縁層３１と保護膜３４をマス
クに用いてチャンネルストップイオン注入をすることが
できる。基板をエッチングした後、第１リセス３２ａの
側壁３４ａ及び第２リセス３３ａの保護膜３４を除去す
る。さらに、図５（ｆ）に示すように、化学機械的研磨
法（Chemical Mechanicalpolising：ＣＭＰ）を利用し
て第２リセス３３ａの形成されている第２隔離領域３３
の第１絶縁層３１を除去し、かつ基板３０の第２隔離領
域内に島状に残された部分を所定の深さにへこませる。
その際、第１絶縁層３１をマスクにしてチャンネルスト
ップイオン注入を実施することができる。
【００１３】次いで、図５（ｇ）に示すように、第１、
第２、第３リセス３２ａ、３３ａ、３５を形成させた基
板３０の全面に第２絶縁層３６を堆積させてエッチバッ
クして第１、第２、第３リセス３２ａ、３３ａ、３５を
埋める。第１絶縁層３１を除去して素子間の隔離のため
の隔離膜を形成する。第２絶縁層３６は、第１、第２、
第３リセス３２ａ、３３ａ、３５に充分に埋められ、さ
らにエッチバックされても完全にそれらのリセスを埋め
ている厚さとする。この第２絶縁層３６としは酸化膜を
使用する。ここで、エッチバックする方法としては化学
機械的研磨法を用い、同時に第２絶縁層３６を平坦化す
る。ＣＭＰ法は、アルミナ、シリカ等の研磨粒子とフッ
化アンモニウム、又はアンモニア水等の研磨液を使用す
る。
第２、第３リセス３２ａ、３３ａ、３５を形成させた基
板３０の全面に第２絶縁層３６を堆積させてエッチバッ
クして第１、第２、第３リセス３２ａ、３３ａ、３５を
埋める。第１絶縁層３１を除去して素子間の隔離のため
の隔離膜を形成する。第２絶縁層３６は、第１、第２、
第３リセス３２ａ、３３ａ、３５に充分に埋められ、さ
らにエッチバックされても完全にそれらのリセスを埋め
ている厚さとする。この第２絶縁層３６としは酸化膜を
使用する。ここで、エッチバックする方法としては化学
機械的研磨法を用い、同時に第２絶縁層３６を平坦化す
る。ＣＭＰ法は、アルミナ、シリカ等の研磨粒子とフッ
化アンモニウム、又はアンモニア水等の研磨液を使用す
る。
【００１４】図６は、本発明の第２実施形態の半導体装
置のレイアウト図であり、図７は、図６のＡ−Ａ’線及
びＢーＢ’線上の構造断面図である。そして、図８、９
は図６のＡ−Ａ’とＢーＢ’の本発明の半導体装置の隔
離膜形成方法を示す工程断面図である。隔離領域の幅の
大小は、素子の特性及び設計に基づいて互いに差があ
る。まず、図６は、素子間の隔離のための隔離領域の幅
が互いに異なっていることを示す図である。
置のレイアウト図であり、図７は、図６のＡ−Ａ’線及
びＢーＢ’線上の構造断面図である。そして、図８、９
は図６のＡ−Ａ’とＢーＢ’の本発明の半導体装置の隔
離膜形成方法を示す工程断面図である。隔離領域の幅の
大小は、素子の特性及び設計に基づいて互いに差があ
る。まず、図６は、素子間の隔離のための隔離領域の幅
が互いに異なっていることを示す図である。
【００１５】図７は、相対的に幅の狭い隔離領域５３と
相対的に幅の広い隔離領域５４の基板が所定の深さにエ
ッチングされ、隔離領域に絶縁膜５７が基板の表面に対
して丸く形成される。しかし、相対的に幅の狭い隔離領
域５３では半導体基板の表面から深くエッチングされる
リセスを有し、相対的に幅の広い隔離領域５４では深く
エッチングされず、基板の表面部に亜鈴状に互いに連結
されて形成される。
相対的に幅の広い隔離領域５４の基板が所定の深さにエ
ッチングされ、隔離領域に絶縁膜５７が基板の表面に対
して丸く形成される。しかし、相対的に幅の狭い隔離領
域５３では半導体基板の表面から深くエッチングされる
リセスを有し、相対的に幅の広い隔離領域５４では深く
エッチングされず、基板の表面部に亜鈴状に互いに連結
されて形成される。
【００１６】そして、図８、９は、素子間の隔離のため
の隔離領域の幅による隔離膜形成方法を示す図で、図６
のＡ−Ａ’とＢ−Ｂ’での工程を同時に説明する。この
実施形態も先の実施形態と同様に相対的に幅の狭い第１
隔離領域５３と相対的に幅の広い第２隔離領域５４とを
有する半導体装置を形成するためのものである。図８
（ａ）に示すように、半導体基板５０上に第１絶縁層５
１と第２絶縁層５２を順次形成し、酸化防止マスク層を
形成し、第２絶縁層５２上にフォトレジスト（図示せ
ず）を形成する。そして、露光及び現像工程でフォトレ
ジストをパターニングしてフォトレジストパターン（図
示せず）を形成し、相対的に幅の狭い第１隔離領域５３
と相対的に幅の広い第２隔離領域５４で第１、第２絶縁
層５１、５２を選択的に除去する。このとき、相対的に
幅の狭い第１隔離領域５３では基板５０が全て露出され
るように隔離領域の幅に第１、第２絶縁層５１、５２を
除去するが、相対的に幅の広い第２隔離領域５４では一
定の間隙を開けて除去し、領域の内側に部分的に島状に
残るように第１、第２絶縁層５１、５２を除去する。こ
こで、相対的に幅の広い第２隔離領域５４において第
１、第２絶縁層５１、５２が除去される幅は相対的に幅
の狭い第１隔離領域５３の幅より狭くする。第１絶縁層
５１はパッド酸化膜を使用し、第２絶縁層５２はシリコ
ン窒化膜を使用する。そして、第１、第２絶縁層５１、
５２を酸化防止マスク層とし、パッド酸化膜とシリコン
窒化膜との積層膜の代わりにシリコン窒化膜とシリコン
酸化膜との積層膜を利用することも。
の隔離領域の幅による隔離膜形成方法を示す図で、図６
のＡ−Ａ’とＢ−Ｂ’での工程を同時に説明する。この
実施形態も先の実施形態と同様に相対的に幅の狭い第１
隔離領域５３と相対的に幅の広い第２隔離領域５４とを
有する半導体装置を形成するためのものである。図８
（ａ）に示すように、半導体基板５０上に第１絶縁層５
１と第２絶縁層５２を順次形成し、酸化防止マスク層を
形成し、第２絶縁層５２上にフォトレジスト（図示せ
ず）を形成する。そして、露光及び現像工程でフォトレ
ジストをパターニングしてフォトレジストパターン（図
示せず）を形成し、相対的に幅の狭い第１隔離領域５３
と相対的に幅の広い第２隔離領域５４で第１、第２絶縁
層５１、５２を選択的に除去する。このとき、相対的に
幅の狭い第１隔離領域５３では基板５０が全て露出され
るように隔離領域の幅に第１、第２絶縁層５１、５２を
除去するが、相対的に幅の広い第２隔離領域５４では一
定の間隙を開けて除去し、領域の内側に部分的に島状に
残るように第１、第２絶縁層５１、５２を除去する。こ
こで、相対的に幅の広い第２隔離領域５４において第
１、第２絶縁層５１、５２が除去される幅は相対的に幅
の狭い第１隔離領域５３の幅より狭くする。第１絶縁層
５１はパッド酸化膜を使用し、第２絶縁層５２はシリコ
ン窒化膜を使用する。そして、第１、第２絶縁層５１、
５２を酸化防止マスク層とし、パッド酸化膜とシリコン
窒化膜との積層膜の代わりにシリコン窒化膜とシリコン
酸化膜との積層膜を利用することも。
【００１７】次いで、図８（ｂ）に示すように、第１絶
縁層５１と第２絶縁層５２をマスクに用いて第１、第２
隔離領域５３、５４の露出された半導体基板５０を一定
の深さにエッチングして第１、第２リセス５３ａ、５４
ａを形成する。断面上で、第１隔離領域５３には１つの
第１リセス５３ａが形成されるが、第２隔離領域５４に
は複数個の第２リセス５４ａが形成される。この第１、
第２リセス５３ａ、５４ａは必ずしも形成しなくてもよ
い。第１、第２リセス５３ａ、５４ａを形成するために
は、基板５０を反応性イオンエッチング又はケミカルド
ライエッチングを利用してエッチングする。そして、第
２リセス５４ａは、第１リセス５３ａより相対的に狭い
幅を有するように形成する。その際、フォトレジストと
第１、第２絶縁層５１、５２をマスクに用いてチャンネ
ルストップイオンを注入することができる。
縁層５１と第２絶縁層５２をマスクに用いて第１、第２
隔離領域５３、５４の露出された半導体基板５０を一定
の深さにエッチングして第１、第２リセス５３ａ、５４
ａを形成する。断面上で、第１隔離領域５３には１つの
第１リセス５３ａが形成されるが、第２隔離領域５４に
は複数個の第２リセス５４ａが形成される。この第１、
第２リセス５３ａ、５４ａは必ずしも形成しなくてもよ
い。第１、第２リセス５３ａ、５４ａを形成するために
は、基板５０を反応性イオンエッチング又はケミカルド
ライエッチングを利用してエッチングする。そして、第
２リセス５４ａは、第１リセス５３ａより相対的に狭い
幅を有するように形成する。その際、フォトレジストと
第１、第２絶縁層５１、５２をマスクに用いてチャンネ
ルストップイオンを注入することができる。
【００１８】次いで、図８（ｃ）に示すように、フォト
レジストを除去し、第２絶縁層５２を含んだ基板５０に
ＣＶＤ法で保護膜５５を形成する。この保護膜５５はシ
リコン酸化物を使用する。また、保護膜５５の厚さは第
２リセス５４ａを完全に埋込、第１リセス５３ａでは中
央部に別のリセスが形成される程度にする。次いで、図
９（ｄ）に示すように、保護膜５５の厚さ以上に保護膜
５５をエッチバックして第１リセス５３ａに保護膜の側
壁５５ａを形成し、第２リセス５４ａでは埋め込まれる
ようにする。すなわち、第１リセス５３ａではその底部
が露出されるようにする。これに対して、第２リセスは
その底部は完全に塞がれている。
レジストを除去し、第２絶縁層５２を含んだ基板５０に
ＣＶＤ法で保護膜５５を形成する。この保護膜５５はシ
リコン酸化物を使用する。また、保護膜５５の厚さは第
２リセス５４ａを完全に埋込、第１リセス５３ａでは中
央部に別のリセスが形成される程度にする。次いで、図
９（ｄ）に示すように、保護膜５５の厚さ以上に保護膜
５５をエッチバックして第１リセス５３ａに保護膜の側
壁５５ａを形成し、第２リセス５４ａでは埋め込まれる
ようにする。すなわち、第１リセス５３ａではその底部
が露出されるようにする。これに対して、第２リセスは
その底部は完全に塞がれている。
【００１９】次いで、図９（ｅ）に示すように、側壁５
５ａをマスクにして第１リセス５３ａの露出された基板
５０を所定の深さにエッチングして第３リセス５６を形
成する。この際、第１、第２絶縁層５１、５２と保護膜
５５をマスクに用いてチャンネルストップイオンを注入
することができる。エッチング後、第１リセス５３ａの
側壁５５ａ及び第２リセス５４ａの保護膜５５を除去す
る。ここまでは、先の実施形態と特に変わるところはな
い。次いで、図９（ｆ）に示すように、第１、第２絶縁
層５１、５２をマスクに用いて第１、第２、第３リセス
５３ａ、５４ａ、５６に８００℃以上の酸化性雰囲気で
熱処理して３０００〜５０００Åの厚さの第３絶縁層５
７を形成する。このとき相対的に幅の広い第２隔離領域
５４においてはバーズ・ビークによって第３絶縁層５７
間の第１絶縁層５１と基板５０との界面にも酸化膜が形
成され、この酸化膜によって第３絶縁層５７同士が互い
に連結される。そして、残っている第１、第２絶縁層５
１、５２を除去する。第３絶縁層５７は酸化膜を使用す
る。相対的に幅の広い隔離領域では、３個の亜鈴状の隔
離膜が形成されているが、領域の幅によって二つの場合
もあり、また、もっと多い場合もある。
５ａをマスクにして第１リセス５３ａの露出された基板
５０を所定の深さにエッチングして第３リセス５６を形
成する。この際、第１、第２絶縁層５１、５２と保護膜
５５をマスクに用いてチャンネルストップイオンを注入
することができる。エッチング後、第１リセス５３ａの
側壁５５ａ及び第２リセス５４ａの保護膜５５を除去す
る。ここまでは、先の実施形態と特に変わるところはな
い。次いで、図９（ｆ）に示すように、第１、第２絶縁
層５１、５２をマスクに用いて第１、第２、第３リセス
５３ａ、５４ａ、５６に８００℃以上の酸化性雰囲気で
熱処理して３０００〜５０００Åの厚さの第３絶縁層５
７を形成する。このとき相対的に幅の広い第２隔離領域
５４においてはバーズ・ビークによって第３絶縁層５７
間の第１絶縁層５１と基板５０との界面にも酸化膜が形
成され、この酸化膜によって第３絶縁層５７同士が互い
に連結される。そして、残っている第１、第２絶縁層５
１、５２を除去する。第３絶縁層５７は酸化膜を使用す
る。相対的に幅の広い隔離領域では、３個の亜鈴状の隔
離膜が形成されているが、領域の幅によって二つの場合
もあり、また、もっと多い場合もある。
【００２０】
【発明の効果】本発明の半導体装置の隔離膜形成方法
は、第１隔離領域では垂直方向に隔離膜を形成し、第２
隔離領域においては水平方向に隔離膜を形成するので、
いずれの場合も素子の絶縁の特性を向上させることがで
きる。また、その際、第１、第２隔離領域を形成するに
あたって、１つのマスクを用いた一度の感光膜工程で形
成するので、工程を簡略化することができるという効果
を有する。
は、第１隔離領域では垂直方向に隔離膜を形成し、第２
隔離領域においては水平方向に隔離膜を形成するので、
いずれの場合も素子の絶縁の特性を向上させることがで
きる。また、その際、第１、第２隔離領域を形成するに
あたって、１つのマスクを用いた一度の感光膜工程で形
成するので、工程を簡略化することができるという効果
を有する。
【図１】従来の半導体装置の隔離膜形成方法を示す工程
断面図、
断面図、
【図２】本発明の第１実施形態の半導体装置のレイアウ
ト図、
ト図、
【図３】図２のＡ−Ａ’線、Ｂ−Ｂ’線上の構造断面
図、
図、
【図４】図２のＡ−Ａ’とＢ−Ｂ’による第１実施形態
の半導体装置の隔離膜形成方法を示す工程断面図、
の半導体装置の隔離膜形成方法を示す工程断面図、
【図５】図２のＡ−Ａ’とＢ−Ｂ’による第１実施形態
の半導体装置の隔離膜形成方法を示す工程断面図、
の半導体装置の隔離膜形成方法を示す工程断面図、
【図６】本発明の第２実施形態の半導体装置のレイアウ
ト図、
ト図、
【図７】図６のＡ−Ａ’線、Ｂ−Ｂ’線上の構造断面
図、
図、
【図８】図６のＡ−Ａ’とＢ−Ｂ’による本発明の半導
体装置の隔離膜形成方法を示す工程断面図。
体装置の隔離膜形成方法を示す工程断面図。
【図９】図６のＡ−Ａ’とＢ−Ｂ’による本発明の半導
体装置の隔離膜形成方法を示す工程断面図。
体装置の隔離膜形成方法を示す工程断面図。
３０、５０ 半導体基板 ３１、５１ 第１絶縁層 ３２、５３ 第１隔離領域 ３２ａ、５３ａ 第１リセス ３３、５４ 第２隔離領域 ３３ａ、５４ａ 第２リセス ３４、５５ 保護膜 ３４ａ、５５ａ 側壁 ３５、５６ 第３リセス ３６、５２ 第２絶縁層 ５７ 第３絶縁層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−48437（ＪＰ，Ａ) 特開 昭59−124141（ＪＰ，Ａ) 特開 平１−287951（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76
Claims (2)
- 【請求項１】 相対的に狭い幅を有する第１隔離領域と
相対的に広い幅を有する第２隔離領域とに同時に隔離膜
を形成する方法において、 基板上に第１絶縁層を形成する工程と、 前記第１絶縁層を選択的にパターニングして第１、第２
隔離領域を形成し、前記第１隔離領域に１つの第１リセ
スと前記第２隔離領域に前記第１リセスより相対的に狭
い幅を有する複数個の第２リセスとを形成する工程と、 前記第１絶縁層を含む基板上に第２絶縁層を形成し、前
記第２絶縁層をエッチバックして前記第１リセス内に側
壁が形成されると共に前記第２リセスが前記第２絶縁層
によって埋め込まれるようにする工程と、 前記第１リセスの側壁をマスクに用いて第１隔離領域の
基板を所定の深さにエッチングして第３リセスを形成
し、前記第２絶縁層を除去する工程と、 前記第２隔離領域の第１絶縁層を除去して島状に残され
た基板の部分をへこます工程と、 前記第１、第２、第３リセスに第３絶縁層を埋め込み、
前記第１絶縁層を除去する工程と、 を備えることを特徴とする半導体装置の隔離膜形成方
法。 - 【請求項２】 前記相対的に狭い幅を有する第１隔離
領域と相対的に広い幅を有する第２隔離領域とは同時に
パターニングすることを特徴とする請求項１記載の半導
体装置の隔離膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049954A KR100236097B1 (ko) | 1996-10-30 | 1996-10-30 | 반도체 장치의 격리막 형성방법 |
| KR49954/1996 | 1996-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135318A JPH10135318A (ja) | 1998-05-22 |
| JP3114062B2 true JP3114062B2 (ja) | 2000-12-04 |
Family
ID=19479686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09242482A Expired - Fee Related JP3114062B2 (ja) | 1996-10-30 | 1997-09-08 | 半導体装置の隔離膜形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6852606B1 (ja) |
| JP (1) | JP3114062B2 (ja) |
| KR (1) | KR100236097B1 (ja) |
| DE (1) | DE19717358B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719366B1 (ko) | 2005-06-15 | 2007-05-17 | 삼성전자주식회사 | 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045435B1 (en) * | 1998-11-03 | 2006-05-16 | Mosel Vitelic Inc | Shallow trench isolation method for a semiconductor wafer |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204133A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| US4472240A (en) * | 1981-08-21 | 1984-09-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| US4491486A (en) * | 1981-09-17 | 1985-01-01 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
| JPS5848437A (ja) * | 1981-09-17 | 1983-03-22 | Toshiba Corp | 半導体装置の製造方法 |
| US4390393A (en) * | 1981-11-12 | 1983-06-28 | General Electric Company | Method of forming an isolation trench in a semiconductor substrate |
| JPS59124141A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | 半導体装置の製造方法 |
| US4492008A (en) * | 1983-08-04 | 1985-01-08 | International Business Machines Corporation | Methods for making high performance lateral bipolar transistors |
| US4609934A (en) * | 1984-04-06 | 1986-09-02 | Advanced Micro Devices, Inc. | Semiconductor device having grooves of different depths for improved device isolation |
| NL8701717A (nl) * | 1987-07-21 | 1989-02-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. |
| JPS6467945A (en) * | 1987-09-08 | 1989-03-14 | Mitsubishi Electric Corp | Wiring layer formed on buried dielectric and manufacture thereof |
| US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| US4962064A (en) * | 1988-05-12 | 1990-10-09 | Advanced Micro Devices, Inc. | Method of planarization of topologies in integrated circuit structures |
| JPH01287951A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | 半導体装置の製造方法 |
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
| US5065217A (en) * | 1990-06-27 | 1991-11-12 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| FR2667440A1 (fr) * | 1990-09-28 | 1992-04-03 | Philips Nv | Procede pour realiser des motifs d'alignement de masques. |
| US5112772A (en) * | 1991-09-27 | 1992-05-12 | Motorola, Inc. | Method of fabricating a trench structure |
| JPH05152429A (ja) * | 1991-11-28 | 1993-06-18 | Nec Corp | 半導体装置の製造方法 |
| US5372968A (en) * | 1993-09-27 | 1994-12-13 | United Microelectronics Corporation | Planarized local oxidation by trench-around technology |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| US5371036A (en) * | 1994-05-11 | 1994-12-06 | United Microelectronics Corporation | Locos technology with narrow silicon trench |
| JP3329640B2 (ja) * | 1995-10-10 | 2002-09-30 | 株式会社東芝 | 半導体装置の製造方法 |
| US5899727A (en) * | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| JPH09312330A (ja) * | 1996-05-21 | 1997-12-02 | Oki Electric Ind Co Ltd | 素子間分離領域の形成方法 |
| US5747377A (en) * | 1996-09-06 | 1998-05-05 | Powerchip Semiconductor Corp. | Process for forming shallow trench isolation |
| US5893744A (en) * | 1997-01-28 | 1999-04-13 | Advanced Micro Devices | Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation |
| US5817567A (en) * | 1997-04-07 | 1998-10-06 | Taiwan Semiconductor Manufacturing Company Ltd. | Shallow trench isolation method |
| US5895253A (en) * | 1997-08-22 | 1999-04-20 | Micron Technology, Inc. | Trench isolation for CMOS devices |
-
1996
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