KR100213196B1 - 트렌치 소자분리 - Google Patents

트렌치 소자분리 Download PDF

Info

Publication number
KR100213196B1
KR100213196B1 KR1019960006981A KR19960006981A KR100213196B1 KR 100213196 B1 KR100213196 B1 KR 100213196B1 KR 1019960006981 A KR1019960006981 A KR 1019960006981A KR 19960006981 A KR19960006981 A KR 19960006981A KR 100213196 B1 KR100213196 B1 KR 100213196B1
Authority
KR
South Korea
Prior art keywords
material layer
trench
etching
oxide film
pattern
Prior art date
Application number
KR1019960006981A
Other languages
English (en)
Other versions
KR970067826A (ko
Inventor
진주현
신윤승
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960006981A priority Critical patent/KR100213196B1/ko
Priority to JP05294497A priority patent/JP4435313B2/ja
Priority to US08/818,257 priority patent/US5940716A/en
Publication of KR970067826A publication Critical patent/KR970067826A/ko
Application granted granted Critical
Publication of KR100213196B1 publication Critical patent/KR100213196B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Abstract

트렌치를 이용한 반도체 장치의 소자분리 방법에 있어서, 트렌치 측벽의 프로파일을 개선한 트렌치 소자분리 방법이 개시되어 있다.
본 발명은 트렌치 매립물질을 트렌치에 매립하기 전에 트렌치를 정의하며 기판위에 형성된 물질층에 언더컷을 형성한 다음 트렌치를 매립함으로써 소자 분리 후 트렌치 가장자리 부위의 프로파일을 향상시킬 수 있다. 이렇게 함으로써 누설전류의 감소등 소자의 특성이 향상된 반도체 장치를 제조할 수 있게 된다.

Description

트렌치 소자분리
제1도 내지 제6도는 종래기술에 의한 트렌치 소자분리 방법을 나타내는 단면도들이다.
제7도 내지 제14도는 본 발명의 제1실시예에 의한 트렌치 소자분리 방법을 나타내는 단면도들이다.
제15도 내지 제22도는 본 발명의 제2실시예에 의한 트렌치 소자분리 방법을 나타내는 단면도들이다.
제23도 내지 제30도는 본 발명의 제3실시예에 의한 트렌치 소자분리 방법을 나타내는 단면도들이다.
본 발명은 트렌치를 이용한 반도체 장치의 소자분리 방법에 관한 것으로, 특히 트렌치를 채우고 있는 필드산화막 모서리 부분의 프로파일을 개선하여 소자의 특성을 향상시킬 수 있는 반도체 장치의 트렌치 소자분리방법에 관한 것이다.
반도체 장치가 고집적화되고 미세화되어감에 따라 소자간을 분리하는 소자분리 영역의 축소는 중요한 항목으로 대두되고 있다. 소자분리 영역의 형성은 모든 제조공정단계에 있어서 초기단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되므로 칩 패턴 전체를 비례축소해 가는데 있어서 소자분리 영역의 비례축소가 불가피하다.
일반적으로 반도체장치에 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS)은 공정이 간단하다는 잇점이 있으나 256M DRAM급 이상의 고집적화되는 디바이스에 있어서는 소자분리의 폭(Width)이 감소함에 따라 산화시 수반되는 버즈비크(Bird's Beak)에 의한 펀치스루와 필드산화막의 두께감소와 같은 문제점으로 인하여 그 한계점에 이르고 있다.
상기 LOCOS방법의 문제점을 개선하기 위하여 제안된 트렌치를 이용한 소자분리방법은, 필드산화막의 형성에 있어서 상기 LOCOS방법과 같이 열산화공정에 의하지 않으므로 열산화공정으로 인해 유발되는 상기 LOCOS방법의 단점들을 어느 정도 줄일 수 있고, 실리콘 기판에 트렌치를 형성하고 내부를 산화막등 절연물질로 채움으로써 같은 소자분리 폭에서도 효과적인 소자분리 깊이를 가질 수 있어 LOCOS보다 작은 소자분리 영역을 만들 수 있다.
이하 종래 기술에 의한 반도체 장치의 트렌치(Trench) 소자 분리 방법을 제1도 내지 제6도는 참조하여 설명한다.
먼저 제1도에 도시되어 있는 바와 같이 반도체 기판(10)에 패드 산화막(12), 질화막(14)을 차례로 증착한 후, 질화막(14)위에 포토레지스트를 도포한 후, 노광 현상하여 반도에 기판(10)에 트렌치를 형성하기 위한 포토레지스트패턴(16)을 형성한다.
이어서, 제2도에 도시되어 있는 바와 같이 상기 포토레지스트패턴(16)을 식각마스크로하여 질화막(14) 및 패드산화막(12)을 차례대로 식각한 다음, 상기 반도체 기판(10)을 건식 식각하여 트렌치(17)을 형성한다.
다음에 제3도와 같이 상기 포토레지스트패턴(16)을 제거한 다음 화학기상증착방법(Chemical Vapor Deposition)으로 상기 트렌치(17)를 채우고 상기 질화막패턴(14) 위에 소정두께를 가지도록 산화막(18)을 형성한다.
이어서 제4도와 같이 상기 산화막(18)을 상기 질화막(14)이 드러나는 부분까지 화학 기계적 연마(Chemical Mechanical Polishing; CMP)로 평탄화 공정을 실시한다.
다음에 제5도와 같이 트렌치 형성시 활성 영역을 보호하기 위해 사용된 상기 질화막(14)을 습식식각으로 제거한 다음 계속하여 패드산화막(12)을 제거하여 제6도와 같은 필드산화막(18B) 결과물을 얻는다.
그런데 상기 종래의 트렌치 소자분리방법에서는 트렌치 형성시 활성 영역을 보호하기 위해 사용된 질화막이나 패드산화막을 제거하기 위한 식각공정시, 트렌치를 채우고 있는 물질의 측면이 식각되어 제6도의 참조부호 A와 같은 프로파일을 나타내게 된다.
즉 활성 영역과 필드산화막의 경계영역에서 필드산화막이 경사지게 형성됨으로써 그 경계 영역에서 게이트 산화막이 얇아지고, 전계 집중 현상이 발생할 뿐만 아니라 후속 공정에서 형성되는 상부 절연막에도 스트레스를 주게 되어 누설전류가 야기되는 등 소자의 특성이 저하된다.
따라서, 본 발명의 목적은 공정 개선을 통하여 트렌치를 채우고 있는 필드산화막 모서리 부분의 프로파일을 개선하여 소자의 특성을 향상시킬 수 있는 반도체 장치의 트렌치 소자분리방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1물질층 및 상기 제1물질층에 비해 식각선택비가 큰 제2물질층을 차례로 형성하는 단계; 마스크 패턴으로 활성영역을 정의한 후, 상기 제2물질층, 제1물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제2물질층패턴 및 제1물질층패턴을 형성하는 단계; 상기 노출된 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계; 상기 제2물질층패턴을 부분적으로 식각하여 제2물질층패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계; 상기 트렌치를 절연층으로 매립한 후, 평탄화하여 상기 제2물질층패턴의 표면이 드러나도록 하는 단계; 및 상기 제2 및 제1물질층패턴을 차례대로 제거하는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리방법을 제공한다.
본 발명에 의하면, 상기 제1물질층은 산화막을 2물질층은 질화막을 사용하여 형성하고, 상기 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계는 반응성 이온 식각방법을 이용하여 수행한다. 또한 상기 트렌치를 형성하는 단계 이후에 트렌치 내부에 산화막을 형성시키는 단게 및 제2물질층 표면에 형성된 산화막을 제거하는 단계로서 상기 제2물질층 표면에 형성된 산화막을 제거하되 상기 트렌치 내부에 형성된 산화막은 잔존시키는 단계를 더 구비하는 것이 바람직하며, 상기 제2물질층 표면에 형성된 산화막을 제거하는 단계는 불산(HF)용액을 이용하여 수행하는 것이 더욱 바람직하다.
그리고 상기 제2물질층패턴을 부분적으로 식각하여 제2물질층패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계는 습식식각방법을 이용하여 수행하는 것이 바람직하며, 상기 습식식각방법은 인산(H3PO4)용액을 이용하여 수행하며, 상기 인산용액을 이용한 습식식각은 140∼160℃에서 10∼20분간 진행되는 것이 더욱 바람직하다.
또한, 상기 절연층은 실리콘 산화막을 이용하여 형성하며, 상기 평탄화 방법은 상기 제2물질층패턴을 스토퍼로 이용한 CMP(chemical mechanical polishing), 에치-백 및 CMP와 에치-백을 함께 사용하는 방법 중의 어느 하나로 수행하는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명은 또한, 반도체 기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1물질층, 상기 제1물질층에 비해 식각선택비가 큰 제2물질층 및 상기 제2물질층에 비해 식각선택비가 작은 제3물질층을 차례로 형성하는 단계;마스크 패턴으로 활성영역을 정의한 후, 상기 제3물질층, 제2물질층 및 제1물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제3물질층패턴, 제2물질층패턴 및 제1물질층패턴을 형성하는 단계; 상기 노출된 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계; 상기 제2물질층패턴을 부분적으로 식각하여 제2물질층패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계; 상기 트렌치를 절연층으로 매립한 후, 평탄화하는 단계; 및 상기 제3, 제2 및 제1물질층패턴을 차례대로 제거하는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리방법을 제공한다.
이때, 상기 제1물질층은 산화막을 제2물질층은 질화막을 사용하여 형성하는 것이 바람직하며, 상기 제3물질층은 다결정실리콘을 이용하여 하는 것이 바람직하다.
그리고 상기 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계는 반응성 이온 식각방법을 이용하여 수행할 수 있으며, 상기 트렌치를 형성하는 단계 이후에 트렌치 내부에 산화막을 형성시키는 단계 및 제2물질층 표면에 형성된 산화막을 제거하는 단계로서 상기 제2물질층 표면에 형성된 산화막은 제거하되 상기 트렌치 내부에 형성된 산화막은 잔존시키는 단계를 더 구비할 수 있으며, 상기 제2물질층 표면에 형성된 산화막을 제거하는 단게는 불산(HF)용액을 이용하여 수행한다.
또한, 상기 제2물질층 패턴을 부분적으로 식각하여 제2물질층 패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계는 습식식각방법을 이용하여 수행하며, 상기 습식식각방법은 인산용액을 이용하여 수행하는 것이 바람직하며, 더욱 바람직하기로는 상기 인산용액을 이용한 습식식각은 140∼160℃에서 10∼20분간 진행한다.
그리고 상기 절연층은 실리콘 산화막을 이용하여 형성하며, 상기 평탄화 방법은 상기 제3물질층패턴을 스토퍼로 이용한 CMP(chemical mechanical polishing), 에치-백 및 CMP와 에치-백을 함께 사용하는 방법 중의 어느 하나로 수행하는 것이 바람직하다.
상기 목적을 달성하기 위한 또 다른 실시예에 의하여 본 발명은, 반도체 기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1물질층, 상기 제1물질층에 비해 식각선택비가 큰 제2물질층 및 상기 제2물질층에 비해 식각선택비가 작은 제3물질층을 차례로 형성하는 단계; 마스크 패턴으로 활성영역을 정의한 후, 상기 제3물질층, 제2물질층,및 제1물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제3물질층패턴, 제2물질층패턴 및 제1물질층패턴을 형성하는 단계; 상기 노출된 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계; 상기 제2물질층 패턴을 부분적으로 식각하여 제2물질층 패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계; 상기 트렌치를 절연층으로 매립한 후, 상기 제2물질층패턴을 스토퍼로 이용하여 평탄화하는 단계; 및 상기 제2및 제1물질층패턴을 차례대로 제거하는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리방법을 제공한다.
이때, 상기 제1물질층은 산화막, 제2물질층은 질화막, 제3물질층은 산화막을 이용하여 형성하는 것이 바람직하다. 그리고 기타 공정 진행은 본 발명의 다른 실시예와 동일하게 수행하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
제7도 내지 제14도는 본 발명의 제1실시예에 따른 반도체 장치의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
제7도는 반도체 기판(100)상에 제1물질층(102), 제2물질층(104)및 포토레지스트패턴(106)을 순차적으로 형성하는 단계를 도시한 것이다.
반도체 기판(100)상에 제1물질층(102), 예를 들어 산화막을 대략 100∼200Å 두께로 형성한다. 이 때 상기 제1물질층(102)은 후속공정에서 스트레스 버퍼(stress buffer) 및 활성영역을 보호 역할을 수행하게 된다. 이어서 상기 제1물질층(102)위에 후공정의 평탄화 공정시 스토퍼(stopper)역할을 수행하며 상기 제1물질층(102)에 비해 식각 선택비가 큰 제2물질층(104), 예를 들어 질화막을 대략 2500Å 두께로 형성한다. 다음에 상기 제2물질층(104)위에 포토레지스트를 도포한 뒤 노광 현상하여 트렌치 영역을 정의하는 포토레지스트 패턴(106)을 형성한다.
제8도는 제2 및 제1물질층(104, 102)을 식각하여 소자분리영역을 한정하는 단계를 나타내는 단면도이다.
포토레지스트패턴(106)을 식각마스크로 사용하여 상기 제2 및 제1물질층(104, 102)을 차례로 이방성 식각하여 제2 및 제1물질층패턴(104A, 102A)을 형성하여 소자분리 영역이 될 반도체 기판(100)을 노출시킨다. 이때, 상기 포토레지스트패턴(106)은 제거될 수도 있고, 후속의 트렌치 형성시 마스크로 사용될 수도 있다.
제9도는 제1폭(W1)을 지니는 트렌치(107)를 형성하는 단계를 나타내는 단면도이다.
상기 포토레지스트패턴(106) 또는 상기 제2 및 제1물질층패턴(104A, 102A)을 마스크로 사용한 반도체 기판(100)의 이방성 식각공정을 통하여 약 3500∼4000Å정도의 깊이와 제1폭(W1)을 갖는 트렌치(107)를 형성한다.
상기 포토레지스트패턴(106)을 식각마스크로하여 상기 제2물질층(104) 및 제1물질층(102)을 차례대로 식각하여 제2 및 제1물질층패턴(104A, 102A)을 형성한 다음 상기 포토레지스트패턴(106), 제2 및 제1물질층패턴(104A, 102A)을 식각마스크로하여 기판을 식각하여 트렌치(107)를 형성한다.
본 발명은 또한 상기 트렌치(107) 형성시 기판이 받은 손상의 영향을 최소화하고 트렌치(107)표면을 고르게 하기 위하여 트렌치(107)가 형성된 결과물 전면에 산화막(미도시)을 형성시키는 단계를 더 포함할 수도 있다. 이 때 형성되는 산화막의 두께는 100∼300Å 정도가 적당하다. 산화막 형성후 100 : 1 불산(HF)용액에 약 300초 정도 결과물을 처리하여 제2물질층패턴(104A) 표면에 형성된 20Å 미만 두께의 얇은 산화막은 제거하고 기판내의 트렌치(107) 표면에는 일정 두께의 산화막을 잔존시킨다.
제10도는 제2물질층패턴(104B)간의 간격이 W2가 되도록 상기 제2물질층패턴(104A)을 부분적으로 식각하는 단계를 나타내는 단면도이다.
상기 트렌치(107) 형성후 포토레지스트 패턴(106)을 제거한 다음 상기 제2물질층패턴(104A)만을, 부분적으로 식각하는 용액, 예를 들어 인산용액(H3PO4)용액으로 140∼160℃에서 10∼20분 정도 식각하여 제2물질층패턴(104B)간의 간격(W2)이 트렌치 폭(W1)보다 넓어지도록 한다. 예를 150℃에서 15분 동안 인산용액처리를 하면 상기 제2물질층(104A)의 두께가 약 1800Å 정도로 되고 트렌치의 폭(W1)보다 1400Å정도 더 넓은 간격(W2)을 지니게 된다.
제11도는 상기 트렌치(107)가 충분히 도포될 수 있을 정도의 두께로 제3물질층(108A)을 형성하는 단계를 나타내는 단면도이다.
화학기상증착방법(CVD)을 이용하여 상기 트렌치(107)를 매립하고 상기 제2물질층패턴(104B)위에 일정두께를 지니도록 제3물질층(108A), 예를 들어 실리콘 산화막을 약5000∼7000Å두께로 형성한다.
제12도는 상기 트렌치 매립물질(108A)의 평탄화 단계를 도시하는 단면도이다.
상기 제2물질층패턴(104B)을 스토퍼로 이용하여 CMP(Chemical Mechanical Polishing), 에치-백, 또는 CMP와 에치-백을 함께 사용하는 방법중 어느하나를 사용하여 평탄화된 트렌치 매립물질(108B)을 형성한다.
이어서 제2물질층패턴(104B)을 건식식각 또는 인산용액을 이용한 습식식각 중 어느하나를 이용하여 제거하면 제13도에 도시한 바와 같은 결과물이 얻어지고, 최종적으로 상기 제1물질층패턴(102A)을 제거하면, 제14도에 도시한 바와 같이, 트렌치 영역위로 트렌치 매립 물질(108D)이 충분히 남게되어 가장자리 부위의 식각이 방지된 양호한 프로파일을 갖는 소자분리영역이 완성된다.
이때, 상기 제2 및 제1물질층패턴들(104B, 102A)을 제거하기 위한 습식식각시, 상기 트렌치 매립물질(108C)도 함께 식각되지만, 평탄화된 트렌치 매립물질(108C)이 트렌치 영역위로 충분히 남도록 형성되어 있기 때문에 매립물질(108C)의 측면이 소모되어 액티브 영역이 노출되는 문제점이 방지된다.
제15도 내지 제22도는 본 발명의 제2실시예에 따른 반도체 장치의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
제15도는 반도체 기판(200) 상에 제1물질층(202), 제2물질층(204), 제3물질층(206) 및 포토레지스트패턴(208)을 순차적으로 형성하는 단계를 나타내는 단면도이다.
반도체 기판(200)상에 활성영역 보호 역할을 수행하는 제1물질층(202), 예를 들어 산화막을 대략 100∼200Å 두께로 형성한다. 이어서 상기 제1물질층(202)위에 제1물질층(202)에 비해 식각 선택비가 큰 제2물질층(204), 예를 들어 질화막을 대략 2000∼3000Å 두께로 형성한다. 다음에 상기 제2물질층(204)위에 제2물질층(204)에 비해 식각선택비가 작은 제3물질층(206), 예를 들어 다결정실리콘층을 700∼1200Å 두께로 형성한다. 이어서 포토레지스트를 도포한 뒤 노광 현상하여 트렌치 영역을 정의하는 포토레지스트패턴(208)을 형성한다.
제16도는 제3, 제2 및 제1물질층(206, 204, 202)을 식각하여 소자분리영역을 한정하는 단계를 나타내는 단면도이다.
포토레지스트패턴(208)을 식각마스크로 사용하여 상기 제3, 제2 및 제1물질층(206, 204, 202)을 차례로 이방성 식각하여 제3, 제2 및 제1물질층패턴(206A, 204A, 202A)을 형성하여 소자분리 영역이 될 반도체 기판(200)을 노출시킨다. 이때, 상기 포토레지스트패턴(206)은 제거될 수도 있고, 후속의 트렌치 형성시 마스크로 사용될 수도 있다.
제17도는 제1폭(W1)을 지니는 트렌치(209)를 형성하는 단계를 나타내는 단면도이다.
상기 포토레지스트패턴(208) 또는 상기 제3, 제2 및 제1물질층패턴(206A, 204A, 202A)을 마스크로 사용하여 반도체 기판(200)을 이방성 식각하여 약 3500∼4000Å 정도의 깊이와 제1폭(W1)을 갖는 트렌치(209)를 형성한다. 이 때 트렌치의 깊이는 필요에 따라 조정할 수 있다.
이 때 상기 트렌치(209) 형성시 기판이 받은 손상의 영향을 최소화하고 트렌치(209) 표면을 고르게 하기 위하여 트렌치(209)가 형성된 결과물 전면에 산화막(미도시)을 형성시키는 단계를 더 포함할 수도 있다. 이 때 형성되는 산화막의 두께는 100∼300Å 정도가 적당하다. 산화막 형성후 100 : 1 불산(HF)용액에 약 300초 정도 결과물을 처리하여 제2물질층패턴(104A)표면에 형성된 20Å 미만 두께의 얇은 산화막은제거하고 기판내의 트렌치(107) 표면에는 일정 두께의 산화막을 잔존시킨다.
제18도는 식각된 제2물질층패턴(204B)간의 간격이 W2가 되도록 상기 제2물질층패턴(204B)을 부분적으로 식각하는 단계를 나타내는 단면도이다.
상기 트렌치(209) 형성후 포토레지스트패턴(208)을 제거한 다음 상기 제2물질층패턴(204A)만을 부분적으로 식각하는 용액, 예를 들어 인산용액(H3PO4)용액으로 140∼160℃에서 10∼20분 정도 식각하여 제2물질층패턴(204B)간의 간격(W2)이 트렌치의 폭(W1)보다 넓어지도록 언더컷을 형성한다. 예를 들어 150℃에서 15분 동안 인산용액처리를 하면 트렌치의 폭(W1)보다 1400Å정도 더 넓은 간격(W2)을 지니게 된다. 이 때 상기 제1물질층패턴(202A)과 제3물질층패턴(206A)은 상기 제2물질층패턴(204A)에 비해 식각선택비가 작기 때문에 거의 식각되지 않으므로 도면에서 도시한 바와 같이 제2물질층패턴만이 식각되어 언더컷을 형성하게 되는 것이다.
제19도는 상기 트렌치(209)가 충분히 도포될 수 있을 정도의 두께로 제4물질층(210A)을 형성하는 단계를 나타내는 단면도이다.
화학기상증착방법(CVD)을 이용하여 상기 트렌치(209)를 매립하고 상기 제3물질층패턴(206B)위에 일정두께를 지니도록 제4물질층(210A), 예를 들어 실리콘 산화막을 약 5000∼7000Å두께로 형성한다.
제20도는 상기 트렌치 매립물질(210A)의 평탄화 단계를 도시하는 단면도이다.
상기 제3물질층패턴(206A)을 스토퍼로 이용하여 CMP(Chemical Mechanical Polishing), 에치-백, 또는 CMP와 에치-백을 함께 사용하는 방법중 어느하나를 사용하여 평탄화된 트렌치 매립물질(210B)을 형성한다.
이어서 제3물질층패턴(206A)을 건식식각 또는 질산(HNO3), 초산(CH3COOH), 불산(HF) 및 증류수의 혼합용액을 이용한 습식식각 중 어느하나를 이용하여 제거한 뒤, 제2물질층패턴(204B)을 건식식각 또는 인산용액을 이용한 습식식각 중 어느 하나를 이용하여 제거하면 제21도에 도시한 바와 같은 결과물이 얻어지고, 최종적으로 상기 제1물질층패턴(202A)을 제거하면, 제22도에 도시한 바와 같이, 트렌치 영역위로 트렌치 매립 물질(210D)이 충분히 남게 되어 가장자리 부위의 식각이 방지된 양호한 프로파일을 갖는 소자분리영역이 완성된다.
즉 본 발명에 의하면, 상기 제3, 제2 및 제1물질층패턴(206A, 204B, 202A)을 제거하기 위한 습식식각시 상기 트렌치 매립물질(210B)도 함께 식각되지만, 트렌치 매립물질(210B)이 트렌치 영역위로 충분히 남도록 형성되어 있기 때문에 트렌치 매립물질(210B)의 측면이 소모되어 활성영역이 노출되는 문제점을 최소화할 수 있다.
제23도 내지 제30도는 본 발명의 제3실시에에 따른 반도체 장치의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.
제3실시예는 제2실시예와 대부분의 공정에 있어서 동일하며, 단지 제3물질층(206)으로 산화막을 이용하고 제27도에 도시되어 있는 바와 같이 트렌치 매립물질(210A)의 평탄화 공정시 제2물질층패턴(204B)을 평탄화 공정의 스토퍼롤 사용한다는 점에 있어서만 차이가 있다.
이상 설명한 바와 같이 본 발명에 의하면, 트렌치 매립물질을 트렌치에 매립하기 전에 기판위에 형성되어 트렌치영역을 정의하는 물질층에 언더컷을 형성한 다음 트렌치를 매립한다. 따라서 트렌치 형성시 활성영역을 보호하기 위해 형성한 물질층을 식각할 때 트렌치 측벽 및 활성영역과 접하는 트렌치 가장자리 모서리 부분이 식각되어 트렌치 가장자리에 인접한 활성영역이 노출되는 것을 방지되어 트렌치 가장자리 부위의 프로파일을 향상시킬 수 있다. 따라서 필드산화막 가장자리에 전계가 집중되는 문제점이 방지되고 후속공정에서 형성되는 상부의 절연막이 받는 스트레스도 감소하게 되어 소자의 특성이 향상된 반도체 장치를 제조할 수 있게 된다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (31)

  1. 반도체 기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1물질층 및 상기 제1물질층에 비해 식각선택비가 큰 제2물질층을 차례로 형성하는 단계; 마스크 패턴으로 활성영역을 정의한 후, 상기 제2물질층, 제1물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제2물질층패턴 및 제1물질층패턴을 형성하는 단계; 상기 노출된 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계; 상기 제2물질층패턴을 부분적으로 식각하여 제2물질층패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계; 상기 트렌치를 절연층으로 매립한 후, 평탄화하여 상기 제2물질층패턴의 표면이 드러나도록 하는 단계; 및 상기 제2 및 제1물질층패턴을 차례대로 제거하는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리방법.
  2. 제1항에 있어서, 상기 제1물질층은 산화막을 제2물질층은 질화막을 사용하여 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
  3. 제1항에있어서, 상기 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계는 반응성 이온 식각방법을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  4. 제1항에 있어서, 상기 트렌치를 형성하는 단계 이후에 트렌치 내부에 산화막을 형성시키는 단계 및 제2물질층 표면에 형성된 산화막을 제거하는 단계로서 상기 제2물질층 표면에 형성된 산화막은 제거하되 상기 트렌치 내부에 형성된 산화막은 잔존시키는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리방법.
  5. 제4항에 있어서, 상기 제2물질층 표면에 형성된 산화막을 제거하는 단계는 불산(HF)용액을 이용하여 수행하는 것을 특징으호 하는 트렌치 소자분리방법.
  6. 제1항에 있어서, 상기 제2물질층패턴을 부분적으로 식각하여 제2물질층패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계는 습식식각방법을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  7. 제6항에 있어서, 상기 습식식각방법은 인산(H3PO4) 용액을 이용하여 수행하는 것을 특징으로하는 트렌치 소자분리방법.
  8. 제7항에 있어서, 상기 인산용액을 이용한 습식식각은 140∼160℃에서 10∼20분간 진행되는 것을 특징으로 하는 트렌치 소자분리방법.
  9. 제1항에 있어서, 상기 절연층은 실리콘 산화막을 이용하여 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
  10. 제1항에 있어서, 상기 평탄화 방법은 상기 제2물질층패턴을 스토퍼로 이용한 CMP(Chemical Mechanical Polishing), 에치-백, 및 CMP와 에치-백을 함께 사용하는 방법중 어느 하나로 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  11. 반도체기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1물질층, 상기 제1물질층에 비해 식각선택비가 큰 제2물질층 및 상기 제2물질층에 비해 식각선택비가 작은 제3물질층을 차례로 형성하는 단계; 마스크 패턴으로 활성영역을 정의한 후, 상기 제3물질층, 제2물질층 및 제1물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제3물질층패턴, 제2물질층패턴 및 제1물질층패턴을 형성하는 단계; 상기 노출된 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계; 상기 제2물질층패턴을 부분적으로 식각하여 제2물질층패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계; 상기 트렌치를 절연층으로 매립한 후, 상기 제3물질층패턴을 스토퍼로 이용하여 평탄화하는 단계; 및 상기 제3, 제2 및 제1물질층패턴을 차례대로 제거하는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리방법.
  12. 제11항에 있어서, 상기 제1물질층은 산화막을 제2물질층은 질화막을 사용하여 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
  13. 제11항에 있어서, 상기 제3물질층은 다결정실리콘을 이용하여 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
  14. 제11항에 있어서, 상기 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계는 반응성 이온 식각방법을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  15. 제11항에 있어서, 상기 트렌치를 형성하는 단계 이후에 트렌치 내부에 산화막을 형성시키는 단계 및 제2물질층 표면에 형성된 산화막을 제거하는 단계로서 상기 제2물질층 표면에 형성된 산화막은 제거하되 상기 트렌치 내부에 형성된 산화막은 잔존시키는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리방법.
  16. 제15항에 있어서, 상기 제2물질층 표면에 형성된 산화막을 제거하는 단계는 불산(HF)용액을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  17. 제11항에 있어서, 상기 제2물질층 패턴을 부분적으로 식각하여 제2물질층 패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계는 습식식각방법을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  18. 제17항에 있어서, 상기 습식식각방법은 인산용액을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  19. 제18항에 있어서, 상기 인산용액을 이용한 습식식각은 140∼160℃에서 10∼20분간 진행되는 것을 특징으로 하는 트렌치 소자분리방법.
  20. 제11항에 있어서, 상기 절연층은 실리콘 산화막을 이용하여 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
  21. 제11항에 있어서, 상기 평탄화 방법은 상기 제3물질층패턴을 스토퍼로 이용한 CMP(Chemical Mechanical Polishing), 에치-백, 및 CMP와 에치-백을 함께 사용하는 방법중 어느 하나로 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  22. 반도체 기판 상에 스트레스 버퍼 및 기판 보호 역할을 하는 제1물질층, 상기 제1물질층에 비해 식각선택비가 큰 제2물질층 및 상기 제2물질층에 비해 식각선택비가 작은 제3물질층을 차례로 형성하는 단계; 마스크 패턴으로 활성영역을 정의한 후, 상기 제3물질층, 제2물질층 및 제1물질층을 식각하여 필드영역의 반도체 기판을 노출시키는 제3물질층패턴, 제3물질층패턴 및 제1물질층패턴을 형성하는 단계; 상기 노출된 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계; 상기 제2물질층 패턴을 부분적으로 식각하여 제2물질층 패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계; 상기 트렌치를 절연층으로 매립한 후, 상기 제2물질층패턴을 스토퍼로 이용하여 평탄화하는 단계; 및 상기 제2 및 제1물질층패턴을 차례대로 제거하는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리방법.
  23. 제22항에 있어서, 상기 제1물질층은 산화막, 제2물질층은 질화막, 제3물질층은 산화막을 이용하여 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
  24. 제22항에 있어서, 상기 반도체 기판을 식각하여 제1폭을 지니는 트렌치를 형성하는 단계는 반응성 이온 식각방법을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  25. 제22항에 있어서, 상기 트렌치를 형성하는 단계 이후에 트렌치 내부에 산화막을 형성시키는 단계 및 제2물질층 표면에 형성된 산화막을 제거하는 단계로서 상기 제2물질층 표면에 형성된 산화막은 제거하되 상기 트렌치 내부에 형성된 산화막은 잔존시키는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리방법.
  26. 제25항에 있어서, 상기 제2물질층 표면에 형성된 산화막을 제거하는 단계는 불산(HF)용액을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  27. 제22항에 있어서, 상기 제2물질층 패턴을 부분적으로 식각하여 제2물질층 패턴간의 간격이 상기 제1폭보다 넓어지도록 하는 단계는 습식식각방법을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  28. 제27항에 있어서, 상기 습식식각방법은 인산용액을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
  29. 제28항에 있어서, 상기 인산용액을 이용한 습식식각은 140∼160℃에서 10∼20분간 진행되는 것을 특징으로 하는 트렌치 소자분리방법.
  30. 제22항에 있어서, 상기 절연층은 실리콘 산화막을 이용하여 형성하는 것을 특징으로 하는 트렌치 소자분리방법.
  31. 제22항에 있어서, 상기 평탄화 방법은 상기 제3물질층패턴을 스토퍼로 이용한 CMP(Chemical Mechanical Polishing), 에치-백, 및 CMP와 에치-백을 함께 사용하는 방법중의` 어느 하나로 수행하는 것을 특징으로 하는 트렌치 소자분리방법.
KR1019960006981A 1996-03-15 1996-03-15 트렌치 소자분리 KR100213196B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960006981A KR100213196B1 (ko) 1996-03-15 1996-03-15 트렌치 소자분리
JP05294497A JP4435313B2 (ja) 1996-03-15 1997-03-07 トレンチ素子分離方法
US08/818,257 US5940716A (en) 1996-03-15 1997-03-14 Methods of forming trench isolation regions using repatterned trench masks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960006981A KR100213196B1 (ko) 1996-03-15 1996-03-15 트렌치 소자분리

Publications (2)

Publication Number Publication Date
KR970067826A KR970067826A (ko) 1997-10-13
KR100213196B1 true KR100213196B1 (ko) 1999-08-02

Family

ID=19453171

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960006981A KR100213196B1 (ko) 1996-03-15 1996-03-15 트렌치 소자분리

Country Status (3)

Country Link
US (1) US5940716A (ko)
JP (1) JP4435313B2 (ko)
KR (1) KR100213196B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756774B1 (ko) * 2001-06-22 2007-09-07 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100809841B1 (ko) * 2002-03-18 2008-03-07 후지쯔 가부시끼가이샤 반도체 장치와 그 제조 방법
KR100843653B1 (ko) * 2003-10-16 2008-07-04 인터내셔널 비지네스 머신즈 코포레이션 고성능 스트레인드 ｃｍｏｓ 디바이스

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224700B1 (ko) * 1997-04-30 1999-10-15 윤종용 반도체장치의 소자분리방법
JP3602313B2 (ja) * 1997-06-30 2004-12-15 富士通株式会社 半導体装置の製造方法
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
TW380297B (en) * 1998-03-17 2000-01-21 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
US6033961A (en) * 1998-04-30 2000-03-07 Hewlett-Packard Company Isolation trench fabrication process
KR100283469B1 (ko) * 1998-06-08 2001-04-02 윤종용 반도체소자제조방법
KR20000015663A (ko) * 1998-08-31 2000-03-15 김영환 반도체 소자의 격리막 형성방법
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6074931A (en) * 1998-11-05 2000-06-13 Vanguard International Semiconductor Corporation Process for recess-free planarization of shallow trench isolation
KR100524459B1 (ko) * 1998-12-30 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 트랜치 형성 방법
KR100322531B1 (ko) 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
JP2006245602A (ja) * 1999-03-03 2006-09-14 Hitachi Ltd 半導体集積回路装置の製造方法
US6093621A (en) * 1999-04-05 2000-07-25 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation
FR2792113B1 (fr) * 1999-04-06 2002-08-09 St Microelectronics Sa Procede de realisation d'un circuit integre comportant une tranchee d'isolation laterale accolee a une zone active d'un transistor, et circuit integre correspondant
JP2000323563A (ja) * 1999-05-14 2000-11-24 Nec Corp 半導体装置の製造方法
KR100297738B1 (ko) * 1999-10-07 2001-11-02 윤종용 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
JP2001118920A (ja) * 1999-10-15 2001-04-27 Seiko Epson Corp 半導体装置およびその製造方法
JP2001345375A (ja) * 2000-05-31 2001-12-14 Miyazaki Oki Electric Co Ltd 半導体装置および半導体装置の製造方法
US6355538B1 (en) 2000-09-18 2002-03-12 Vanguard International Semiconductor Corporation Method of forming isolation material with edge extension structure
US6368973B1 (en) * 2000-09-25 2002-04-09 Vanguard International Semiconductor Corp. Method of manufacturing a shallow trench isolation structure
KR100379612B1 (ko) 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
DE10138510B4 (de) * 2001-08-06 2006-08-10 Infineon Technologies Ag Grabenisolation mit selbstjustierender Oberflächenversiegelung und Verfahren zur Herstellung einer solchen Grabenisolation
KR20030058631A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 소자분리절연막 형성방법
US6838392B1 (en) * 2002-03-15 2005-01-04 Cypress Semiconductor Corporation Methods of forming semiconductor structures, and articles and devices formed thereby
TW564519B (en) * 2002-10-21 2003-12-01 Nanya Technology Corp Process for forming shallow trench isolation (STI) with corner protection layer
US6828212B2 (en) * 2002-10-22 2004-12-07 Atmel Corporation Method of forming shallow trench isolation structure in a semiconductor device
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
KR100546852B1 (ko) * 2002-12-28 2006-01-25 동부아남반도체 주식회사 반도체 소자의 제조 방법
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
US6905943B2 (en) * 2003-11-06 2005-06-14 Texas Instruments Incorporated Forming a trench to define one or more isolation regions in a semiconductor structure
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7247912B2 (en) 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7202132B2 (en) 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
US7923782B2 (en) 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US7504693B2 (en) * 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7384829B2 (en) 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US7388257B2 (en) * 2004-09-01 2008-06-17 International Business Machines Corporation Multi-gate device with high k dielectric for channel top surface
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
KR100733558B1 (ko) * 2005-08-23 2007-06-29 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법
US7544577B2 (en) * 2005-08-26 2009-06-09 International Business Machines Corporation Mobility enhancement in SiGe heterojunction bipolar transistors
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US7615418B2 (en) * 2006-04-28 2009-11-10 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7608489B2 (en) * 2006-04-28 2009-10-27 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US7462522B2 (en) * 2006-08-30 2008-12-09 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
US8754446B2 (en) * 2006-08-30 2014-06-17 International Business Machines Corporation Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) * 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US8030173B2 (en) * 2009-05-29 2011-10-04 Freescale Semiconductor, Inc. Silicon nitride hardstop encapsulation layer for STI region
US8598006B2 (en) * 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
US8623713B2 (en) 2011-09-15 2014-01-07 International Business Machines Corporation Trench isolation structure
CN104392956A (zh) * 2014-11-26 2015-03-04 上海华力微电子有限公司 半导体器件制造方法
CN111987006B (zh) * 2020-10-16 2021-08-10 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法
US20230011347A1 (en) * 2021-07-12 2023-01-12 Changxin Memory Technologies, Inc. Manufacturing method for semiconductor structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61137338A (ja) * 1984-12-10 1986-06-25 Hitachi Ltd 半導体集積回路装置の製造方法
BE1007588A3 (nl) * 1993-09-23 1995-08-16 Philips Electronics Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam met veldisolatiegebieden gevormd door met isolerend materiaal gevulde groeven.
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5521422A (en) * 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device
JP2762976B2 (ja) * 1995-12-25 1998-06-11 日本電気株式会社 半導体装置の製造方法
US5712185A (en) * 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
US5863827A (en) * 1997-06-03 1999-01-26 Texas Instruments Incorporated Oxide deglaze before sidewall oxidation of mesa or trench
US5837612A (en) * 1997-08-01 1998-11-17 Motorola, Inc. Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756774B1 (ko) * 2001-06-22 2007-09-07 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100809841B1 (ko) * 2002-03-18 2008-03-07 후지쯔 가부시끼가이샤 반도체 장치와 그 제조 방법
KR100843653B1 (ko) * 2003-10-16 2008-07-04 인터내셔널 비지네스 머신즈 코포레이션 고성능 스트레인드 ｃｍｏｓ 디바이스
US7847358B2 (en) 2003-10-16 2010-12-07 International Business Machines Corporation High performance strained CMOS devices

Also Published As

Publication number Publication date
US5940716A (en) 1999-08-17
JP4435313B2 (ja) 2010-03-17
KR970067826A (ko) 1997-10-13
JPH09326432A (ja) 1997-12-16

Similar Documents

Publication Publication Date Title
KR100213196B1 (ko) 트렌치 소자분리
US6331469B1 (en) Trench isolation structure, semiconductor device having the same, and trench isolation method
KR960016502B1 (ko) 집적 회로 분리 방법
KR100224700B1 (ko) 반도체장치의 소자분리방법
US6159822A (en) Self-planarized shallow trench isolation
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
US20020004284A1 (en) Method for forming a shallow trench isolation structure including a dummy pattern in the wider trench
US6171929B1 (en) Shallow trench isolator via non-critical chemical mechanical polishing
JP3363420B2 (ja) 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法
KR100234416B1 (ko) 반도체장치의 소자분리방법
US6271147B1 (en) Methods of forming trench isolation regions using spin-on material
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
KR20010046153A (ko) 반도체장치의 트렌치 구조의 소자분리막 형성방법
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
JPH0955421A (ja) 半導体装置の製造方法
US20020137305A1 (en) Fabrication method of shallow trench isolation
KR100419754B1 (ko) 반도체소자의 소자분리막 형성방법
KR19990003879A (ko) 반도체 장치의 소자 분리막 형성방법
US6991993B2 (en) Method of fabricating trench isolation structure of a semiconductor device
KR100353832B1 (ko) 반도체 소자의 소자 격리막 형성 방법
JP3114062B2 (ja) 半導体装置の隔離膜形成方法
KR100446285B1 (ko) 라운드 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법
US6436831B1 (en) Methods of forming insulative plugs and oxide plug forming methods
KR100829369B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100204022B1 (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120430

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee