JP2001118920A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタ特性における不具合が抑えられ
た半導体装置およびその製造方法を提供する。 【解決手段】 半導体装置の製造方法は、以下の工程
（ａ）〜（ｉ）を含む。（ａ）基板１０の上に、研磨ス
トッパ層１４を形成する工程、（ｂ）研磨ストッパ層１
４の上に、エッチング保護層９０を形成する工程、
（ｃ）研磨ストッパ層１４およびエッチング保護層９０
を所定のパターンにパターニングする工程、（ｄ）研磨
ストッパ層１４およびエッチング保護層９０をマスクと
して、基板１０の一部を除去し、トレンチ１６を形成す
る工程、（ｅ）研磨ストッパ層１４をサイドエッチング
する工程、（ｆ）トレンチ１６を充填するように絶縁層
２１を形成する工程であって、工程（ｅ）においてサイ
ドエッチングによって形成された空間に、張出絶縁層２
２ａを形成する工程、（ｇ）絶縁層２１を研磨する工
程、（ｈ）研磨ストッパ層１４を除去する工程、および
（ｉ）少なくとも、絶縁層２１の一部および張出絶縁層
２２ａの一部をエッチングし、トレンチ絶縁層２０を形
成する工程。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に素子分離領域を有する半導体装置の製
造方法に関する。

【０００２】

【背景技術】近年、半導体素子、たとえばＭＯＳトラン
ジスタの微細化に伴い、素子分離領域の微細化が必要と
なっている。この領域の微細化を達成するため、トレン
チ素子分離技術が検討されている。トレンチ素子分離技
術とは、半導体素子間の基板上にトレンチを設け、この
トレンチに絶縁材を充填することによって、半導体素子
間を分離する技術である。この技術の一例を次に説明す
る。

【０００３】図３０〜図３３は、従来のトレンチ素子分
離技術（以下「従来技術１」という）を利用した、トレ
ンチ素子分離領域１２３の形成工程を模式的に示す断面
図である。

【０００４】まず、図３０に示すように、シリコン基板
１１０上に、パッド層（二酸化シリコンパッド層）１１
２、研磨ストッパ層（窒化シリコンパッド層）１１４を
順次堆積させる。その後、研磨ストッパ層１１４の上
に、所定のパターンのレジスト層Ｒ１０を形成し、レジ
スト層Ｒ１０をマスクとして、研磨ストッパ層１１４お
よびパッド層１１２をエッチングする。

【０００５】次いで、図３１に示すように、レジスト層
Ｒ１０をアッシング除去する。次に、研磨ストッパ層１
１４をマスクとして、シリコン基板１１０をエッチング
し、トレンチ１１６を形成する。その後、トレンチ１１
６におけるシリコン基板１１０の露出面を熱酸化し、ト
レンチ酸化膜（厚さの薄い二酸化シリコン層）１１８を
形成する。

【０００６】次に、トレンチ１１６を埋め込むようにし
て、絶縁層（二酸化シリコン層）１２０を全面に堆積さ
せ、図３２に示すように、研磨ストッパ層１１４をマス
クとして、絶縁層１２０を平坦化する。次いで、研磨ス
トッパ層１１４を、熱リン酸を用いて除去する。

【０００７】その後の工程において、絶縁層の突出部１
２２を等方性エッチングし、図３３に示すような、トレ
ンチ素子分離領域１２３を形成する。絶縁層の突出部１
２２とは、シリコン基板１１０の素子形成領域の表面よ
り突出した、絶縁層１２０の部分をいう。

【０００８】しかし、以上のようにして、トレンチ素子
分離領域１２３を形成すると、絶縁層１２０の上部の端
部（トレンチのコーナー部分１１６ａ）において、図３
３に示すように、窪み１２５が生じる。図３４は、図３
３の窪み１２５を拡大した模式図である。この窪み１２
５は、トランジスタ特性における不具合、たとえば逆狭
チャネル効果、ハンプ（Ｈｕｍｐ）などを引き起こす場
合がある。

【０００９】窪みの発生の防止を図る技術として、特開
平１１−１４５２７５号公報に開示された技術（以下
「従来技術２」という）がある。

【００１０】この従来技術２によると、ＨＦ／グリセロ
ールあるいは高温のリン酸を使用して窒化シリコンパッ
ド層を等方性エッチングしている。しかし、このように
窒化シリコンパッド層を等方性エッチングすると、たと
えば、窒化シリコンパッド層の膜厚において、ばらつき
が生じると考えられる。窒化シリコンパッド層の膜厚に
おいてばらつきが生じた状態で、二酸化シリコン層の研
磨をすると、二酸化シリコン層の膜厚において、ばらつ
きが生じてしまう。そして、二酸化シリコン層の膜厚に
おいてばらつきが生じると、二酸化シリコン層は、トレ
ンチのコーナー部分に対応した箇所において、局部的に
薄い部分が生じてしまう場合がある。このような場合に
おいて、二酸化シリコン層の等方性エッチングをする
と、トレンチのコーナー部分において、窪みが生じやす
い。したがって、従来技術２は、従来技術１に比べて、
窪みの発生が抑えられているが、以上の理由で、窪みが
生じる場合があると考えられる。

【００１１】

【発明が解決しようとする課題】本発明の目的は、トラ
ンジスタ特性における不具合が抑えられた半導体装置お
よびその製造方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、トレンチと、該トレンチを充填するトレンチ
絶縁層とを含む、トレンチ素子分離領域を有する、半導
体装置の製造方法であって、以下の工程（ａ）〜（ｉ）
を含む。 （ａ）基板の上に、化学的機械的研磨のための研磨スト
ッパ層を形成する工程、（ｂ）前記研磨ストッパ層の上
に、該研磨ストッパ層のためのエッチング保護層を形成
する工程、（ｃ）前記研磨ストッパ層および前記エッチ
ング保護層を所定のパターンにパターニングする工程、
（ｄ）少なくとも前記研磨ストッパ層および前記エッチ
ング保護層を含むマスク層をマスクとして、前記基板の
一部を除去し、トレンチを形成する工程、（ｅ）前記研
磨ストッパ層をサイドエッチングする工程、（ｆ）前記
トレンチを充填するように絶縁層を形成する工程であっ
て、さらに、前記工程（ｅ）においてサイドエッチング
によって形成された空間に、張出絶縁層を形成する工
程、（ｇ）化学的機械的研磨法により、前記絶縁層を研
磨する工程、（ｈ）前記研磨ストッパ層を除去する工
程、および（ｉ）少なくとも、前記絶縁層の一部および
前記張出絶縁層の一部をエッチングし、トレンチ絶縁層
を形成する工程。

【００１３】本発明の半導体装置の製造方法によれば、
工程（ｅ）で研磨ストッパ層をサイドエッチングする
際、従来技術２に比べて、研磨ストッパ層の膜厚のバラ
ツキ度合いを抑えることができる。以下、この理由を述
べる。本発明においては、工程（ｂ）で、研磨ストッパ
層の上に、研磨ストッパ層のためのエッチング保護層を
形成している。このエッチング保護層が形成されている
ことにより、工程（ｅ）で研磨ストッパ層をサイドエッ
チングする際、基板表面に対し垂直方向の、研磨ストッ
パ層のエッチングが、従来技術２に比べて進行し難い。
したがって、本発明によれば、従来技術２に比べて研磨
ストッパ層の膜厚のバラツキ度合いを低減することがで
きる。そのため、研磨ストッパ層をストッパとして、工
程（ｇ）で絶縁層を研磨すると、従来技術２に比べて均
一な膜厚を有する絶縁層を得ることができる。その結
果、工程（ｉ）で絶縁層をエッチングした後、トレンチ
のコーナー部分において、窪みが生じるのを、従来技術
２に比べて抑えることができる。そのため、本発明によ
れば、従来技術２に比べて、トランジスタ特性における
不具合、たとえば逆狭チャネル効果、ハンプ（Ｈｕｍ
ｐ）が抑制された半導体装置を製造することができる。

【００１４】前記工程（ｅ）は、前記工程（ｄ）の後に
行われてもよいし、前記工程（ｄ）の前に行われてもよ
い。

【００１５】前記工程（ｅ）において、前記エッチング
保護層に対する前記研磨ストッパ層の選択比（研磨スト
ッパ層のエッチングレート／エッチング保護層のエッチ
ングレート）は、５以上であることが好ましい。この選
択比を満たすことにより、工程（ｅ）において、エッチ
ング保護層は、基板表面に対し垂直方向の、研磨ストッ
パ層のエッチングをより確実に防止することができる。
そのため、より研磨ストッパ層の膜厚におけるバラツキ
度合いを低減することができる。その結果、工程（ｉ）
で絶縁層をエッチングした後、トレンチのコーナー部分
における絶縁層において、窪みが生じるのを、より確実
に抑えることができる。そのため、本発明によれば、ト
ランジスタ特性における不具合、たとえば逆狭チャネル
効果、ハンプ（Ｈｕｍｐ）がより抑制された半導体装置
を製造することができる。

【００１６】前記エッチング保護層は、たとえば、酸化
シリコンまたは酸化窒化シリコンからなることができ
る。

【００１７】前記工程（ｅ）において前記研磨ストッパ
層のサイドエッチングされる幅は、たとえば１０〜１０
０ｎｍである。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。

【００１９】［デバイスの構造］以下、本実施の形態に
係る半導体装置について説明する。図２７は、本実施の
形態に係る半導体装置１００である。

【００２０】半導体装置１００は、トレンチ素子分離領
域２３と、ｎ型ＭＯＳ素子８０と、ｐ型ＭＯＳ素子８２
とを含む。

【００２１】トレンチ素子分離領域２３は、シリコン基
板１０に設けられたトレンチ１６内に、トレンチ絶縁層
２０が充填されて形成されている。トレンチ素子分離領
域２３は、ＭＯＳ素子８０，８２間を分離し、素子形成
領域を画定する役割を有する。シリコン基板１０とトレ
ンチ絶縁層２０との間には、トレンチ酸化膜１８が介在
している。そして、このトレンチ素子分離領域２３を境
として、一方の素子領域には、ｐ型レトログレードウエ
ル３２が形成され、他方の素子領域には、ｎ型レトログ
レードウエル３０が形成されている。

【００２２】ｐ型レトログレードウエル３２上には、ｎ
型ＭＯＳ素子８０が形成され、ｎ型レトログレードウエ
ル３０上には、ｐ型ＭＯＳ素子８２が形成されている。

【００２３】ｎ型ＭＯＳ素子８０は、ゲート酸化膜２８
と、ゲート電極４６と、ｎ型不純物拡散層５０とを有す
る。ｎ型ＭＯＳ素子８０のゲート酸化膜２８は、ｐ型レ
トログレードウエル３２上に形成されている。このゲー
ト酸化膜２８上には、ゲート電極４６が形成されてい
る。ゲート電極４６は、多結晶シリコン層４０と、多結
晶シリコン層４０上に形成された金属シリサイド層４２
とからなる。そして、ゲート酸化膜２８およびゲート電
極４６の側壁を覆うようにして、サイドウォール絶縁膜
７０が形成されている。ｎ型不純物拡散層５０は、ソー
ス／ドレイン領域を構成している。そしてｎ型不純物拡
散層５０は、低濃度のｎ型不純物拡散層５０ａと高濃度
のｎ型不純物拡散層５０ｂとからなり、ＬＤＤ構造を有
している。

【００２４】ｐ型ＭＯＳ素子８２は、ゲート酸化膜２８
と、ゲート電極４６と、ｐ型不純物拡散層６０とを有す
る。ｐ型ＭＯＳ素子８２のゲート酸化膜２８は、ｎ型レ
トログレードウエル３０上に形成されている。ゲート電
極４６およびサイドウォール絶縁膜７０の詳細は、ｎ型
ＭＯＳ素子８０と同様である。ｐ型不純物拡散層６０
は、ｐ型である以外は、ｎ型不純物拡散層５０と同様で
ある。

【００２５】［製造プロセス］次に、本実施の形態に係
る半導体装置１００の製造プロセスについて説明する。
図１〜図２６は、本実施の形態に係る半導体装置１００
の製造工程を模式的に示す断面図である。

【００２６】（パッド層の形成）まず、図１を参照しな
がら説明する。シリコン基板１０上に、パッド層１２を
形成する。パッド層１２の材質としては、たとえば酸化
シリコン，酸化窒化シリコンなどを挙げることができ
る。パッド層１２が酸化シリコンからなる場合には、熱
酸化法，ＣＶＤ法などにより形成することができ、酸化
窒化シリコンからなる場合には、ＣＶＤ法などにより形
成することができる。パッド層１２の膜厚は、たとえば
５〜２０ｎｍである。

【００２７】（研磨ストッパ層の形成）次に、パッド層
１２上に、研磨ストッパ層１４を形成する。研磨ストッ
パ層１４としては、たとえば窒化シリコン層，多結晶シ
リコン層および非晶質シリコン層のいずれかの単層構造
であるか、または、窒化シリコン層と多結晶シリコン層
と非晶質シリコン層との中から選択される少なくとも２
種からなる多層構造などを挙げることができる。研磨ス
トッパ層１４の形成方法としては、公知の方法たとえば
ＣＶＤ法などを挙げることができる。研磨ストッパ層１
４は、後のＣＭＰにおけるストッパとして機能するのに
十分な膜厚、たとえば５０〜２００ｎｍの膜厚を有す
る。

【００２８】（エッチング保護層の形成）次に、研磨ス
トッパ層１４の上に、研磨ストッパ層１４のためのエッ
チング保護層９０を形成する。エッチング保護層９０の
機能は、後述の、研磨ストッパ層１４のサイドエッチン
グ工程で説明する。エッチング保護層９０の材質として
は、その機能を発揮できるものであれば特に限定され
ず、たとえば酸化シリコン，酸化窒化シリコンを挙げる
ことができる。エッチング保護層９０が酸化シリコンか
らなる場合には、熱酸化法，ＣＶＤ法などにより形成す
ることができ、酸化窒化シリコンからなる場合には、Ｃ
ＶＤ法などにより形成することができる。エッチング保
護層９０の膜厚は、その機能を発揮できる程度の膜厚で
あれば特に限定されず、たとえば５０〜２００ｎｍであ
る。

【００２９】（パターニング）次に、図２に示すよう
に、エッチング保護層９０の上に、所定のパターンのレ
ジスト層Ｒ１を形成する。レジスト層Ｒ１は、トレンチ
１６が形成されることになる領域の上方において、開口
されている。

【００３０】次に、図３に示すように、レジスト層Ｒ１
をマスクとして、エッチング保護層９０、研磨ストッパ
層１４およびパッド層１２をエッチングする。このエッ
チングは、たとえばドライエッチングにより行われる。

【００３１】（トレンチの形成）次に、図４に示すよう
に、レジスト層Ｒ１をアッシングにより除去する。次い
で、図５に示すように、研磨ストッパ層１４をマスクと
して、シリコン基板１０をエッチングし、トレンチ１６
を形成する。このトレンチ１６の形成により、素子形成
領域１１が画定される。トレンチ１６の深さは、デバイ
スの設計により異なるが、たとえば３００〜５００ｎｍ
である。トレンチの幅１６は、デバイスの設計により異
なるが、設計基準が０．１８μｍの場合、たとえば２５
０ｎｍ以上であり、設計基準が０．１２μｍの場合、た
とえば１８０ｎｍ以上である。シリコン基板１０のエッ
チングは、ドライエッチングにより行うことができる。

【００３２】（研磨ストッパ層のサイドエッチング）次
に、図６に示すように、研磨ストッパ層１４をサイドエ
ッチングし、研磨ストッパ層１４の端部を除去する。す
なわち、研磨ストッパ層１４の端面１４ａを、素子形成
領域１１側に後退させる。以下、この工程を「研磨スト
ッパ層１４のサイドエッチング工程」という。研磨スト
ッパ層１４の端部が除去されることにより、エッチング
保護層９０とパッド層１２との間に、空間Ｓ１００が形
成される。研磨ストッパ層１４の端面１４ａが後退する
距離（研磨ストッパ層が除去される幅）Ｄ１００は、デ
バイスの設計により異なるが、１０〜１００ｎｍである
ことが好ましい。距離Ｄ１００が１０ｎｍ未満である
と、後述の張出絶縁層２２ａ（図１０参照）が、その機
能を発揮するのが難しくなる。距離Ｄ１００が１００ｎ
ｍを超えると、後述の等方性エッチング（たとえばパッ
ド層の等方性エッチング，犠牲酸化膜の等方性エッチン
グ）の時間が長くなり、後述のトレンチ絶縁層２０の寸
法および膜厚のバラツキの原因となる。距離Ｄ１００が
１００ｎｍを超えると、等方性エッチングの時間が長く
なるのは、後述のゲート酸化膜２８を形成する時点で、
素子形成領域上に後述の張出絶縁層２２ａを残さないよ
うにするためである。 研磨ストッパ層１４のサイドエ
ッチング工程において、エッチング保護層９０は、次の
機能を発揮する。エッチング保護層９０は、研磨ストッ
パ層１４の上面上に形成されている。このエッチング保
護層９０は、研磨ストッパ層１４が、シリコン基板１０
の表面に対し垂直方向からエッチングされるのを防止す
る機能を発揮する。したがって、研磨ストッパ層１４の
サイドエッチング工程を経ることによって、研磨ストッ
パ層１４の厚さにおいてバラツキが、従来技術２に比べ
て生じ難い。すなわち、研磨ストッパ層１４のサイドエ
ッチング工程を行っても、従来技術２に比べて、研磨ス
トッパ層１４の膜厚の均一性が保たれる。

【００３３】研磨ストッパ層１４のサイドエッチング工
程における、エッチャントとしては、エッチング保護層
９０の機能を発揮させつつ、研磨ストッパ層１４をサイ
ドエッチングできるものであれば特に限定されない。好
ましいエッチャントとしては、エッチング保護層９０に
対する研磨ストッパ層１４の選択比（研磨ストッパ層の
エッチングレート／エッチング保護層のエッチングレー
ト）が５以上であるエッチャントである。研磨ストッパ
層１４が窒化シリコンからなり、エッチング保護層９０
が酸化シリコンまたは酸化窒化シリコンからなる場合に
は、熱リン酸を含むエッチャントが好適である。

【００３４】（トレンチ酸化膜の形成）次に、図７に示
すように、熱酸化法により、トレンチ１６におけるシリ
コン基板１０の露出面を酸化し、トレンチ酸化膜１８を
形成する。トレンチ酸化膜の膜厚は、たとえば１０〜１
００ｎｍである。

【００３５】（絶縁層の埋込み）次に、図８に示すよう
に、トレンチ１６を埋め込むようにして、絶縁層２１を
全面に堆積する。この絶縁層２１の堆積の際に、エッチ
ング保護層９０とパッド層１２との間の空間Ｓ１００内
に絶縁材が堆積する。この空間Ｓ１００内に堆積した絶
縁材は、後の工程において張出絶縁層２２ａ（図１０参
照）となる。絶縁層２１の材質としては、たとえば酸化
シリコンを挙げることができる。絶縁層２１の膜厚は、
トレンチ１６を埋め込み、少なくとも研磨ストッパ層１
４を覆うような膜厚、たとえば５００〜８００ｎｍであ
る。絶縁層２１の堆積方法としては、たとえば高密度プ
ラズマＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ
法などを挙げることができる。

【００３６】（絶縁層の研磨）次に、図９に示すよう
に、絶縁層２１をＣＭＰ法により平坦化する。この平坦
化は、研磨ストッパ層１４が露出するまで行う。つま
り、研磨ストッパ層１４をストッパとして、絶縁層２１
を平坦化する。この絶縁層２１の平坦化の際に、エッチ
ング保護層９０は、同時に除去される。本実施の形態で
は、前述したように、従来技術２に比べて、研磨ストッ
パ層１４の膜厚の均一性が保たれている。このため、従
来技術２に比べて平坦化された絶縁層２１を得ることが
できる。

【００３７】（研磨ストッパ層の除去）次に、図１０に
示すように、研磨ストッパ層１４を、たとえば熱リン酸
液を用いて除去する。これにより、研磨ストッパ層１４
を除去した後には、シリコン基板１０の素子形成領域１
１側へ突出した絶縁層２１が残る。以下、シリコン基板
１０の素子形成領域１１の表面より突出した部分の絶縁
層２１を「絶縁層の突出部２２」という。前述したよう
に、絶縁層２１は、従来技術２に比べて平坦化が図られ
ている。したがって、この絶縁層２１は、従来技術２に
比べて均一な膜厚を有している。そのため、絶縁層２１
は、トレンチ１６のコーナー部分１６ａに対応した箇所
において、局部的に薄い部分を有していない。また、絶
縁層の突出部２２は、素子形成領域１１側に張り出し
た、張出絶縁層２２ａを有する。この張出絶縁層２２ａ
の機能は、後述の、パッド層１２を等方性エッチングす
る工程で説明する。

【００３８】（パッド層の等方性エッチング）次に、図
１１に示すように、パッド層１２と絶縁層の突出部２２
とを、フッ酸により等方性エッチングする。以下、この
等方性エッチングの工程を「パッド層１２のライトエッ
チング工程」という。このパッド層１２のライトエッチ
ング工程において、張出絶縁層２２ａも部分的に除去さ
れる。しかし、張出絶縁層２２ａが存在することによ
り、トレンチ１６のコーナー部分１６ａにおける絶縁層
２１とエッチャントとが接触し難くなっている。このた
め、張出絶縁層２２ａがない場合に比べて、トレンチ１
６のコーナー部分１６ａにおいて、窪み（図３４参照）
が生じ難くなっている。

【００３９】そして、パッド層１２のライトエッチング
工程の前において、絶縁層２１は、従来技術２と比べ
て、均一な膜厚を有している。このため、前述したよう
に、絶縁層２１は、トレンチ１６のコーナー部分１６ａ
に対応した箇所において、局部的に薄い部分を有してい
ない。したがって、パッド層１２のライトエッチング工
程を経ても、トレンチ１６のコーナー部分１６ａにおい
て、窪みが、従来技術２に比べて生じ難くなっている。
また、パッド層１２のライトエッチング工程を経ても、
絶縁層２１は、従来技術２に比べて、均一な膜厚を有
し、かつ、局部的に薄い部分を有していない。

【００４０】（犠牲酸化膜の形成）次に、図１２に示す
ように、熱酸化法により、シリコン基板１０の露出面
に、酸化シリコンからなる犠牲酸化膜２４を形成する。
犠牲酸化膜２４の膜厚は、たとえば１０〜２０ｎｍであ
る。

【００４１】（ウエルの形成）次に、図１３に示すよう
に、犠牲酸化膜２４および絶縁層２１の表面に、所定の
パターンを有するレジスト層Ｒ２を形成する。レジスト
層Ｒ２は、ｎウエルとなる領域において開口されてい
る。このレジスト層Ｒ２をマスクとして、リン，ヒ素な
どのｎ型不純物を１回もしくは複数回にわたってシリコ
ン基板１０に注入することにより、シリコン基板１０内
にｎ型レトログレードウエル３０を形成する。なお、レ
トログレードウエルは、シリコン基板１０の深い位置に
おいて、ウエルの不純物濃度のピークがあるウエルをい
う。ｎ型レトログレードウエル３０を形成した後、レジ
スト層Ｒ２を除去する。

【００４２】次に、図１４に示すように、犠牲酸化膜２
４および絶縁層２１の表面に、レジスト層Ｒ３を形成す
る。レジスト層Ｒ３は、ｐウエルとなる領域において開
口されている。このレジスト層Ｒ３をマスクとして、ボ
ロンなどのｐ型不純物を１回もしくは複数回にわたって
シリコン基板１０に注入することにより、シリコン基板
１０内にｐ型レトログレードウエル３２を形成する。次
に、図１５に示すように、レジスト層Ｒ３を除去する。

【００４３】（犠牲酸化膜の等方性エッチング）次に、
図１６に示すように、犠牲酸化膜２４と絶縁層の突出部
２２とを、フッ酸により等方性エッチングし、トレンチ
絶縁層２０が形成され、こうして、トレンチ素子分離領
域２３が形成される。以下、この等方性エッチングの工
程を「犠牲酸化膜２４のライトエッチング工程」とい
う。犠牲酸化膜２４のライトエッチング工程の前におい
て、絶縁層２１は、従来技術２に比べて、均一な膜厚を
有している。このため、絶縁層２１は、トレンチ１６の
コーナー部分１６ａに対応した箇所において、局部的に
薄い部分を有していない。そのため、犠牲酸化膜２４の
ライトエッチング工程を経ることによって、トレンチ１
６のコーナー部分１６ａにおいて、窪みが、従来技術２
に比べて生じ難くなっている。また、張出絶縁層２２ａ
は、犠牲酸化膜２４のライトエッチング工程において
も、パッド層１２のライトエッチング工程と同様の機能
を発揮する。

【００４４】（ゲート電極の形成）次に、図１７に示す
ように、シリコン基板１０の表面の上に、酸化膜２６を
形成する。この酸化膜２６の一部は、ゲート酸化膜２８
となる。

【００４５】次に、図１８に示すように、トレンチ絶縁
層２０および酸化膜２６の上にＣＶＤ法などによって、
多結晶シリコン層４０を形成する。多結晶シリコン層４
０はドーピングされており、ドーピング方法はインサイ
チュウドーピング（in-situdoping）であっても、イオ
ン注入法であってもかまわない。

【００４６】次に、多結晶シリコン層４０の表面に、金
属シリサイド層４２を形成する。金属シリサイド層４２
の材質としては、タングステン，チタン，モリブデンな
どのシリサイドなどが挙げられ、その形成方法として
は、スタッパリング法やＣＶＤ法などを挙げることがで
きる。

【００４７】次に、金属シリサイド層４２の表面に酸化
シリコン層４４を形成する。酸化シリコン層４４の形成
方法としては、たとえばＣＶＤ法などが挙げられる。

【００４８】次に、図１９に示すように、酸化シリコン
層４４の上に、ゲート電極４６を形成したい領域を被覆
するレジスト層Ｒ４を形成する。次いで、このレジスト
層Ｒ４をマスクとして、酸化シリコン層４４をエッチン
グする。その後、図２０に示すように、レジスト層Ｒ４
をアッシングにより除去する。

【００４９】次に、図２１に示すように、酸化シリコン
層４４をマスクとして、金属シリサイド層４２および多
結晶シリコン層４０をエッチングする。このようにし
て、多結晶シリコン層４０と金属シリサイド層４２とか
らなるゲート電極４６を形成する。

【００５０】（ソース／ドレインの形成）次に、図２２
に示すように、ｎ型レトログレードウエル３０を覆うレ
ジスト層Ｒ５を形成する。このレジスト層Ｒ５をマスク
として、ｐ型レトログレードウエル３２中に、リンなど
をイオン注入し、ｐ型レトログレードウエル３２中に、
ソース／ドレイン領域を構成する低濃度のｎ型不純物拡
散層５０ａを形成する。

【００５１】レジスト層Ｒ５を除去した後、図２３に示
すように、ｐ型レトログレードウエル３２を覆うレジス
ト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとし
て、ｎ型レトログレードウエル３０中に、ボロンなどを
イオン注入し、ｎ型レトログレードウエル３０中に、ソ
ース／ドレイン領域を構成する低濃度のｐ型不純物拡散
層６０ａを形成する。

【００５２】次に、レジスト層Ｒ６を除去した後、ＣＶ
Ｄ法などによって、絶縁層（図示しない）、たとえばシ
リコン窒化膜，シリコン酸化膜などを全面に形成する。
次いで、図２４に示すように、反応性イオンエッチング
などによって、絶縁層を異方性エッチングすることによ
り、サイドウォール絶縁膜７０を形成する。

【００５３】次に、図２５に示すように、ｎ型レトログ
レードウエル３０を覆うレジスト層Ｒ７を形成する。こ
のレジスト層Ｒ７と、ゲート電極４６と、サイドウォー
ル絶縁膜７０とをマスクとして、ヒ素などの不純物を、
ｐ型レトログレードウエル３２中にイオン注入し、高濃
度のｎ型不純物拡散層５０ｂを形成する。これにより、
ＬＤＤ構造のｎ型不純物拡散層５０が形成される。

【００５４】次に、レジスト層Ｒ７を除去した後、図２
６に示すように、ｐ型レトログレードウエル３２を覆う
レジスト層Ｒ８を形成する。このレジスト層Ｒ８と、ゲ
ート電極４６と、サイドウォール絶縁膜７０とをマスク
として、ボロンなどの不純物を、ｎ型レトログレードウ
エル３０中にイオン注入し、高濃度のｐ型不純物拡散層
６０ｂを形成する。これにより、ＬＤＤ構造のｐ型不純
物拡散層６０が形成される。

【００５５】次に、レジスト層Ｒ８をアッシング除去す
ることにより、図２７に示すような、本実施の形態に係
る半導体装置１００が完成する。

【００５６】［特徴点および作用効果］本実施の形態に
おいて特徴的な点は、研磨ストッパ層１４の上に、エッ
チング保護層９０が形成された状態で、研磨ストッパ層
１４のサイドエッチングを行っていることである。研磨
ストッパ層１４の上に、エッチング保護層９０が形成さ
れた状態で、研磨ストッパ層１４のサイドエッチングを
行うことによって、シリコン基板１０の表面に対し垂直
方向の、研磨ストッパ層１４のエッチングを防止するこ
とができる。したがって、研磨ストッパ層１４のサイド
エッチングを行った後における、研磨ストッパ層１４の
厚さにおけるバラツキ度合いは、従来技術２に比べて低
減されている。すなわち、研磨ストッパ層１４のサイド
エッチングを行っても、研磨ストッパ層１４は、従来技
術２に比べて均一な膜厚を有している。そのため、絶縁
層２１の研磨において、従来技術２に比べて、絶縁層２
１の平坦化を図ることができる。したがって、絶縁層２
１の厚さにおけるバラツキ度合いは、従来技術２に比べ
て低減されている。つまり、絶縁層２１は、従来技術２
に比べて、均一な膜厚を有している。その結果、本実施
の形態によれば、従来技術２に比べて、トレンチ１６の
コーナー部分１６ａにおいて、窪み（図３４参照）が生
じ難い。そのため、本実施の形態によれば、従来技術２
に比べて、トランジスタ特性の不具合、たとえばハンプ
（Ｈｕｍｐ）が抑制された半導体装置を製造することが
できる。また、同時に、トランジスタ特性の安定化およ
び歩留まりの向上を図ることができる。

【００５７】［変形例］本発明は、上記実施の形態に限
定されず、本発明の要旨の範囲で種々の変更が可能であ
る。

【００５８】（１）上記の実施の形態では、トレンチ１
６を形成した後に、研磨ストッパ層１４のサイドエッチ
ングを行っている。しかし、研磨ストッパ層１４のサイ
ドエッチングの工程の順序は、上記実施の形態のほか
に、次の２つの態様が可能である。

【００５９】第１に、図２８に示すように、エッチン
グ保護層９０、研磨ストッパ層１４およびパッド層１２
をパターニングした後、研磨ストッパ層１４をサイドエ
ッチングする態様。このサイドエッチングの手法は、上
記の実施の形態と同様の手法を適用することができる。

【００６０】第２に、図２９に示すように、エッチン
グ保護層９０および研磨ストッパ層１４をパターニング
した後、研磨ストッパ層１４をサイドエッチングする態
様。このサイドエッチングの手法は、上記の実施の形態
と同様の手法を適用することができる。また、この他
に、等方性のエッチャントを用いたドライエッチングを
適用することができる。このドライエッチングは、パッ
ド層１２がエッチングされるのを防止することができる
点で、好ましい。

【００６１】（２）上記の実施の形態では、エッチング
保護層９０は、絶縁層２１の研磨の際に同時に除去して
いた。しかし、絶縁層２１を堆積する前に、エッチング
保護層９０を除去してもよい。

【図面の簡単な説明】

【図１】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図５】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図６】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図７】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図８】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図９】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図１０】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１１】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１２】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１３】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１４】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１５】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１６】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１７】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１８】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図１９】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２０】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２１】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２２】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２３】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２４】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２５】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２６】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。

【図２７】実施の形態に係る半導体装置を模式的に示す
断面図である。

【図２８】実施の形態に係る半導体装置の製造工程の第
１の変形例を模式的に示す断面図である。

【図２９】実施の形態に係る半導体装置の製造工程の第
２の変形例を模式的に示す断面図である。

【図３０】従来技術１に係る半導体装置の製造工程を模
式的に示す断面図である。

【図３１】従来技術１に係る半導体装置の製造工程を模
式的に示す断面図である。

【図３２】従来技術１に係る半導体装置の製造工程を模
式的に示す断面図である。

【図３３】従来技術１に係る半導体装置の製造工程を模
式的に示す断面図である。

【図３４】図３３の窪みを拡大した模式図である。

【符号の説明】 １０ シリコン基板 １２ パッド層 １４ 研磨ストッパ層 １６ トレンチ １８ トレンチ酸化膜 ２０ トレンチ絶縁層 ２１ 絶縁層 ２２ 絶縁層の突出部 ２２ａ 張出絶縁層 ２３ トレンチ素子分離領域 ２４ 犠牲酸化膜 ２６ 酸化膜 ２８ ゲート酸化膜 ３０ ｎ型のレトログレードウエル ３２ ｐ型のレトログレードウエル ４０ 多結晶シリコン層 ４２ 金属シリサイド層 ４４ 酸化シリコン層 ４６ ゲート電極 ５０ ｎ型不純物拡散層 ５０ａ 低濃度のｎ型不純物拡散層 ５０ｂ 高濃度のｎ型不純物拡散層 ６０ ｐ型不純物拡散層 ６０ａ 低濃度のｐ型不純物拡散層 ６０ｂ 高濃度のｐ型不純物拡散層 ７０ サイドウォール絶縁膜 ８０ ｎ型ＭＯＳ素子 ８２ ｐ型ＭＯＳ素子 ９０ エッチング保護層 １００ 半導体装置 Ｓ１００ エッチング保護層とパッド層との間の空間 Ｄ１００ 研磨ストッパ層の端面が後退する距離

Claims (7)

【特許請求の範囲】
1. 【請求項１】 トレンチと、該トレンチを充填するトレ
   ンチ絶縁層とを含む、トレンチ素子分離領域を有する、
   半導体装置の製造方法であって、 以下の工程（ａ）〜（ｉ）を含む、半導体装置の製造方
   法。 （ａ）基板の上に、化学的機械的研磨のための研磨スト
   ッパ層を形成する工程、（ｂ）前記研磨ストッパ層の上
   に、該研磨ストッパ層のためのエッチング保護層を形成
   する工程、（ｃ）前記研磨ストッパ層および前記エッチ
   ング保護層を所定のパターンにパターニングする工程、
   （ｄ）少なくとも前記研磨ストッパ層および前記エッチ
   ング保護層を含むマスク層をマスクとして、前記基板の
   一部を除去し、トレンチを形成する工程、（ｅ）前記研
   磨ストッパ層をサイドエッチングする工程、（ｆ）前記
   トレンチを充填するように絶縁層を形成する工程であっ
   て、 さらに、前記工程（ｅ）においてサイドエッチングによ
   って形成された空間に、張出絶縁層を形成する工程、
   （ｇ）化学的機械的研磨法により、前記絶縁層を研磨す
   る工程、（ｈ）前記研磨ストッパ層を除去する工程、お
   よび（ｉ）少なくとも、前記絶縁層の一部および前記張
   出絶縁層の一部をエッチングし、トレンチ絶縁層を形成
   する工程。
2. 【請求項２】 請求項１において、 前記工程（ｅ）は、前記工程（ｄ）の後に行われる、半
   導体装置の製造方法。
3. 【請求項３】 請求項１において、 前記工程（ｅ）は、前記工程（ｄ）の前に行われる、半
   導体装置の製造方法。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記工程（ｅ）において、前記エッチング保護層に対す
   る前記研磨ストッパ層の選択比（研磨ストッパ層のエッ
   チングレート／エッチング保護層のエッチングレート）
   は、５以上である、半導体装置の製造方法。
5. 【請求項５】 請求項１〜４のいずかにおいて、 前記エッチング保護層は、酸化シリコンまたは酸化窒化
   シリコンからなる、半導体装置の製造方法。
6. 【請求項６】 請求項１〜５のいずかにおいて、 前記工程（ｅ）において前記研磨ストッパ層のサイドエ
   ッチングされる幅は、１０〜１００ｎｍである、半導体
   装置の製造方法。
7. 【請求項７】 請求項１〜６にいずれかに記載の半導体
   装置の製造方法により得られた半導体装置。