JPH11260903A - 無空洞トレンチ隔離を形成する方法 - Google Patents

無空洞トレンチ隔離を形成する方法

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JPH11260903A
JPH11260903A JP11017647A JP1764799A JPH11260903A JP H11260903 A JPH11260903 A JP H11260903A JP 11017647 A JP11017647 A JP 11017647A JP 1764799 A JP1764799 A JP 1764799A JP H11260903 A JPH11260903 A JP H11260903A
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trench
forming
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oxide layer
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JP11017647A
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Changki Hong
昌基 洪
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Abstract

(57)【要約】 【課題】 基板内に空洞がないアイソレーションパター
ンの形成が可能な隔離トレンチ形成方法および後続エッ
チング工程の間にトレンチのエッジにリセスが発するこ
とを防止することができるトレンチの形成方法を提供す
る。 【解決手段】 基板３０上にトレンチ形成マスクが形成
される。トレンチ形成マスクは相違なるエッチング比の
第１物質層３４及び第２物質層３６で構成される。トレ
ンチ４０を形成するためトレンチ形成マスクを使用して
基板をエッチングした後、湿式エッチングによって第１
物質層３４の両側壁を除去する。従って、トレンチ形成
マスクのアンダーカットプロファイルが形成される。最
終的に、基板３０上にトレンチ充填絶縁層４４ａを塗布
することによってトレンチ４０を充填する。この時、ト
レンチ充填絶縁層４４ａはトレンチ４０の内部により第
１物質層３４の側壁部位で遅い速度で塗布されるように
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板内に空洞(ｖ
ｏｉｄ)がないアイソレーションパターン(ｉｓｏｌａｔ
ｉｏｎ ｐａｔｔｅｒｎｓ)を形成し、後続エッチング
工程の間にトレンチのエッジの部分にリセス(ｒｅｃｅ
ｓｓ)が発することを防止することができるトレンチ形
成方法に関するものである。
【０００２】
【従来の技術】トレンチ隔離を製造することにおいて、
シリコン基板上のトレンチ内に充填される物質によって
発生する空洞の形成が問題点として提起されている。
Ｈ．Ｂ．Ｐｏｇｇｉｅの米国特許第４、２５６、５１４
号ではトレンチ形成方法を開示している。 Ｐｏｇｇｉ
ｅの特許にてはトレンチパターン内にＳｉＯ2又は多結
晶シリコンのような絶縁物質の塗布のため、ＣＶＤ技術
等を使用している。このようなシステムはＳｉＯ2、多
結晶シリコン等が与えられた多数の反応物質からガスー
形態に形成され、基板表面或いはトレンチパターン内に
塗布される同種ガスー相反応(ｈｏｍｏｇｅｎｅｏｕｓ
ｇａｓ ｐｈａｓｅ ｒｅａｃｔｉｏｎ)を随伴す
る。このような塗布方法によると、特に、互いに交差す
るトレンチパターン内で空洞が形成される可能性が高い
ことが問題である。又は、再充填段階で構造的な欠陥或
は集積回路の隔離構造として適合ではない充填物質が不
良に充填される現象が発生されられる。このような空洞
の生成及び不良構造は後続行程でアクティブデバイス領
域として使用されるシリコン領域からの欠陥の生成を増
加させる役割をする。
【０００３】図１から図４までは、従来技術のトレンチ
隔離形成方法の工程段階を示している。図１を参照する
と、半導体基板１０上に酸化層１２と、シリコン窒化層
１4と、酸化層１６とが順次的に形成される。フォトリ
ソグラフィ(ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ)を遂行
して酸化層１６上にフォトレジストパターンを形成す
る。その後、パターン化されたフォトレジスト層をマス
クとして使用してエッチング工程が遂行される。その結
果、トレンチ形成マスク１８が形成される。トレンチ形
成マスク１８を使用してこの技術分野で公知されたＲＩ
Ｅ(ｒｅｃｔｉｏｎ ｉｏｎ ｅｔｃｈｉｎｇ)工程を進
行することによって酸化層１２の一部を除去することに
よって基板１０の一部が露出されるようにする。ＲＩＥ
工程はトレンチ２０が形成されるまで遂行される。トレ
ンチ２０の形成後に、熱酸化工程が進行されて、この工
程によってトレンチ２０の内部上に熱酸化層２２が形成
される。
【０００４】続いて、図２に示されたように、ＣＶＤ工
程(前述した米国特許第４、２５６、５１４号に開示さ
れたように)によって絶縁物質２４を塗布する。絶縁物
質２４が塗布される時、絶縁物質２４がトレンチ２０の
内側(図２の点線丸で表示された記号“Ａ”参照)からト
レンチ形成マスク１８の両側壁(図２の点線丸で表示さ
れた記号“B”参照)でより早く形成される。このように
形成された絶縁物質２４の厚さはトレンチ２０の内側で
よりトレンチ形成マスク１８の両側壁でより厚い。この
結果、図３に図示されたように、絶縁物質の塗布速度差
のため空洞２６が形成される。最終的に、基板表面が露
出されるまでＣＭＰ(ｃｈｅｍｉｃａｌｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｈｉｎｇ)のような平坦化工程が遂
行されると、トレンチ充填絶縁層２４が形成される。図
１Ｄに図示されたように、空洞２６は主にトレンチ充填
絶縁層２４の中央部位に形成されることを知られる。こ
れはトレンチ２０の内部が絶縁物質２４で完全に満たさ
れる前にトレンチ２０の入口が絶縁物質に密封(ｓｅａ
ｌｅｄ)されるためである。後続工程では、もし空洞２
６が導電物質で満されると、回路デバイスの間に短絡
(ｃｉｒｃｕｉｔ−ｓｈｏｒｔ)のような深刻な問題が発
生する。又は、次に続けるエッチング(又は洗浄)工程の
間にリセス又はグルーブ又は(図４の点線内に図示され
た記号“C”参照)がアクチブ領域とインアクチブ領域と
の間の境界部分に形成され、これによってトレンチ隔離
構造の不良化が発生する。このような現像を通常“ディ
ピング(ｄｉｐｐｉｎｇ）現像”と称する。このような
ディピング現像は特にトレンチのエッジ部分で頻繁に発
生する。上述したように、空洞の生成及び不良構造は後
続行程でアクチブ又はパーシブデバイス領域として使用
されるシリコン領域での欠陥生成を増加させる役割をす
る。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、トレンチ内に空洞が形成されないように隔離トレン
チを形成する方法を提供することにある。
【０００６】本発明の他の目的は、後続エッチング工程
の間にトレンチの上部表面にリセス又はグルーブ(ｒｅ
ｃｅｓｓ ｏｒ ｇｒｏｏｖｅ)が発生しないように隔
離トレンチを形成する方法を提供することにある。
【０００７】本発明のその他の目的は、後続洗浄工程の
間にトレンチの上部表面にリセスが発生しないように隔
離トレンチを形成する方法を提供することにある。
【０００８】
【課題を解決しようとする手段】目的を達成するための
本発明の１特徴によると、半導体基板にトレンチ隔離を
形成する方法が提供される。この方法によると、半導体
基板上に相異なるエッチング比の第１物質層と第２物質
層とを積層したトレンチ形成マスクを形成する。このト
レンチ形成マスクを使用して基板をエッチングしてトレ
ンチを形成する。第１物質層を湿式エッチングして、第
１物質の両側壁を除去する。トレンチ形成マスクのアン
ダーカットプロファイル(ｕｎｄｅｒ−ｃｕｔ ｐｒｏ
ｆｉｌｅ）を形成する。最終的に、基板上にトレンチ充
填絶縁層を塗布してトレンチを充填する。 このとき、
トレンチ充填絶縁層がトレンチの内部より第１物質層の
側壁でより遅い速度で塗布されるようにする。
【０００９】本発明の他の特徴によると、トレンチ隔離
形成する方法によると、まず、シリコン基板上にシリコ
ン窒化層と第１酸化層を順次的に形成した後、シリコン
窒化層と第１酸化層パターニングして基板の一部が露出
されるようにする。続いて、パターンされたシリコン窒
化層をトレンチ形成マスクとして使用して基板をエッチ
ングすることによってトレンチを形成した後、湿式エッ
チングによって、第１酸化層の側壁を除去することによ
って、トレンチのエッジ(ｅｄｇｅｓ)周辺の基板の一部
が露出されるようにする。さらに、トレンチの内部だけ
でなく、基板の露出された部位上に第２酸化層を形成す
る。その後、基板上に絶縁層を形成してトレンチを充填
した後、最終的に、基板の上部表面が露出されるまで基
板を平坦化する。
【００１０】
【発明の実施の形態】図５から図８までは、本発明の第
１実施形態による新規なトレンチ隔離形成方法の工程段
階を示している。
【００１１】図５を参照すると、約１００から３００オ
ングストロームまでの厚さのパッド酸化層３２及びトレ
ンチ形成マスク(ｔｒｅｎｃｈ ｆｏｒｍｉｎｇ ｍａ
ｓｋ）として使用されるアクチブマスク(ａｃｔｉｖｅ
ｍａｓｋ）３８を有するシリコン基板の一部(又はエ
ピタキシアル層)が図示されている。基板３０のアクチ
ブ及びフィルド領域はアクティブマスク３８によって定
義される。パッド酸化層３２は、９００から１３００℃
までの温度で熱酸化(ｔｈｅｒｍａｌ ｏｘｉｄａｔｉ
ｏｎ）によって形成される。
【００１２】マスク３８は、相違なるエッチング比を有
する２つの層で構成され、その一つの層はシリコン窒化
層のような約５００から２０００オングストロームの厚
さの第１物質層３４であり、残る層はＣＶＤ(ｃｈｅｍ
ｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｔｉｏｎ)酸化層の
ような第２物質層３６である。シリコン窒化層３４はＣ
ＶＤ又はＰＶＤ(ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｔｉｏｎ)によって形成され、後続トレンチ充填
絶縁層(ｔｒｅｎｃｈ ｆｉｌｌｉｎｇ ｉｎｓｕｌａ
ｔｏｒ)の平坦化工程時エッチング停止層(ｅｔｃｈ ｓ
ｔｏｐｐｅｒ)として使用され、ＣＶＤ酸化層３６は、
ＣＶＤ工程で形成されるＨＴＯ(ｈｉｇｈ−ｔｅｍｐｅ
ｒａｔｕｒｅ ｏｘｉｄｅ）層として、トレンチエッチ
ング段階によって要求されるトレンチプロファイル(ｐ
ｒｏｆｉｌｅ)を獲得するため、パターン層で使用され
る。又はパッド酸化層３２はシリコン基板３０とシリコ
ン窒化層３４との間に膨脹係数(ｅｘｐａｎｓｉｏｎ
ｃｏｅｆｆｉｃｉｅｎｔ)を緩和させるため形成され
る。アクチブマスク３８パターンは周知のフォトリソグ
ラフィ(ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ)によって形
成されるフォトレジストマスク(図示せず)を使用してＲ
ＩＥ(ｒｅａｃｔｉｖｅ ｅｔｃｈｉｎｇ）工程によっ
て形成される。
【００１３】アクチブマスク３８が形成された後、パタ
ーニングされたマスク３８を使用してプラズマを使用す
るＲＩＥ工程のようなトレンチエッチング段階が行わ
れ、その結果フィルド領域に対応されるトレンチ４０が
形成される。次、トレンチ４０の内壁に熱酸化層４２を
形成するため熱酸化段階が行われる。熱酸化層４２は、
基板表面を安定化させるように提供される。
【００１４】図６において、シリコン窒化層３４の両側
壁を選択的にエッチングするため湿式エッチング工程が
行われ、その結果アクチブマスク３８がこの図面に図示
されたようにアンダーカットプロファイル（ｕｎｄｅｒ
−ｃｕｔ ｐｒｏｆｉｌｅ）を有するようになる。湿式
エッチング工程は、リン酸（ｐｈｏｓｐｈｏｒｉｃａｃ
ｉｄ）溶液がエッチング液（ｅｔｃｈａｎｔ）として使
用されるとき、ＣＶＤ酸化層３６に対するシリコン窒化
層３４のエッチング比が４０：１から４５：１までの範
囲を有する条件に行われ、シリコン窒化層３４のエッチ
ング速度は、分当たり４０オングストロームの厚さに調
節される。
【００１５】続いて、図６のように、基板全面にＣＶＤ
工程を使用して絶縁物質４４が蒸着されて、トレンチ４
０の内部が充填される。絶縁物質４４がトレンチ４０を
充填するとき、絶縁物質は、トレンチ４０の内部でよ
り、もっと遅い速度にアクチブマスク３８の両側壁に蒸
着される。これは、絶縁物質４４が蒸着時、アクチブマ
スク３８のカンドアット部位、即ちシリコン窒化層３４
のリセスされた部位（ｒｅｃｅｓｓｅｄ ｐｏｒｔｉｏ
ｎ）に移動されるためである。
【００１６】前述のように、これがこの実施形態の主な
特徴であり、アクチブマスク３８のアンダーカットプロ
ファイルのため、絶縁物質がトレンチの入り口にトレン
チの内部でよりもっと遅く蒸着される。従って。絶縁物
質は、トレンチの入り口が絶縁物質で密封される前にト
レンチの内部を完全に充填するようになる。
【００１７】図７及び図８に図示されたように、絶縁物
質の蒸着は、アクチブマスク３８のアンダーカットプロ
ファイル構造の条件で続いて行われ、その結果絶縁物質
４４ａがトレンチ４０を完全に充填するようになる。
又、絶縁物質４４ａは、基板のアクチブ領域の一部に覆
われる事実を周知すべきである。このような理由から、
後続清浄（又は、エッチング）段階が行われても、トレ
ンチ４０の上部表面（ｕｐｐｅｒ ｓｕｒｆａｃｅ）上
にリセスが形成されない。
【００１８】最後にＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃ
ｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を使用してエッ
チング停止層として使用されるシリコン窒化層３４の表
面が露出されるときまで、平坦化が行われてから、シリ
コン窒化層３４及びＣＶＤ酸化層３６が除去されて無空
洞トレンチ隔離が形成される。ここで、この実施形態の
他の主な特徴は、トレンチ隔離と基板の間に段差が発生
されることである。即ち、無空洞トレンチ隔離が基板よ
りもっと高く形成されることである。このような理由か
ら、ワードライン（ｗｏｒｄ ｌｉｎｅ）のような導電
ライン形成前に後続エッチング段階が行われても無空洞
トレンチ隔離上にリセスが形成されない。
【００１９】上述のように、本発明の実施形態による
と、トレンチ形成マスクを使用してトレンチ隔離の蒸着
が行われ、絶縁物質がトレンチの内部でよりトレンチ形
成マスクの両側壁にもっと遅く蒸着される。従って、無
空洞トレンチ隔離が形成されることができる。
【００２０】又、無空洞トレンチ隔離が基板よりもっと
高く形成されるため、導電層形成前に、後続洗浄（又、
エッチング）段階が行われても、無空洞トレンチ隔離上
にリセスが形成されない。
【００２１】図９から図１４までは、本発明の第２実施
形態による新規したトレンチ隔離を形成する方法の工程
段階を示す。
【００２２】図９を参照すると、図５のシリコン基板３
０と同一の構造、単にシリコン窒化層上にＨＴＯのよう
なＣＶＤ酸化層が形成されていない構造を有するシリコ
ン基板（又はエピタキシアル層）が図示されているた
め、同一の部分には説明を省略するため同一の符号を併
記する。具体的にアクチブマスクとしてトレンチ形成マ
スクを構成するようにパッド酸化層３２上にシリコン窒
化層の単一層３４が準備される。このトレンチ形成マス
クは、活性領域と非活性領域を定義するためシリコン窒
化層３４をパターニングすることによって形成される。
シリコン基板３０とシリコン窒化層３４の間の膨張係数
を緩和させるためパッド酸化層３２が準備される。トレ
ンチ形成マスク３４のパターンが第１実施形態のように
ＲＩＥ工程によって形成される。
【００２３】トレンチ形成マスク３４が形成されてか
ら、プラズマを使用するＲＩＥ工程のようなトレンチエ
ッチング段階がマスク３４を使用して続いて行われ、そ
の結果フィールド領域に対応されるトレンチ４０が形成
される。
【００２４】図１０及び図１１は、第２実施形態の一番
重要な工程段階を示す。
【００２５】図１０を参照すると、トレンチ４０のエッ
ジ周辺のパッド酸化層３２の一部を選択的に除去するた
めのエッチング液としてＨＦ溶液を使用して異方性エッ
チング工程（又は、湿式エッチング工程）が行われる。
湿式エッチング工程によって基板３０の上部表面が部分
的に露出される。次、パッド酸化層３２と連関されたト
レンチ形成マクス３４は、図１０のようにアンダーカッ
トプロファイルを有する。
【００２６】続いて、図１１のように、トレンチ４０の
内部を含んで基板３０の上部表面の露出された部位の熱
酸化層４２ａを形成するため熱酸化段階が行われる。熱
酸化層４２ａが図１１で拡大された点線円で表示したよ
うに、トレンチ４０の上部エッジにラウンドされた形態
（ｒｏｕｎｄｅｄ−ｓｈａｐｅ）に形成される。熱酸化
層４２ａは基板表面を安定化させ、トレンチのエッジか
ら発生されるリセスを防止するため形成される。ここ
で、覆われた熱酸化層４２ａによってトレンチ４０のエ
ッジ周辺のシリコン基板３０の側表面に行われると、後
続エッチング段階の間、トレンチのエッジでディピング
現象（ｄｉｐｐｉｎｇ ｐｈｅｎｏｍｅｎｏｎ）が発生
される。
【００２７】図１２を参照すると、絶縁物質４４が基板
全面にＣＶＤ工程を使用して蒸着され、トレンチ４０の
内部を充填する。
【００２８】図１３及び図１４のように、エッチング停
止層として使用されるシリコン窒化層３４の表面が露出
されるときまで、ＣＭＰ工程を使用して絶縁物質の平坦
化が行われてから、シリコン窒化層３４が湿式又は乾式
エッチング工程によって除去されてトレンチ充填絶縁層
が形成される。湿式又は乾式エッチング工程で、図１３
のようにシリコン窒化層３４及びトレンチ充填絶縁層４
４の一部が除去される。
【００２９】続いて、基板表面が露出されるときまで、
湿式又は乾式工程が行われて、その結果パッド酸化層３
２、熱酸化層の一部、そして絶縁物質４４の一部が除去
される。結果的に、図１４に図示されたように、トレン
チ充填絶縁層４４ａが完全に形成される。熱酸化層４２
ａは、絶縁物質３２と同一の構成要素で形成されるた
め、熱酸化層４２ａは、図１４に示されなかった。
【００３０】上述のような第２実施形態によると、側表
面を覆う熱酸化層のため、トレンチのエッジ周辺の基板
の側表面が露出されないため、後続エッチング段階の
間、トレンチのエッジにディピング現象が発生されな
い。従って、基板のアクチブ領域上に形成されたゲート
酸化層の厚さは、ゲート酸化層の耐圧を非常に減少させ
ることができるため一定に維持されることができる。
【００３１】図１５から図１８までは、本発明の第３の
実施形態による新規したトレンチ隔離形成方法の工程段
階を示す。
【００３２】図１５を参照すると、パターニングされた
フォトレジスト層５２、及びその上に酸化層５４を有す
るシリコン基板（又は、エピタキシャル層）５０が図示
されている。酸化層５４は、熱酸化によって約１００オ
ングストロームから５００オングストロームの厚さに形
成する。熱酸化の間、酸素が基板とフォトレジスト層の
間の界面を通過して図１５に図示されたようにバーズ
ビーク（ｂｉｒｄ’ｓｂｅａｋ）を形成するようにな
る。
【００３３】図１６において、ＨＴＯ、又は窒化層のよ
うに基板５０とエッチング選択比を有する絶縁層が蒸着
され、エッジバックされてフォトレジスト層５２の両側
壁にスペーサー５６が形成される。スペーサー５６は、
基板５０とエッチング選択比を有する。
【００３４】図１７を参照すると、フォトレジストパタ
ーン及びスペーサー層をトレンチ形成マスクとして使用
して酸化層５４の一部を除去するようにＲＩＥのような
異方性エッチング工程が行われて基板が露出される。ト
レンチ形成マスクによって基板５０のアクチブ領域及び
フィルド領域が定義される。トレンチ形成マスクを使用
してトレンチ５８を形成するようにＲＩＥが続いて行わ
れてから、トレンチ５８を充填するようにＵＳＧ（ｕｎ
ｄｏｐｅｄ ｓｉｌｉｃａｔｅｇｌａｓｓ）、又はＴＥ
ＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏｓｉｌｉｃ
ａｔｅ）酸化層のような絶縁物質６０が蒸着される。
【００３５】最後に図１８に図示されたように、基板５
０の上部表面が露出されるときまで、ＣＭＰ工程を使用
して平坦化が行われる。ここで、熱酸化層５４が活性領
域の間の界面に残っていることに注目すべきである。残
っている酸化層５４によって後続清浄段階によるディピ
ング問題が解決される。
【００３６】上述の第３実施形態によると、酸化層がト
レンチのエッジ近所に残っている酸化層のため、後続洗
浄（又は、エッチング）段階が行われてもディピング現
象が発生されない。
【００３７】又、トレンチ形成マスクは、その両側壁に
スペーサーを含むため、トレンチは、上部幅より下部幅
がもっと小さいプロファイルを有するようになる。従っ
て、無空洞トレンチ隔離が形成されることができる。
【００３８】
【発明の効果】本発明は、トレンチ形成マスクを使用し
てトレンチ隔離の蒸着が行われ、絶縁物質がトレンチの
内部でよりトレンチ形成マスクの両側壁のもっと遅く蒸
着される。従って、無空洞トレンチ隔離が形成されるこ
とができる。
【００３９】又、無空洞トレンチ隔離が基板よりもっと
高く形成されるため、導電層形成前に後続洗浄（又はエ
ッチング）段階が行われても、無空洞トレンチ隔離上に
リセスされない。
【００４０】本発明は、側表面を覆う熱酸化層のため、
トレンチのエッジ周辺の基板の側表面が露出されないた
め、後続エッチング段階の間、トレンチのエッジにディ
ピング現象が発生されない。従って、基板のアクチブ領
域上に形成されたゲート酸化層の厚さは、ゲート酸化層
の耐圧を非常に減少させることができるため、一定に維
持されることができる。
【００４１】本発明は、酸化層がトレンチのエッジ周辺
に残っている酸化層のため、後続清浄（又は、エッチン
グ）段階が行われてもディピング現象が発生されない。
【００４２】又、トレンチ形成マスクは、その両側壁に
スペーサーを含むため、トレンチは上部幅より下部幅が
もっと小さいプロファイルを有するようになる。従っ
て、無空洞トレンチ隔離が形成されることができる。
【図面の簡単な説明】
【図１】 従来の隔離トレンチ形成方法の工程段階を示
す工程流れ図である。
【図２】 従来の隔離トレンチ形成方法の工程段階を示
す工程流れ図である。
【図３】 従来の隔離トレンチ形成方法の工程段階を示
す工程流れ図である。
【図４】 従来の隔離トレンチ形成方法の工程段階を示
す工程流れ図である。
【図５】 本発明の第１実施形態による隔離トレンチ形
成方法の工程段階を示す工程流れ図である。
【図６】 本発明の第１実施形態による隔離トレンチ形
成方法の工程段階を示す工程流れ図である。
【図７】 本発明の第１実施形態による隔離トレンチ形
成方法の工程段階を示す工程流れ図である。
【図８】 本発明の第１実施形態による隔離トレンチ形
成方法の工程段階を示す工程流れ図である。
【図９】 本発明の第２実施形態による隔離トレンチ形
成方法の工程段階を示す流れ図である。
【図１０】 本発明の第２実施形態による隔離トレンチ
形成方法の工程段階を示す流れ図である。
【図１１】 本発明の第２実施形態による隔離トレンチ
形成方法の工程段階を示す流れ図である。
【図１２】 本発明の第２実施形態による隔離トレンチ
形成方法の工程段階を示す流れ図である。
【図１３】 本発明の第２実施形態による隔離トレンチ
形成方法の工程段階を示す流れ図である。
【図１４】 本発明の第２実施形態による隔離トレンチ
形成方法の工程段階を示す流れ図である。
【図１５】 発明の第３実施形態によるトレンチ形成方
法の工程段階を示す工程流れ図である。
【図１６】 発明の第３実施形態によるトレンチ形成方
法の工程段階を示す工程流れ図である。
【図１７】 発明の第３実施形態によるトレンチ形成方
法の工程段階を示す工程流れ図である。
【図１８】 発明の第３実施形態によるトレンチ形成方
法の工程段階を示す工程流れ図である。
【符号の説明】
３０：シリコン基板 ３２：パッド酸化層 ３４：シリコン窒化層 ３６：ＣＶＤ酸化層 ３８：アクチブマスク ４０：トレンチ ４２、４２ａ：熱酸化層 ４４、４４ａ：絶縁物質、トレンチ充填絶縁層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にトレンチ隔離を形成する方
    法において、 前記半導体基板上に相異なるエッチング比の第１及び第
    ２物質層からなるトレンチ形成マスクを形成する段階
    と、 前記トレンチ形成マスクを使用して前記基板をエッチン
    グしてトレンチを形成する段階と、 前記第１物質層を湿式エッチングして前記第１物質層の
    両側壁を除去することによって前記トレンチ形成マスク
    のアンダーカットプロファイルを形成する段階と、 前記基板上にトレンチ充填絶縁層を塗布して前記トレン
    チを充填する段階を含み、 前記トレンチ充填絶縁層が前記トレンチの内部における
    よりも、前記第１物質層の側壁において、より遅い速度
    に塗布させることを特徴とするトレンチ隔離形成方法。
  2. 【請求項２】 前記第１物質層は、シリコン窒化層であ
    り、かつ、前記第２物質層は、ＣＶＤ酸化層であること
    を特徴とする請求項１に記載のトレンチ隔離形成方法。
  3. 【請求項３】 前記第１物質層と前記第２物質層とのエ
    ッチング比は、４０：１から４５：１までの範囲内であ
    ることを特徴とする請求項１に記載のトレンチ隔離形成
    方法。
  4. 【請求項４】 半導体基板にトレンチ隔離を形成する方
    法において、 前記基板上にシリコン窒化層と第１酸化層を順次に形成
    する段階と、 前記シリコン窒化層と前記第１酸化層をパターニングし
    て前記基板の一部を露出させる段階と、 前記パターンされたシリコン窒化層をトレンチ形成マス
    クとして使用して前記基板をエッチングすることによっ
    てトレンチを形成する段階と、 湿式エッチングによって前記第１酸化層の側壁を除去す
    ることによって前記トレンチのエッジ周辺の基板の一部
    を露出させる段階と、 前記トレンチの内部だけではなく、前記基板の露出され
    た部位上の第２酸化層を形成する段階と、 前記基板上に絶縁層を形成して前記トレンチを充填する
    段階と、 前記基板の表面が露出されるときまで、前記基板を平坦
    化する段階とを含むことを特徴とするトレンチ隔離形成
    方法。
  5. 【請求項５】 前記第２酸化層は、前記トレンチのエッ
    ジから丸く形成されることを特徴とする請求項４に記載
    のトレンチ隔離形成方法。
  6. 【請求項６】 前記シリコン窒化層上にＨＴＯ（ｈｉｇ
    ｈ−ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）層を形成す
    る段階をさらに含むことを特徴とする請求項４に記載の
    トレンチ隔離形成方法。
  7. 【請求項７】 半導体基板内にトレンチ隔離を形成する
    方法において、 半導体基板上にフォトレジストパターンを形成すること
    によって前記基板のアクティブ領域とフィールド領域と
    を形成する段階と、 前記基板の前記フィールド領域を酸化させることによっ
    て酸化層を形成する段階と、 前記基板とのエッチング選択性を有するスペーサー層を
    前記フォトレジストの両側壁上に形成する段階と、 前記フォトレジストのパターンと前記スペーサー層をト
    レンチ形成マスクとして使用して前記酸化層及び前記基
    板を選択的にエッチングすることによって前記トレンチ
    のエッジ周辺に前記酸化層の一部を残留させる段階と、 前記基板上に絶縁層を形成することによって前記トレン
    チを充填する段階と、 前記基板の上部表面が露出されるときまで前記絶縁層を
    平坦化する段階とを含むことを特徴とするトレンチ隔離
    形成方法。
  8. 【請求項８】 前記スペーサー層は、ＨＴＯ層、又は窒
    化層であることを特徴とする請求項７に記載のトレンチ
    隔離形成方法。
  9. 【請求項９】 前記トレンチの下部幅は、前記トレンチ
    の上部幅より小さいことを特徴とする請求項７に記載の
    トレンチ隔離形成方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118920A (ja) * 1999-10-15 2001-04-27 Seiko Epson Corp 半導体装置およびその製造方法
JP2001332613A (ja) * 2000-05-24 2001-11-30 Nec Corp 半導体装置の製造方法
JP2004134759A (ja) * 2002-10-10 2004-04-30 Samsung Electronics Co Ltd トレンチ隔離された半導体素子の形成方法及びそれによって形成されたトレンチ隔離された半導体素子

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540633B2 (ja) * 1998-11-11 2004-07-07 株式会社東芝 半導体装置の製造方法
US6518148B1 (en) * 2001-09-06 2003-02-11 Taiwan Semiconductor Manufacturing Company, Ltd Method for protecting STI structures with low etching rate liners
KR100485518B1 (ko) * 2002-09-18 2005-04-27 동부아남반도체 주식회사 셀로우 트렌치 소자분리막의 제조 방법
CN111863706A (zh) * 2020-08-28 2020-10-30 上海华力微电子有限公司 闪存存储器及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW291580B (en) * 1996-04-22 1996-11-21 United Microelectronics Corp Manufacturing process of shallow isolation trench
US5712185A (en) * 1996-04-23 1998-01-27 United Microelectronics Method for forming shallow trench isolation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118920A (ja) * 1999-10-15 2001-04-27 Seiko Epson Corp 半導体装置およびその製造方法
JP2001332613A (ja) * 2000-05-24 2001-11-30 Nec Corp 半導体装置の製造方法
JP2004134759A (ja) * 2002-10-10 2004-04-30 Samsung Electronics Co Ltd トレンチ隔離された半導体素子の形成方法及びそれによって形成されたトレンチ隔離された半導体素子

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