KR100529379B1 - 반도체 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 안정된 하부구조를 갖는 캐패시터의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판 상부에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막 상부에 식각방지막을 형성하는 단계, 콘택 마스크를 이용하여 상기 식각방지막과 제 1 층간절연막을 제거하고 상기 반도체 기판과 연결되는 콘택플러그를 형성하는 단계, 상기 콘택플러그를 포함한 전면에 제 2 층간절연막을 형성하는 단계, 라인측벽 마스크를 이용하여 상기 제 2 층간절연막을 식각하여 라인측벽을 형성하는 단계, 상기 라인측벽을 따라 전극물질을 증착하고 패터닝하여 캐패시터 전극을 형성하는 단계, 상기 식각방지막 상부의 제 2 층간절연막을 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택플러그 형성을 위한 산화막식각의 공정시간을 단축시키도록 한 캐패시터의 제조 방법에 관한 것이다.
도 1a 내지 도 1e 는 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면이다.
도 1a 에 도시된 바와 같이, 반도체 기판(1) 상부에 BPSG막을 이용한 제 1 층간절연막(2)을 증착한 후, 상기 제 1 층간절연막(2) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 플러그콘택마스크(3)를 형성한다.
도 1b 에 도시된 바와 같이, 플러그콘택마스크(3)를 이용하여 제 1 층간절연막(2)을 식각하므로써 상기 반도체 기판(1)의 표면이 노출되는 콘택홀을 형성한다. 이어 콘택홀을 포함한 플러그콘택마스크(3) 전면에 상기 콘택홀이 완전히 매립되도록 폴리실리콘을 증착한다. 이어 상기 콘택홀내부에 매립된 폴리실리콘을 전면식각하여 콘택홀 상측부분에 일정폭 함몰부분(5)이 남도록하여 콘택플러그(4)를 형성한다. 이어 플러그콘택마스크(3)를 제거한다.
도 1c 에 도시된 바와 같이, 상기 콘택플러그(4)를 포함한 전면에 식각방지막으로서 질화막(6)을 증착하는데, 폴리실리콘 전면식각으로 인해 콘택홀 상측부분이 일정폭 함몰되었기 때문에 상기 질화막(6) 증착시 함몰지역을 따라 증착하게 된다. 이어 상기 질화막(6) 상부에 PSG(Phopho Silicate Glass)막을 이용한 캡산화막으로서 제 2 층간절연막 (7)을 증착하고 상기 제 2 층간절연막(7) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 라인측벽을 위한 캐패시터마스크(8)를 형성한다.
도 1d 에 도시된 바와 같이, 상기 캐패시터마스크(8)를 이용한 제 2 층간절연막(7)의 식각으로 라인측벽(Line spacer)(9)을 형성한다. 이어 제 2 층간절연막 (7) 하부의 질화막(6)을 식각하는데 콘택홀 함몰지역의 질화막(6) 식각시 특히, 전면식각(blanket etch) 적용으로 콘택플러그(4) 상단 측벽에 질화막(6)이 완전히 제거되지 않고 남아있게 된다.
이러한 잔존하는 질화막(6)을 제거하기 위해 과도식각 적용시, 또한 질화막 (6) 대비 제 1 층간절연막(2)의 낮은 식각 선택비로 인해 하부 제 1 층간절연막(2)에 손상이 발생하고 콘택플러그(4) 주위에 펀치가 발생한다(10).
이어 후속 전극물질인 폴리실리콘을 증착하여 하부전극(11)을 형성할 시 접촉면적이 작아지게 되어 소자 특성을 저하시키고, 특히 습식딥(wet dip)공정후 캐패시터 형성시 무너지는 경우가 발생한다.
도 2 는 종래기술의 캐패시터를 나타낸 주사전자현미경(SEM) 도면으로서, 질화막의 펀치쓰루 및 폴리실리콘과의 접촉면적이 작게 되어 캐패시터가 무너지는 것을 나타낸다.
전술한 바와 같이, 종래기술의 캐패시터 제조 방법은 공정이 복잡하고 캡산화막식각시 식각방지막인 질화막과의 식각선택비 부족 및 타겟 차이로 인해 콘택플러그 주위로 과도식각(Over etch)으로 인한 캡산화막 프로파일의 손상을 얻게 된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 하부전극 하측의 산화막 손실로 인한 캐패시터의 특성 저하를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명 캐패시터의 제조 방법은 반도체 기판 상부에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막 상부에 식각방지막을 형성하는 단계, 콘택 마스크를 이용하여 상기 식각방지막과 제 1 층간절연막을 제거하고 상기 반도체 기판과 연결되는 콘택플러그를 형성하는 단계, 상기 콘택플러그를 포함한 전면에 제 2 층간절연막을 형성하는 단계, 라인측벽 마스크를 이용하여 상기 제 2 층간절연막을 식각하여 라인측벽을 형성하는 단계, 상기 라인측벽을 따라 전극물질을 증착하고 패터닝하여 캐패시터 전극을 형성하는 단계, 상기 식각방지막 상부의 제 2 층간절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다
도 3a 내지 도 3f 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면이다.
도 3a 에 도시된 바와 같이, 반도체 기판(31) 상부에 제 1 층간절연막(32)을 증착하고 그 상부에 식각방지막으로서 질화막(33)을 증착한다. 이어 상기 질화막 (33) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 콘택마스크(34)를 형성한다.
도 3b에 도시된 바와 같이, 상기 콘택마스크(34)를 이용하여 상기 질화막 (33), 제 1 층간절연막(32)을 건식식각하여 반도체 기판(31)의 일정 표면이 노출되는 콘택홀(도시 생략)을 형성한다. 상기 질화막(33) 및 제 1 층간절연막(32)을 동시에 식각함에 있어, 식각방지막인 질화막(33)을 식각하는 제 1 단계에서는 CHF3 주반응 가스에 CO 가스를 첨가한 혼합가스를 식각가스로 사용하고 하부 제 1 층간절연막(32)을 식각하는 제 2 단계에서는 CF4,CF8 주반응 가스에 O2 가스를 첨가한 혼합가스를 식각가스로 이용한다.
이어 콘택마스크(34)를 제거하고 상기 콘택홀을 완전히 매립하도록 전면에 폴리실리콘을 증착하고 패터닝하여 콘택홀을 완전히 매립하는 콘택플러그(35)를 형성한다.
도 3c 에 도시된 바와 같이, 콘택플러그(35)를 포함한 전면에 제 2 층간절연막(36)을 증착하고 제 2 층간절연막(36) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 라인측벽마스크(37)를 형성한다.
도 3d에 도시된 바와 같이, 라인측벽마스크(37)를 이용하여 자기정렬-트렌치식각공정을 적용하여 상기 제 2 층간절연막(36)을 질화막(33) 상부까지 트렌치 식각한다. 상기 질화막(33)과의 고선택비를 갖도록 C4F8 등의 C-F계 주반응 가스에 아르곤(Ar) 가스를 첨가하여 자기정렬트렌치식각공정을 적용한다. 이처럼 트렌치식각공정을 적용하면 질화막(33)에 대해 높은 식각선택비를 얻을 수 있으므로 후공정에서 이루어지는 하부 제 1 층간절연막(32)의 손상없이 안정적인 캐패시터 구조를 형성할 수 있다.
전술한 바와 같은 질화막(33)에 대한 높은 선택비를 이용하여 임의로 제 2 층간절연막(36)의 두께를 조절하여 셀영역과 주변회로영역의 단차를 낯출 수 있으므로, 모든 소자별 공정마진에 따라 원하는 크기를 형성할 수 있다.
도 3e 에 도시된 바와 같이, 상기 라인측벽마스크(37)를 제거한 후 라인측벽 (38)을 따라 전극물질인 폴리실리콘을 증착하고 폴리실리콘 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한다. 이어 패터닝된 감광막(도시 생략)을 마스크로 이용하여 캐패시터 영역을 제외한 주변회로영역의 폴리실리콘을 제거한다.
도 3f에 도시된 바와 같이, 상기 감광막을 제거하고 화학적기계적연마 (Chemical Mechanical Polishing ;CMP) 공정을 실시하여 제 2 층간절연막(36)의 표면이 노출되도록 폴리실리콘을 제거하여 하부전극(39)을 형성한다. 이어 습식딥 (Wet Dip) 공정을 진행하여 제 2 층간절연막(36)을 제거한다.
도 4 는 본 발명의 실시예에 따른 캐패시터를 나타낸 주사전자현미경(SEM) 도면으로서, 무너지지 않고 형성된 안정된 캐패시터를 나타내고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 식각방지막과 하부 층간절연막을 동시에 식각하여 형성된 콘택홀 내부에 플러그형성시 단차가 발생해도 질화막에 대한 높은 선택비를 얻을 수 있으므로 충분히 상부 층간절연막을 제거할 수 있게 되어 식각을 위한 공정시간을 단축시킬 수 있다.
이와 같은 공정을 적용하면 하부구조의 손상없이 안정된 캐패시터를 형성할 수 있다.
도 1a 내지 도 1d 는 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면,
도 2 는 도 1a 내지 도 1d 에 따라 형성된 캐패시터의 무너짐을 나타낸 도면,
도 3a 내지 도 3f 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면.
도 4 는 도 3a 내지 도 3f에 따라 형성된 안정된 구조의 캐패시터를 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 제 1 층간절연막
33 : 질화막 34 : 콘택마스크
35 : 콘택플러그 36 : 제 2 층간절연막
37 : 라인측벽마스크 38 : 라인측벽
39 : 하부전극
Claims (4)
- 캐패시터의 제조 방법에 있어서,반도체 기판 상부에 제 1 층간절연막을 형성하는 제 1 단계;상기 제 1 층간절연막 상부에 식각방지막을 형성하는 제 2 단계;콘택 마스크를 이용하여 상기 식각방지막과 제 1 층간절연막을 제거하고 상기 반도체 기판과 연결되는 콘택플러그를 형성하는 제 3 단계;상기 콘택플러그를 포함한 전면에 제 2 층간절연막을 형성하는 제 4 단계;라인측벽 마스크를 이용하여 상기 제 2 층간절연막을 식각하여 라인측벽을 형성하는 제 5 단계;상기 라인측벽을 따라 전극물질을 증착하고 패터닝하여 캐패시터 전극을 형성하는 제 6 단계; 및상기 식각방지막 상부의 제 2 층간절연막을 제거하는 제 7 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계는,CHF3 주반응 가스에 CO 가스를 첨가한 혼합가스를 이용하여 상기 식각방지막을 식각하는 단계; 및CF4,CF8 주반응 가스에 O2 가스를 첨가한 혼합가스를 이용하여 상기 제 1 층간절연막을 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계는,상기 식각방지막에 대한 식각선택비를 높이도록 상기 제 2 층간절연막을 상기 식각방지막 상부까지 트렌치 식각하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 3 항에 있어서,상기 제 2 층간절연막 식각시 C4F8 가스를 포함한 C-F계 가스에 아르곤가스를 첨가한 혼합가스를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
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