KR100603590B1 - 반도체 소자의 전하저장전극용 콘택 플러그 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 전하저장 전극용 콘택 플러그 형성 공정에 관한 것이며, 더 자세히는 식각방지 질화막을 사용한 전하저장 전극용 콘택 플러그 형성 공정에 관한 것이다. 본 발명은 전하저장전극용 콘택 플러그 형성시 베리어 질화막의 펀치쓰루 현상을 억제할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 하부층 상에 층간절연막 및 제1 희생산화막을 형성하는 단계; 상기 제1 희생산화막 및 상기 층간절연막을 선택 식각하여 전하저장전극용 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막 및 상기 제1 희생산화막을 전면 건식 식각하여 최상부의 일부분에 음각의 프로파일을 갖는 일정 깊이의 홈이 형성된 폴리실리콘 플러그를 형성하되, 상기 홈의 최하단부가 상기 층간절연막보다 높도록 상기 폴리실리콘 플러그를 형성하는 단계; 상기 폴리실리콘 플러그를 포함한 전체 구조 표면을 따라 베리어 질화막을 형성하는 단계; 상기 베리어 질화막 상부에 제2 희생산화막을 형성하는 단계; 전하저장전극 영역의 상기 제2 희생산화막을 선택적으로 건식 식각하는 단계; 및 노출된 상기 베리어 질화막을 선택적으로 제거하는 단계를 포함하여 이루어진다.

콘택 플러그, 폴리실리콘, 베리어 질화막, 희생산화막, 질화막 펀치쓰루

Description

반도체 소자의 전하저장전극용 콘택 플러그 형성방법{A method of forming contact plug for storage node in semiconductor device}

도 1a 및 도 1e는 종래기술에 따른 전하저장전극용 콘택 플러그 형성 공정도.

도 2는 식각선택비의 악화로 인해 베리어 질화막의 펀치쓰루 현상이 발생한 상태를 나타내는 주사전자현미경(Scaning electron microscope) 사진.

도 3a 내지 도 3e는 본 발명의 일실시예에 따른 전하저장전극용 콘택 플러그 형성 공정도.

도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 전하저장전극용 콘택 플러그 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

34 : 층간절연막

35 : 폴리실리콘막(폴리실리콘 플러그)

37 : 베리어 질화막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 전하저장 전극용 콘택 플러그 형성 공정에 관한 것이며, 더 자세히는 식각방지 질화막을 사용한 전하저장 전극용 콘택 플러그 형성 공정에 관한 것이다.

최근에 이르러 반도체 소자의 디자인 룰(Design Rule)의 축소가 급격히 가속화되고 있으며, 이에 따라 리소그래피(Lithography) 장비의 해상도(Resolution) 한계와 오정렬(Misalignment) 문제로 인하여 콘택 공정시의 마진을 확보하는 것이 매우 어렵게 되었다.

현재 많은 반도체 제조 회사들이 콘택 공정의 마진을 확보하기 위하여 자기정렬 콘택(Self-aligned Contact, SAC) 기술을 개발하고 있는데, 이 중에서도 NBSAC(Nitride Barrier SAC) 공정이 가장 널리 사용되고 있다.

NBSAC 공정은 산화막(층간절연막) 식각 시의 식각정지층으로 질화막을 사용하는 기술로, 산화막 식각시 다량의 카본(Carbon, C) 폴리머(Polymer)를 유발하는 가스를 사용하여 질화막에 대한 고선택비를 얻어 질화막의 펀치쓰루(Punch Through) 현상을 막아 보다 높은 공정 마진을 확보하는 기술로, 그 메커니즘(Mechanism)은 다음과 같다.

즉, 건식식각을 수행할 때, 식각현상과 증착현상이 동시에 발생하게 되는데, 이중 우세한 현상에 따라 식각 또는 증착이 결정된다. 산화막 식각시에도 C-폴리머 증착과 산화막 식각이 동시에 발생되는데, 이때 증착된 C-폴리머는 산화막 식각시 발생하는 부산물인 산소와 결합하여 CO 또는 CO₂를 생성하면서 제거된다.

그러나, 산화막 아래에 위치한 식각정지층으로 사용되는 질화막이 노출될 경우, 질화막 위에 증착된 C-폴리머는 그의 제거 인자인 산소가 없으므로 제거되지 않으며, 이처럼 질화막 표면 위에 증착된 상태로 존재하는 C-폴리머가 질화막 식각을 방해하므로써, 식각률을 감소시키게 된다.

이러한 메커니즘을 통해 산화막 식각시 질화막에 대하여 매우 높은 식각 선택비를 확보할 수가 있는 것이다.

첨부된 도면 도 1a 및 도 1e는 종래기술에 따른 전하저장전극용 콘택 플러그 형성 공정을 도시한 것이다.

이를 참조하여 종래기술을 살펴보면 먼저, 도 1a에 도시된 바와 같이 모스 트랜지스터(도시되지 않음) 형성 공정을 마친 하부층(10) 상에 비트라인(11)을 형성한다. 비트라인(11)은 마스크 질화막(12) 및 질화막 스페이서(13)를 구비하고 있는데, 이는 후속 공정시 공정 마진을 증대시키기 위한 것이다. 이어서, 전체 구조 상부에 평탄화된 층간절연막(14)을 형성하고, 이를 선택 식각하여 전하저장전극용 콘택홀을 형성한다.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 전하저장전극용 콘택 플러그 형성을 위한 폴리실리콘막(15)을 증착한다.

다음으로, 도 1c에 도시된 바와 같이 폴리실리콘막(15)을 에치백하여 전하저장전극용 콘택홀 내부에 폴리실리콘 플러그(15)를 형성한다. 이때, 에치백 공정은 통상 등방성 건식 식각장비에서 진행하게 되는데, 식각 특성 상 폴리실리콘 플러그(15)의 상부 프로파일이 500~1000Å 정도의 리세스되어 음각의 프로파일을 갖게 된다. 이어서, 전체 구조 표면을 따라 베리어 질화막(16)을 증착한다.

다음으로, 도 1d에 도시된 바와 같이 전체 구조 상부에 전하저장전극 형성을 위한 희생산화막(17)을 증착하고 전하저장전극 형성 영역의 희생산화막(17)을 선택식각한다.

계속하여, 도 1e에 도시된 바와 같이 노출된 베리어 질화막(16)을 제거하여 폴리실리콘 플러그(15)를 노출시킨다.

이때, 'A' 부분(도 1d 참조)의 베리어 질화막(16) 즉, 상대적으로 높은 토폴로지를 갖는 베리어 질화막(16)이 깨짐에 따라 하부의 층간절연막(14)이 손실되는 질화막 펀치쓰루(Punch Through)현상이 발생하고 있다.

이러한 질화막 펀치쓰루 현상은 에치백 공정에 의해 형성된 폴리실리콘 플러그(15)가 1000Å 이상 리세스된 음각 프로파일을 가지는데 기인하는데, 폴리실리콘 플러그(15)의 음각 프로파일에 의해 후속 희생산화막(17) 식각시, 베리어 질화막(16)에 대한 희생산화막(17)의 식각선택비가 떨어짐으로 인하여 상대적으로 높은 토폴로지를 가지는 지역(A)의 베리어 질화막(16)의 손실이 유발되는 것이다.

다시 말해, 건식식각시 발생하는 다량의 폴리머를 이용하여 식각선택비를 얻는 SAC 메카니즘 상 리세스된 영역에 존재하는 희생산화막(17)이 산소(O)의 공급원으로 작용하여 질화막이 노출된 상태에서도 식각 현상이 우세하게 나타나 식각 정지를 유발하지 못하게 되는 것이다.

한편, 이와 같은 베리어 질화막(16)의 손실에 따른 문제점을 방지하기 위하여 베리어 질화막(16)의 두께를 더 두껍게 증착하는 방법이 제안되었으나, 이는 베리어 질화막(16)의 두께가 150Å 이상이 될 경우 후속 열공정 시 베리어 질화막(16)에 균열이 발생하는 문제점을 유발하기 때문에 적용하기 어렵다.

첨부된 도면 도 2는 식각선택비의 악화로 인해 베리어 질화막의 펀치쓰루 현상이 발생한 상태를 나타내는 주사전자현미경(Scaning electron microscope) 사진이다. 미설명 도면 부호 'B'는 질화막 펀치쓰루 현상이 일어난 부분을 나타낸 것이다.

본 발명은 전하저장전극용 콘택 플러그 형성시 베리어 질화막의 펀치쓰루 현상을 억제할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 하부층 상에 층간절연막 및 제1 희생산화막을 형성하는 단계와, 상기 제1 희생산화막 및 상기 층간절연막을 선택 식각하여 전하저장전극용 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 폴리실리콘막을 증착하는 단계와, 상기 폴리실리콘막 및 상기 제1 희생산화막을 전면 건식 식각하여 최상부의 일부분에 음각의 프로파일을 갖는 일정 깊이의 홈이 형성된 폴리실리콘 플러그를 형성하되, 상기 홈의 최하단부가 상기 층간절연막보다 높도록 상기 폴리실리콘 플러그를 형성하는 단계와, 상기 폴리실리콘 플러그를 포함한 전체 구조 표면을 따라 베리어 질화막을 형성하는 단계와, 상기 베리어 질화막 상부에 제2 희생산화막을 형성하는 단계와, 전하저장전극 영역의 상기 제2 희생산화막을 선택적으로 건식 식각하는 단계와, 노출된 상기 베리어 질화막을 선택적으로 제거하는 단계를 포함하여 이루어진다.

또한, 본 발명은, 소정의 하부층 상에 층간절연막, 베리어 산화막, 베리어 질화막, 제1 희생산화막을 차례로 형성하는 단계와, 상기 제1 희생산화막, 상기 베리어 질화막, 상기 베리어 산화막 및 상기 층간절연막을 선택 식각하여 전하저장전극용 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전체 구조 상부에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 에치백하여 최상부의 일부분에 음각의 프로파일을 갖는 일정 깊이의 홈이 형성된 폴리실리콘 플러그를 형성하되, 상기 홈의 최하단부가 상기 베리어 질화막보다 높도록 상기 폴리실리콘 플러그를 형성하는 단계와, 상기 폴리실리콘 플러그를 포함한 전체 구조 상부에 제2 희생산화막을 형성하는 단계와, 전하저장전극 영역의 상기 제2 희생산화막 및 상기 제1 희생산화막을 선택적으로 건식 식각하는 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

첨부된 도면 도 3a 내지 도 3e는 본 발명의 일실시예에 따른 전하저장전극용 콘택 플러그 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예는 먼저, 도 3a에 도시된 바와 같이 모스 트랜지스터(도시되지 않음) 형성 공정을 마친 하부층(30) 상에 비트라인(31)을 형성한다. 비트라인(31)은 마스크 질화막(32) 및 질화막 스페이서(33)를 구비하고 있는데, 이는 후속 공정시 공정 마진을 증대시키기 위한 것이다. 이어서, 전체 구조 상부에 평탄화된 층간절연막(34) 및 제1 희생산화막(35)을 형성하고, 이들을 선택 식각하여 전하저장전극용 콘택홀을 형성한다. 이때, 제1 희생산화막(35)은 콘택 플러그 형성을 위한 후속 에치백 식각시 폴리실리콘막에 비해 식각 속도가 빠른 LP-TEOS, BPSG, O₃-TEOS, USG, SOG 등의 산화막을 사용한다.

다음으로, 도 3b에 도시된 바와 같이 전체 구조 상부에 전하저장전극용 콘택 플러그 형성을 위한 폴리실리콘막(36)을 증착한다.

다음으로, 도 3c에 도시된 바와 같이 폴리실리콘막(36)의 에치백 공정을 실시하여 폴리실리콘 플러그(36)을 형성한다. 이때, 에치백 시의 건식식각 조건을 살펴보면, CF계 가스 및 O₂가스를 사용하여 폴리실리콘막(36) 식각을 수행하고, 제1희생산화막(35)이 노출되는 시점에서 N₂ 및 Ar 가스를 첨가하여 제1 희생산화막(35)의 식각속도가 폴리실리콘막(36))의 식각속도보다 더 빠르게 되도록 한다. 이와 같이 에치백을 수행하여 에치백 후의 폴리실리콘 플러그(36)가 주변의 층간절연막(34)에 비해 돌출되도록, 즉 양각의 단차를 가지도록 한다.

한편, 전하저장전극용 콘택 플러그의 상부가 위로 돌출된 모양이 되도록 형성하기 위하여는 종래기술과 동일한 조건의 건식식각으로 폴리실리콘막(36) 식각을 수행한 후 제1 희생산화막(35)이 노출된 시점에서 폴리실리콘막(36)에 비해 제1 희생산화막(35)이 더 제거될 수 있도록 HF 또는 BOE용액을 사용한 습식식각법을 사용하여 폴리실리콘 플러그(36)가 돌출된 모양을 갖도록 할 수도 있다. 이어서, 전체 구조 표면을 따라 베리어 질화막(37)을 증착한다. 이때, 베리어 질화막(37)은 후속 열공정에서 균열이 발생할 수 있는 가능성을 배제하기 위하여 150Å 이하의 얇은 두께로 증착한다.

다음으로, 도 3d에 도시된 바와 같이 전체 구조 상부에 제2 희생산화막(38)을 증착한다.

이어서, 도 3e에 도시된 바와 같이 제2 희생산화막(38)을 선택 식각하고, 이어서 노출된 베리어 질화막(37)을 제거한다. 이때, 폴리실리콘 플러그(35)가 층간절연막(34)에 비해 돌출된 상태이기 때문에 폴리실리콘 플러그(35) 상의 제2 희생산화막(38)의 식각이 완료되어 베리어 질화막(37)이 노출되는 시점에서 폴리실리콘 플러그(35) 주변의 베리어 질화막(27)은 노출되지 않기 때문에 베리어 질화막(37)의 펀치쓰루 현상을 방지할 수 있게 된다.

한편, 첨부된 도면 도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 전하저장전극용 콘택 플러그 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따르면, 먼저 도 4a에 도시된 바와 같이 모스 트랜지스터(도시되지 않음) 형성 공정을 마친 하부층(40) 상에 비트라인(41)을 형성한다. 비트라인(41)은 마스크 질화막(42) 및 질화막 스페이서(43)를 구비하고 있다. 이어 서, 전체 구조 상부에 평탄화된 층간절연막(44), 제1 희생산화막(45), 베리어 질화막(46) 및 베리어 산화막(47)을 차례로 증착하고, 이들을 차례로 선택 식각하여 전하저장전극용 콘택홀을 형성한다. 제1 희생산화막(45)은 LP-TEOS를 사용하며, 베리어 산화막(47)은 PE-TEOS를 사용하여 형성한다.

다음으로, 도 4b에 도시된 바와 같이 전체 구조 상부에 전하저장전극용 콘택 플러그 형성을 위한 폴리실리콘막(48)을 증착한다.

이어서, 도 4c에 도시된 바와 같이 제1 희생산화막(47)이 노출되도록 폴리실리콘막(48)의 에치백 공정을 실시하여 폴리실리콘 플러그(48)를 형성한다. 이때, 에치백 공정은 등방성 건식 식각장비 내에서 진행하며, 종래기술(도 1c 참조)과 마찬가지로 500~1000Å 정도의 손실을 갖는 음각 프로파일을 갖는다. 그러나, 본 실시예에서는 종래기술과는 달리 음각 프로파일의 최하단부가 베리어 질화막(46) 아래로 내려가지는 않게된다.

다음으로, 도 4d에 도시된 바와 같이 전체 구조 상부에 제2 희생산화막(49)을 형성한다.

계속하여, 도 4e에 도시된 바와 같이 베리어 질화막(46)을 식각 정지막으로하여 전하저장 전극 형성 영역의 제2 희생산화막(49) 및 제1 희생산화막(47)을 선택적으로 건식 식각한다.

이때, 폴리실리콘 플러그(48) 상부에는 베리어 질화막(46)이 형성되어 있지 않고, 그 보다 토폴로지가 낮은 주변에만 베리어 질화막(46)이 존재하기 때문에, 제1 희생산화막의 식각이 완료되어 베리어 질화막(46)이 노출되는 시점에서 산소(O)의 근원이 없게 되어 베리어 질화막(46)에 의한 식각 정지 효과를 얻을 수 있으며, 이로 인하여 기존의 질화막 펀치쓰루 현상을 억제할 수 있다.

이후, 베리어 산화막(45)를 식각 정지막으로 사용하여 노출된 베리어 질화막(46)을 습식 또는 건식 제거한다.

전술한 실시예에서 설명한 바와 같이 본 발명에서는 전하저장전극 영역을 디파인하기 위한 희생막을 식각하는 시점에서 폴리실리콘 플러그가 그 주변의 베리어 질화막에 비해 높은 토폴로지를 갖도록 함으로써 폴리실리콘 플러그 주변의 베리어 질화막이 노출되는 시점에서 산소(O)의 근원이 없도록 하여 베리어 질화막에 의한 식각 정지 효과를 얻을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 전하저장전극 영역 디파인을 위한 희생산화막 건식 식각시 베리어 질화막의 펀치쓰루 현상을 방지하는 효과가 있으며, 이에 따라 소자의 수율을 향상시키는 효과가 있다.

Claims (6)

1. 소정의 하부층 상에 층간절연막 및 제1 희생산화막을 형성하는 단계;

   상기 제1 희생산화막 및 상기 층간절연막을 선택 식각하여 전하저장전극용 콘택홀을 형성하는 단계;

   상기 콘택홀이 매립되도록 폴리실리콘막을 증착하는 단계;

   상기 폴리실리콘막 및 상기 제1 희생산화막을 전면 건식 식각하여 최상부의 일부분에 음각의 프로파일을 갖는 일정 깊이의 홈이 형성된 폴리실리콘 플러그를 형성하되, 상기 홈의 최하단부가 상기 층간절연막보다 높도록 상기 폴리실리콘 플러그를 형성하는 단계;

   상기 폴리실리콘 플러그를 포함한 전체 구조 표면을 따라 베리어 질화막을 형성하는 단계;

   상기 베리어 질화막 상부에 제2 희생산화막을 형성하는 단계;

   전하저장전극 영역의 상기 제2 희생산화막을 선택적으로 건식 식각하는 단계; 및

   노출된 상기 베리어 질화막을 선택적으로 제거하는 단계

   를 포함하여 이루어진 반도체 소자 제조방법.
2. 제1항에 있어서,

   상기 제1 희생산화막은,

   LP-TEOS, BPSG, O₃-TEOS, USG, SOG 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
3. 소정의 하부층 상에 층간절연막, 베리어 산화막, 베리어 질화막, 제1 희생산화막을 차례로 형성하는 단계;

   상기 제1 희생산화막, 상기 베리어 질화막, 상기 베리어 산화막 및 상기 층간절연막을 선택 식각하여 전하저장전극용 콘택홀을 형성하는 단계;

   상기 콘택홀을 포함한 전체 구조 상부에 폴리실리콘막을 형성하는 단계;

   상기 폴리실리콘막을 에치백하여 최상부의 일부분에 음각의 프로파일을 갖는 일정 깊이의 홈이 형성된 폴리실리콘 플러그를 형성하되, 상기 홈의 최하단부가 상기 베리어 질화막보다 높도록 상기 폴리실리콘 플러그를 형성하는 단계;

   상기 폴리실리콘 플러그를 포함한 전체 구조 상부에 제2 희생산화막을 형성하는 단계; 및

   전하저장전극 영역의 상기 제2 희생산화막 및 상기 제1 희생산화막을 선택적으로 건식 식각하는 단계

   를 포함하여 이루어진 반도체 소자 제조방법.
4. 제3항에 있어서,

   상기 제2 희생산화막 및 상기 제1 희생산화막을 선택적 식각한 후, 상기 베리어 산화막을 식각 정지막으로 사용하여 노출된 상기 베리어 질화막을 선택적으로 제거하는 단계

   를 더 포함하여 이루어진 반도체 소자 제조방법.
5. 제3항 또는 제4항에 있어서,

   상기 제1 희생산화막은,

   LP-TEOS막인 것을 특징으로 하는 반도체 소자 제조방법.
6. 제3항 또는 제4항에 있어서,

   상기 베리어 산화막은,

   PE-TEOS막인 것을 특징으로 하는 반도체 소자 제조방법.

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