KR20090030507A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 자기정렬콘택 폐일(Self Aligned Contact fail)을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하부 구조물이 형성된 기판상에 도전막 패턴들을 형성하는 단계와, 도전막 패턴들을 포함한 전면에 층간절연막을 형성하고 층간절연막상에 자기정렬콘택 마스크를 형성하는 단계와, 자기정렬콘택 마스크를 이용하여 층간절연막을 식각하여 도전막 패턴들 사이의 하부 구조물을 노출하는 콘택홀을 형성하는 단계와, O2 및 CF4 를 함유하는 플라즈마를 사용하여 자기정렬콘택 마스크를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
SAC 폐일, 비트라인, TiOx

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히, 자기정렬콘택(Self Aligned Contact, 이하 'SAC'라 한다) 공정을 수반하는 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 하부 구조물이 형성된 기판(10) 상에 도전막 패턴, 예를 들어 비트라인(19)을 형성하고, 비트라인(19) 측면에 비트라인 스페이서(20)를 형성한다.
하부 구조물에는 예를 들어, 식각정지막(11), 제 1 절연막(12), 랜딩 플러그 콘택 스페이서(13), 랜딩 플러그 콘택(14) 및 제 2 절연막(15)을 포함할 수 있다.
비트라인(19)은 Ti/TiN 장벽금속막(16), 텅스텐막(17) 및 하드마스크 질화 막(18)이 적층된 구조로 형성하고, 비트라인 스페이서(20)는 질화막으로 형성한다.
그런 다음, 비트라인(19) 및 비트라인 스페이서(20)를 포함한 전면에 제 3 절연막(21)을 형성하고, 제 3 절연막(21)상에 비정질카본막(22)과 실리콘산화질화막(SiON, 23)을 순차적으로 형성한 다음, 실리콘산화질화막(23)상에 포토레지스트를 도포하고 패터닝하여 비트라인과 비트라인 사이의 영역을 오픈하는 개구부를 갖는 포토레지스트 패턴(PR)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 실리콘산화질화막(23)과 비정질카본막(22)과 제 3 절연막(21) 및 제 2 절연막(15)을 식각하여 랜딩 플러그 콘택(14)을 노출하는 콘택홀(24)을 형성한다.
콘택홀(24) 식각시 포토레지스트 패턴(PR)과 실리콘산화질화막(23) 및 비정질카본막(22)이 소실되어, 제 3 절연막(21)상에는 초기보다 낮아진 두께의 비정질카본막(22)이 남게 된다.
이어서, 도 1c에 도시된 바와 같이, O2 및 N2를 함유하는 플라즈마를 이용하여 남아있는 비정질카본막(22)을 제거한다.
이어서, 도 1d에 도시된 바와 같이, 콘택홀(24)을 포함한 전표면상에 스페이서 절연막(26)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 스페이서 절연막(26)을 전면식각하여 콘택홀(24) 측벽에 스페이서(26A)를 형성한다.
이어서, 도 1f에 도시된 바와 같이, 콘택홀(24)이 매립되도록 전면에 도전 막, 예를 들어 폴리실리콘막을 형성하고 전면 식각하여 콘택홀(24) 내부에 고립되는 콘택 플러그(27)을 형성한다.
그러나, 전술한 종래 기술은 다음과 같은 문제점이 있다.
포토레지스트 패턴(PR)이 비트라인(39)에 미스얼라인된 경우, 도 1b에 도시된 콘택홀(24) 식각 공정시 비트라인(19) 측면의 비트라인 스페이서(20)가 제거되어 비트라인(19)이 노출되는데, 도 1c에 도시된 비정질 카본막(22) 제거 공정에서 사용되는 O2와 비트라인(19)의 Ti/TiN 장벽금속막(16)이 반응하여 Ti/TiN 장벽금속막(16) 측면에 TiOx막(25)이 형성되며, 이 TiOx막(25)으로 인하여 도 1f의 A 부분에 도시된 바와 같이, 비트라인(19)과 콘택 플러그(27)가 숏트(short)되는 불량(SAC 폐일)이 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SAC 폐일을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하부 구조물이 형성된 기판상에 도전막 패턴들을 형성하는 단계와, 상기 도전막 패턴들을 포함한 전면에 층간절연막을 형성하고 상기 층간절연막상에 자기정렬콘택 마스크를 형성하는 단계와, 상기 자기정렬콘택 마스크를 이용하여 상기 층간절연막을 식각하여 상기 도전막 패턴들 사이의 상기 하부 구조물을 노출하는 콘택홀을 형성하는 단계와, O2 및 CF4 를 함유하는 플라즈마를 사용하여 상기 자기정렬콘택 마스크를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 하부 구조물이 형성된 기판상에 도전막 패턴들을 형성하는 단계와, 상기 도전막 패턴들을 포함한 전면에 층간절연막을 형성하고 상기 층간절연막상에 자기정렬콘택 마스크를 형성하는 단계와, 상기 자기정렬콘택 마스크를 이용하여 상기 층간절연막을 식각하여 상기 도전막 패턴들 사이의 상기 하부 구조물을 노출하는 콘택홀을 형성하는 단계와, 상기 자기정렬콘택 마스크를 제거하는 단계와, 상기 자기정렬콘택 마스크 제거시 상기 콘택홀 측면의 상기 도전막 패턴에 형성된 반응물을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 자기정렬콘택 마스크 제거시 TiOx막의 생성을 방지하거나, 자기정렬콘택 마스크 제거시 생성된 TiOx막을 제거할 수 있으므로, TiOx막으로 인해 유발되는 SAC 폐일을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
제 1 실시예
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법 을 설명하기 위한 공정 단면도들이다.
먼저, 도 2a에 도시된 바와 같이, 하부 구조물이 형성된 기판(30) 상에 도전막 패턴, 예를 들어 비트라인(39)을 형성하고, 비트라인(39) 측면에 비트라인 스페이서(40)를 형성한다.
하부 구조물에는 예를 들어, 식각정지막(31), 제 1 절연막(32), 랜딩 플러그 콘택 스페이서(33), 랜딩 플러그 콘택(34) 및 제 2 절연막(35)을 포함할 수 있다.
비트라인(39)은 Ti/TiN 장벽금속막(36), 텅스텐막(37) 및 하드마스크 질화막(38)을 적층하여 형성할 수 있고, 비트라인 스페이서(40)는 질화막으로 형성할 수 있다.
그런 다음, 비트라인(39) 및 비트라인 스페이서(40)를 포함한 전면상에 제 3 절연막(41)을 형성하고, 제 3 절연막(41)상에 비정질카본막(42)과 실리콘산화질화막(43)을 순차적으로 형성한 다음, 실리콘산화질화막(43)상에 포토레지스트를 도포하고 패터닝하여 비트라인(39)과 비트라인(39) 사이의 영역을 오픈하는 개구부를 갖는 포토레지스트 패턴(PR)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 실리콘산화질화막(43)과 비정질카본막(42)과 제 3 절연막(41) 및 제 2 절연막(35)을 식각하여 랜딩 플러그 콘택(34)을 노출하는 콘택홀(44)을 형성한다.
포토레지스트 패턴(PR)이 비트라인(39)에 미스얼라인된 경우, 콘택홀(44) 식각시 비트라인(39) 측면의 비트라인 스페이서(40)가 제거되어 비트라인(39) 측면이 노출된다.
한편, 콘택홀(44) 식각시 포토레지스트 패턴(PR)과 실리콘산화질화막(43) 및 비정질카본막(42)이 소실되어, 제 3 절연막(41)상에는 초기보다 낮아진 두께의 비정질카본막(42)이 남게 된다.
이어서, 도 2c에 도시된 바와 같이, O2 및 CF4를 함유하는 플라즈마를 이용하여 남아있는 비정질카본막(42)을 제거한다.
비정질카본막(42) 제거시 CF4와 O2간에 다음 수학식1과 같은 반응이 일어나며, 이에 따라 O2와 Ti/TiN 장벽금속막(36)간 반응이 억제되어 TiOx막은 생성되지 않는다.
CF4 + O2 → CO2(↑) +2F2(↑)
이때, CF4의 유량은 10 내지 100sccm의 범위로 사용할 수 있으며, O2 및 CF4 외에 N2를 더 함유하는 플라즈마를 사용할 수도 있다.
공정 장치로는 마이크로웨이브 타입(microwave type) 또는 ICP 타입의 플라즈마 장치를 사용할 수 있다.
마이크로웨이브 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, 마이크로웨이브 파워를 1000 내지 9000W의 범위로 사용하고, 기판(30)의 온도를 200 내지 500℃의 범위로 사용할 수 있다.
ICP 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, RF 파워를 100 내지 5000W의 범위로 사용하고, 기판(30)의 온도를 200 내지 500℃의 범위로 사용할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 콘택홀(44)을 포함한 전표면상에 스페이서 절연막(46)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 스페이서 절연막(46)을 전면식각하여 콘택홀(44) 측벽에 스페이서(46A)를 형성한다.
이어서, 도 2f에 도시된 바와 같이, 콘택홀(44)이 매립되도록 전면에 도전막, 예를 들어 폴리실리콘막을 형성하고 전면 식각하여 콘택홀(44) 내부에 고립되는 콘택 플러그(47)을 형성한다.
제 2 실시예
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 하부 구조물이 형성된 기판(30) 상에 도전막 패턴, 예를 들어 비트라인(39)을 형성하고, 비트라인(39) 측면에 비트라인 스페이서(40)를 형성한다.
하부 구조물에는 예를 들어, 식각정지막(31), 제 1 절연막(32), 랜딩 플러그 콘택 스페이서(33), 랜딩 플러그 콘택(34) 및 제 2 절연막(35)을 포함할 수 있다.
비트라인(39)은 Ti/TiN 장벽금속막(36), 텅스텐막(37) 및 하드마스크 질화막(38)을 적층하여 형성하고, 비트라인 스페이서(40)는 질화막으로 형성할 수 있 다.
그런 다음, 비트라인(39) 및 비트라인 스페이서(40)를 포함한 전면에 제 3 절연막(41)을 형성하고, 제 3 절연막(41)상에 비정질카본막(42)과 실리콘산화질화막(43)을 순차적으로 형성한 다음, 실리콘산화질화막(43)상에 포토레지스트를 도포하고 패터닝하여 비트라인(39)과 비트라인(39) 사이의 영역을 오픈하는 개구부를 갖는 포토레지스트 패턴(PR)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 실리콘산화질화막(43)과 비정질카본막(42)과 제 3 절연막(41) 및 제 2 절연막(35)을 식각하여 랜딩 플러그 콘택(34)을 노출하는 콘택홀(44)을 형성한다.
포토레지스트 패턴(PR)이 비트라인(39)에 미스얼라인된 경우, 콘택홀(44) 식각시 비트라인(39) 측면의 비트라인 스페이서(40)가 제거되어 비트라인(39) 측면이 노출된다.
한편, 콘택홀(44) 식각시 포토레지스트 패턴(PR) 및 실리콘산화질화막(43) 및 비정질카본막(42)이 소실되어, 제 3 절연막(41)상에는 초기보다 낮아진 두께의 비정질카본막(42)이 남게 된다.
이어서, 도 3c에 도시된 바와 같이, O2를 함유하는 플라즈마를 이용하여 남아있는 비정질카본막(42)을 제거한다. 여기서, O2 외에 N2를 더 함유하는 플라즈마를 사용할 수도 있다.
플라즈마에 포함된 O2와 노출된 비트라인(39)의 Ti/TiN 장벽금속막(36)이 반 응됨에 따라 Ti/TiN 장벽금속막(36) 측면에 TiOx막(45)이 형성된다.
이어서, 도 3d에 도시된 바와 같이, CF4를 함유하는 플라즈마를 사용하여 TiOx막(45)을 제거한다.
TiOx막(45)과 CF4간에 아래 수학식 2와 같은 반응이 일어남에 따라, TiOx막(45)은 제거되게 된다.
TiOx + CF4 → TiF4(↑) +CO2(↑)
이때, CF4의 유량은 10 내지 100sccm의 범위로 사용할 수 있다.
그리고, CF4 외에 O2 및 N2를 더 함유하는 플라즈마를 사용할 수도 있다. 이 경우, O2의 유량과 CF4 유량의 비율은 100 : 1 내지 700 : 1의 범위로 사용할 수 있다.
공정 장치로는 마이크로웨이브 타입 또는 ICP 타입의 플라즈마 장치를 사용할 수 있다.
마이크로웨이브 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, 마이크로웨이브 파워를 1000 내지 9000W의 범위로 사용하고, 상기 기판의 온도를 200 내지 500℃의 범위로 사용할 수 있다.
ICP 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, RF 파워를 100 내지 5000W의 범위로 사용하고, 상기 기판의 온도를 200 내지 500℃의 범위로 사용할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 콘택홀(44)을 포함한 전표면상에 스페이서 절연막(46)을 형성한다.
이어서, 도 3f에 도시된 바와 같이, 스페이서 절연막(46)을 전면식각하여 콘택홀(44) 측벽에 스페이서(46A)를 형성한다.
이어서, 도 3g에 도시된 바와 같이, 콘택홀(44)이 매립되도록 전면에 도전막, 예를 들어 폴리실리콘막을 형성하고 전면 식각하여 콘택홀(44) 내부에 고립되는 콘택 플러그(47)을 형성한다.
본 발명의 제 2 실시예는, 비정질카본막(42) 제거시 TiOx막의 생성을 억제시키는 제 1 실시예와 달리 비정질카본막(42)을 제거한 후에 비정질카본막(42) 제거시 형성된 TiOx막을 제거하는 방법으로, 제 1 실시예에 비하여 비정질카본막(42)의 제거 효율을 높일 수 있는 장점이 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들.
도 3a 내지 도 3g는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 기판
39 : 비트라인
40 : 비트라인 스페이서
41 : 제 3 절연막
42 : 비정질카본막
43 : 실리콘산화질화막
44 : 콘택홀
45 : TiOx막
46A : 스페이서
47 : 콘택 플러그

Claims (16)

  1. 하부 구조물이 형성된 기판상에 도전막 패턴들을 형성하는 단계;
    상기 도전막 패턴들을 포함한 전면에 층간절연막을 형성하고 상기 층간절연막상에 자기정렬콘택 마스크를 형성하는 단계;
    상기 자기정렬콘택 마스크를 이용하여 상기 층간절연막을 식각하여 상기 도전막 패턴들 사이의 상기 하부 구조물을 노출하는 콘택홀을 형성하는 단계;
    O2 및 CF4 를 함유하는 플라즈마를 사용하여 상기 자기정렬콘택 마스크를 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 자기정렬콘택 마스크 제거시 상기 O2 및 상기 CF4 외에 N2를 더 함유하는 플라즈마를 사용하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 CF4의 유량을 10 내지 100sccm의 범위로 사용하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 자기정렬콘택 마스크 제거시 마이크로웨이브 타입 또는 ICP 타입의 플라즈마 장치를 사용하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 마이크로웨이브 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, 마이크로웨이브 파워를 1000 내지 9000W의 범위로 사용하고, 상기 기판의 온도를 200 내지 500℃의 범위로 사용하는 반도체 소자의 제조방법.
  6. 제 4항에 있어서,
    상기 ICP 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, RF 파워를 100 내지 5000W의 범위로 사용하고, 상기 기판의 온도를 200 내지 500℃의 범위로 사용하는 반도체 소자의 제조방법.
  7. 하부 구조물이 형성된 기판상에 도전막 패턴들을 형성하는 단계;
    상기 도전막 패턴들을 포함한 전면에 층간절연막을 형성하고 상기 층간절연막상에 자기정렬콘택 마스크를 형성하는 단계;
    상기 자기정렬콘택 마스크를 이용하여 상기 층간절연막을 식각하여 상기 도전막 패턴들 사이의 상기 하부 구조물을 노출하는 콘택홀을 형성하는 단계;
    상기 자기정렬콘택 마스크를 제거하는 단계;
    상기 자기정렬콘택 마스크 제거시 상기 콘택홀 측면의 상기 도전막 패턴에 형성된 반응물을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 자기정렬콘택 마스크 제거시 O2 및 N2를 함유하는 플라즈마를 사용하는 반도체 소자의 제조방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 자기정렬콘택 마스크 제거시 사용되는 O2와 상기 콘택홀 측면에 노출된 상기 도전막 패턴이 반응하여 상기 반응물이 형성되는 반도체 소자의 제조방법.
  10. 제 7항에 있어서,
    상기 반응물 제거시 CF4를 함유하는 플라즈마를 사용하는 반도체 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 CF4의 유량을 10 내지 100sccm의 범위로 사용하는 반도체 소자의 제조방법.
  12. 제 10항에 있어서,
    상기 반응물 제거시 상기 CF4 외에 O2 및 N2를 더 함유하는 플라즈마를 사용하는 반도체 소자의 제조방법.
  13. 제 12항에 있어서,
    상기 O2의 유량과 CF4의 유량의 비율을 100:1 내지 700:1의 범위로 사용하는 반도체 소자의 제조방법.
  14. 제 7항에 있어서,
    상기 반응물 제거시 마이크로웨이브 타입 또는 ICP 타입의 플라즈마 장치를 사용하는 반도체 소자의 제조방법.
  15. 제 14항에 있어서,
    상기 마이크로웨이브 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, 마이크로웨이브 파워를 1000 내지 9000W의 범위로 사용하고, 상기 기판의 온도를 200 내지 500℃의 범위로 사용하는 반도체 소자의 제조방법.
  16. 제 14항에 있어서,
    상기 ICP 타입의 플라즈마 장치를 사용하는 경우, 챔버 압력을 500 내지 1500mTorr의 범위로 사용하고, RF 파워를 100 내지 5000W의 범위로 사용하고, 상기 기판의 온도를 200 내지 500℃의 범위로 사용하는 반도체 소자의 제조방법.
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