KR100910865B1 - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 자기정렬콘택 식각 공정에서의 패턴 변형을 방지할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막 상에 자기정렬콘택 식각을 위한 포토레지스트 패턴을 형성하는 단계; CxFy(x,y는 1 내지 10)와 CaHbFc(a,b,c는 1 내지 10)를 포함하는 가스를 이용하여 상기 포토레지스트 패턴을 식각마스크로 상기 도전패턴의 솔더가 노출되도록 상기 절연막의 일부를 식각하는 단계-노출된 상기 도전패턴 상부에 상기 절연막 식각시 발생된 폴리머가 부착됨; CxFy를 포함하는 가스를 이용하여 잔류하는 상기 절연막의 다른 일부를 선택적으로 식각하여 상기 식각정지막을 노출시키는 단계; 및 O2 가스를 사용하여 상기 식각정지막을 선택적으로 제거하여 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계-상기 절연막의 다른 일부를 식각하는 공정에서 상기 콘택홀 예정 영역에 잔류하는 불소계 가스와 상기 O2 가스가 상기 식각정지막 식각에 동시에 참여함-를 포함하는 반도체소자 제조방법을 제공한다.
ArF, SAC, 콘택홀, COMA, 아크릴레이드, 폴리머, 불소계 가스.

Description

반도체소자 제조방법{Method for fabrication of semiconductor device}
도 1은 질화막을 식각방지막으로 사용하는 SAC 식각 공정이 완료된 반도체소자의 공정 단면도.
도 2는 SAC 식각 후 플러그 물질이 증착된 상태를 도시한 공정 단면도.
도 3은 전술한 바와 같이 ArF 포토레지스트를 이용한 SAC 공정에서의 패턴 변형을 도시한 SEM 사진.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 ArF 노광원을 이용한 콘택홀 패턴 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
40 : 기판 41 : 소자분리막
42 : 도전층 43 : 하드마스크
44 : 식각정지막 45 : 절연막
46 : 포토레지스트 패턴 47 : 폴리머
F : 폴리머 가스
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 방법에 관한 것이다.
소자의 집적도 향상을 통하여 포토레지스트를 이용한 패턴 형성 공정 자체의 마진과 오버래이의 정확도(Overlay accuracy)를 안정적으로 확보하기가 어렵게 됨에 따라 SAC 공정이 도입되었는 바, SAC 공정은 패턴닝을 함에 있어서 별도의 마스크를 사용하지 않고 이미 증착된 물질을 이용하여 식각을 하는 방식으로 비용 감소에 큰 역할을 하는 것으로, SAC 공정 자체는 여러가지 방법을 사용하고 있으며 그 대표적인 방법으로는 질화막을 식각방지막으로 사용한다.
이는 산화막 계열인 층간절연막(14) 표면에 폴리머가 증착되면 산화막 식각시에 발생하는 부산물의 하나인 산소에 의하여 폴리머가 제거됨으로써 식각이 계속 진행되나 질화막의 경우에는 폴리머가 증착되면 폴리머를 제거할 수 있는 산소가 없기 때문에 질화막이 식각되는 것을 방해함으로써 식각이 산화막에 대하여 현저히 느리게 진행되어 산화막과 질화막의 높은 식각선택비를 이용하는 것이다.
도 1은 질화막을 식각방지막으로 사용하는 SAC 식각 공정이 완료된 반도체소자의 공정 단면도이다.
도 1을 참조하면, 기판(10) 상에 이웃하는 게이트전극(11)이 형성되어 있으며, 그 측벽에는 스페이서(13)가 형성되어 있으며, 그 상부에는 SAC 공정시 게이트 전극의 손실을 방지하기 위한 질화막 계열의 하드마스크(12)가 형성되어 있다.
도 1은 이러한 구조 상부에 산화막 계열의 층간절연막(14)을 증착한 후, 스토리지노드 또는 비트라인과 기판(10)의 활성영역 간의 전기적 도통을 위한 콘택 플러그 형성을 위한 SAC 공정시 'A'와 같이 하드마스크(12)와 게이트전극(11)의 손실을 나타내고 있다.
이러한 SAC 공정 진행시 기판(10) 하부의 불순물 접합영역까지 식각 타겟을 하고 식각 진행시 전술한 'A'와 같은 손실을 피할 수 없다.
즉, 식각 공정시 하지층과의 통전을 위해 과도식각(Over etch)을 진행하여야 하는데 이 때, 상부의 게이트전극(11) 등의 전도층은 계속적으로 오픈된 상태에서 어택(Attack)을 받게 되는 바, 이는 후속 플러그 등의 전도성 물질과의 단락을 유발하여 소자의 전기적 특성 열화 및 수율을 떨어뜨리는 요인이 된다.
따라서, 전술한 문제점을 근본적으로 개선하기 위해선 식각시 고선택비의 식각 조건을 개발하여야 하나 현실적인 어려움이 있다.
또한, SAC 식각 과정에서 'A'와 같은 손실과 오픈되는 기판(10)의 면적(15, 콘택 저면의 임계치수)과는 트레이드오프(Trade-off) 관계에 있으며, 반도체소자의 고집적화에 의해 콘택 오픈 예정 영역에서의 종횡비(Aspect ratio)가 증가함에 따라 이러한 SAC 공정에서의 하드마스크(12) 및 스페이서(13)의 손실을 방지하며, 오픈 면적(15)을 확보하는 것이 중요한 과제이다.
도 2는 SAC 식각 후 플러그 물질이 증착된 공정 단면을 도시한다.
도 2를 참조하면, 게이트 하드마스크(12)가 손실되어 게이트전극(11)과 플러 그 물질막(16)과의 절연성이 열악해졌음을 알 수 있다.
한편, 전술한 SAC 식각에 따른 게이트 하드마스크의 손실을 방지하기 위해 게이트전극 패턴 상부에 피복성이 열악한 증착 방식인 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식을 이용하여 USG(Undoped Silicate Glass)막 등을 증착함으로써, 게이트 하드마스크 상부에서만 막 두께가 두껍게 증착되는 즉, 오버-행(Over-hang) 구조가 되도록 하여 하드마스크의 손실을 방지하기 위한 방법이 강구되었는 바, 이는 US PATENT 6337275(US PATENT APPLICATION 2002/0001970)에 개시된 바 있다.
한편, 전술한 오버-행 구조의 USG막을 이용하는 공정 방식은 반도체소자의 집적도가 증가함에 따 절연막간 또는 게이트전극간의 과도한 오버-행(Over-hang 또는 CUSP)을 형성하기 때문에 70㎚ 이하의 디자인 룰(Design rule)을 적용한 반도체소자 형성시에는 적용이 불가능하다.
한편, 현재는 ArF(불화아르곤) 레이저(λ=193㎚)를 광원으로 이용하는 포토리소그라피 공정이 도입되어 사용되고 있으며, 이는 0.1㎛의 선폭을 갖는 공정 적용이 가능하다는 장점이 있으나, ArF용 포토레지스트인 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate) 계통의 폴리머 형태, 또는 이들의 혼합 형태의 포토레지스트는 특유의 벤젠 구조로 인해 불소계 기체에 대한 약한 식각 네성을 갖는다.
도 3은 전술한 바와 같이 ArF 포토레지스트를 이용한 SAC 공정에서의 패턴 변형을 도시한 SEM 사진이다.
SAC 공정에서의 식각 프로파일을 얻기 위해서는 불소 계열을 식각 가스를 사용하는 바, 전술한 바와 같이 포토레지스트 패턴의 취약성에 의해 패턴이 변형된다. 이러한 패턴 변형은 SAC 공정시 사용되는 고립된 형태의 패턴일 경우 더욱 심각하다고 할 수 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 자기정렬콘택 식각 공정에서의 패턴 변형을 방지할 수 있는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막 상에 자기정렬콘택 식각을 위한 포토레지스트 패턴을 형성하는 단계; CxFy(x,y는 1 내지 10)와 CaHbFc(a,b,c는 1 내지 10)를 포함하는 가스를 이용하여 상기 포토레지스트 패턴을 식각마스크로 상기 도전패턴의 솔더가 노출되도록 상기 절연막의 일부를 식각하는 단계-노출된 상기 도전패턴 상부에 상기 절연막 식각시 발생된 폴리머가 부착됨; CxFy를 포함하는 가스를 이용하여 잔류하는 상기 절연막의 다른 일부를 선택적으로 식각하여 상기 식각정지막을 노출시키는 단계; 및 O2 가스를 사용하여 상기 식각정지막을 선택적으로 제거하여 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계-상기 절연막의 다른 일부를 식각하는 공정에서 상기 콘택홀 예정 영역에 잔류하는 불소계 가스와 상기 O2 가스가 상기 식각정지막 식각에 동시에 참여함-를 포함하는 반도체소자 제조방법을 제공한다.
본 발명은, SAC 식각 공정 진행시 기판 온도를 저온으로 하고 주식각 단계를 세단계로 나누어 실시함으로써, SAC 식각 공정시 SAC 결함(Fail)과 하드마스크 손실을 방지한다.
1). 식각선택비가 높은 CxFy(x,y는 1∼10)/CaHbFc(a,b,c는 1∼10)/Ar/O2의 혼합가스를 이용하여 게이트전극 상부의 하드마스크 숄더(Shoulder)를 보호하면서 콘택홀 내의 절연막 1/2 이상을 식각한다. 이 때, 하드마스크의 숄더 부위는 폴리머 식각시 발생한 폴리머로 충분히 보호된다.
2). CxFy/Ar/O2의 혼합가스를 이용하여 콘택 개구부를 확장하면서 콘택 개구부의 식각정지막 상단부까지 식각한다. 이 때, 혼합가스에서 CaHbFc를 빼고 사용하였기 때문에 콘택 개구부의 확장이 유리하며, 식각 과정 중에 불소계 가스가 콘택 개구부에 잔류하게 된다.
3). O2 가스 만으로 플라즈마를 발생시켜 식각정지막을 식각하는 바, 전술한 식각 단계에서 콘택 저면에 잔류하던 불소계 가스가 기판에 가해지는 바이어스에 의해 식각 과정에 참여하게 되어 식각정지막의 식각이 이루어진다.
따라서, 절연막의 일부 식각시 발생된 폴리머에 의해 하드마스크의 손실을 방지할 수 있고, 식각정지막 식각시 불소계 가스를 사용하지 않고 식각 공정을 진행하여 불소계 가스에 의한 패턴 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 4a 내지 도 4d를 참조하여 상세하게 설명한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 ArF 노광원을 이용한 콘택홀 패턴 형성 공정을 도시한 단면도이다.
먼저, 소스/드레인 등의 불순물접합층(도시하지 않음)과 필드산화막(41) 등의 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(40) 상에 폴리실리콘, 텅스텐 등의 금속막, 텅스텐질화막 등의 금속질화물막 또는 텅스텐 실리사이드 등의 금속실리사이드가 단독 또는 적층된 다수의 도전층(42)과 그 상부에 하드마스크(42)를 구비하는 복수의 도전패턴을 형성한다.
여기서, 도전패턴은 게이트전극 패턴 또는 비트라인 등을 포함할 수 있으며, 본 실시예에서는 게이트전극 패턴을 그 일예로 한다.
즉, 기판(40)과 도전층(42)의 접촉 계면에 산화막계열의 게이트절연막(도시하지 않음)을 형성하며, 도전층(42) 상에 후속의 SAC 공정 등에 의한 도전층(42) 의 손실을 방지하기 위한 질화막 계열의 물질을 이용한 하드마스크(43)을 형성한다.
이어서, 도전패턴이 형성된 전체 프로파일을 따라 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용하여 식각정지막(44)을 형성하는 바, 이는 SAC 공정시 하드마스크(43)의 손실과 기판(40)의 손실을 방지하기 위한 식각정지의 역할 뿐만아니라 주로 산화막 계열을 이용하는 층간절연용 절연막과의 식각선택비를 갖도록 하여 SAC 식각시 양호한 식각 프로파일을 얻기 위한 것이다.
이어서, 층간절연을 위해 전체 구조 상부에 예컨대, APL(Advanced Planarization Layer) 산화막, BPSG(Boro Phospho Silicate Glass)막, SOG(Spin On Glass)막 또는 HDP(High Density Plasma) 산화막 등의 절연막(45)을 형성한다.
도 4a는 이웃하는 복수의 도전패턴 상부에 평탄화된 절연막(45)이 형성된 공정 단면을 나타낸다.
이어서, 절연막(45) 상에 반사방지막(Organic Anti-Refrective Coating, 도시하지 않음)을 형성하는 바, 반사방지막의 고유한 특성인 노광시 난반사 방지의 역할 뿐만아니라 특히, ArF용 포토레지스트와의 식각 특성 및 제거시의 용이함을 위해 유기계열(Organic)의 물질을 이용한다.
계속해서, 반사방지막 상에 ArF용 포토레지스트를 도포한 다음, ArF 노광원을 이용한 사진식각 공정을 통해 SAC 식각용 마스크인 포토레지스트 패턴(46)을 형성한다.
구체적으로, 반사방지막 상에 COMA 또는 아크릴레이드 등의 ArF용 포토레지 스트를 예컨대, 일정 두께로 도포한 다음, 불화아르곤 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(46)을 형성한다.
이상에서 살펴보는 본 발명의 일실시예에서는 콘택홀 형성을 위한 평면적으로 T형 포토레지스트 패턴(46)을 그 예로 하며, 이러한 T형의 패턴 형상 이외에 평면적으로 바(Bar)형 또는 원형 등의 다양한 형태에도 적용이 가능하다.
이어서, 기판(40)의 온도를 저온으로 유지하며 포토레지스트 패턴(46)을 식각마스크로 반사방지막과 절연막의 일부를 선택적으로 식각하여 콘택홀 패턴 영역을 정의한다.
이 때, CxFy에 식각시 폴리머를 다량으로 발생시키는 CaHbFc 가스를 추가하고, 여기에 식각 프로파일을 개선하고 식각의 재현성을 향상시키기 위해 Ar 등의 비활성가스와 O2를 추가한 혼합가스를 사용한다.
하드마스크(43)의 상단부에서 숄더 부근의 식각정지막(44)이 노출되도록 절연막(45) 전체 두께의 1/2 이상이 식각되도록 하며, 이로 인해 노출된 하드마스크(43)의 숄더 부근 및 하드마스크(43) 상단에서 식각시 발생된 폴리머(47)가 부착된다.
이 때, 기판의 온도를 -10℃ ∼ 10℃의 저온으로 유지하는 것이 바람직하다.
도 4b는 콘택홀 형성 영역이 정의되며, 하드마스크(43) 상부의 숄더에 폴리머(47)가 부착된 공정 단면을 나타낸다.
이어서, 포토레지스트 패턴(46)과 폴리머가 부착된 식각정지막(44)을 식각마스크로 잔류하는 절연막(45)을 식각하여 제거함으로써, 콘택홀 형성 예정 영역의 식각정지막(44)을 노출시킨다.
이 때, CxFy와 Ar 등의 비활성 가스 및 O2를 첨가한 혼합가스 사용한다. CaHbFc 가스의 경우 폴리머를 다량 발생시키므로 이를 뺀 혼합가스를 사용하므로, 콘택 개구부를 확장시킬 수 있다.
한편, 이러한 식각 공정 후 콘택 개구부 저면의 식각정지막(44) 상부에는 불소계 가스(F)가 도 4c에 도시된 바와 같이 잔류하게 된다. 이 때의 기판의 온도 또한 -10℃ ∼ 10℃의 저온으로 유지하는 것이 바람직하다.
계속해서, 포토레지스트 패턴(46)과 폴리머(47)를 식각마스크로 콘택 예정 영역에서 식각정지막(44)을 제거함으로써, 도 4d에 도시된 바와 같이 기판(40) 표면을 노출시키는 콘택홀(48)을 형성한다.
한편, 전술한 식각정지막(44) 식각 공정에서는 O2 가스만을 포함하는 플라즈마를 사용하며, 이 때 콘택 예정 영역 저면에 잔류하던 불소계 가스와 O2 플라즈마가 식각에 같이 참여하여 식각정지막(44)을 제거하게 된다.
한편, O2 플라즈마의 경우 포토레지스트 패턴(46)과 유기 계열의 반사방지막 및 폴리머(47) 제거시 사용되므로 이들을 제거할 수 있고, 아울러 콘택 저면에서는 잔류하던 불소계 가스와의 반응에 의해 식각정지막(44)을 제거할 수 있다. 이 때도 역시 기판의 온도를 -10℃ ∼ 10℃의 저온으로 유지하며, 기판바이어스를 50W ∼ 150W 사용하는 것이 바람직하다.
전술한 3단계의 식각공정은 MERIE(Magnetic Enhancement Reactive Ion Etching) 타입의 식각 장비, RIE(Reactive Ion Etching) 타입의 장비, ICP(Inductively Coupled Plasma) 타입의 장비 또는 TCP(Transformer Coupled Plasma) 타입의 장비 등을 이용할 수 있다.
식각정지막(44) 식각 공정에서 포토레지스트 패턴(46)과 폴리머(47) 등을 모두 제거할 수도 있으나, 만일 잔류할 경우 추가의 제거 공정과 세정 공정을 실시한다.
전술한 바와 같이 이루어지는 본 발명은, 콘택홀 형성을 위한 SAC 식각 공정에서 폴리머 발생으로 하드마스크의 솔더의 손실을 방지할 수 있고, 식각정지막 제거시 불소계 가스를 사용하지 않아 불소계 가스 사용에 따른 ArF 공정 적용에 의해 형성된 포토레지스트 패턴의 손실을 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 자기정렬콘택 식각 공정의 결함 발생을 방지할 수 있고, 특히 ArF용 포토레지스트의 패턴 변형을 최소화하며 패턴 형성을 가능하도록 하여, 궁극적으로 반도체 소자의 수율을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (7)

  1. 기판 상에 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 절연막을 형성하는 단계;
    상기 절연막 상에 자기정렬콘택 식각을 위한 포토레지스트 패턴을 형성하는 단계;
    CxFy(x,y는 1 내지 10)와 CaHbFc(a,b,c는 1 내지 10)가 혼합된 혼합가스를 이용하여 상기 포토레지스트 패턴을 식각마스크로 상기 도전패턴의 솔더가 노출되도록 상기 절연막의 일부를 식각하는 단계-노출된 상기 도전패턴 상부에 상기 절연막 식각시 발생된 폴리머가 부착됨;
    CxFy(x,y는 1 내지 10)가스를 이용하여 잔류하는 상기 절연막의 다른 일부를 선택적으로 식각하여 상기 식각정지막을 노출시키는 단계; 및
    기판바이어스를 인가한 상태에서 O2 가스 플라즈마를 사용하여 상기 식각정지막을 선택적으로 제거하여 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계-상기 절연막의 다른 일부를 식각하는 공정에서 상기 콘택홀 예정 영역에 잔류하는 불소계가스와 상기 O2 가스가 상기 기판바이어스에 의해 상기 식각정지막 식각에 동시에 참여함
    를 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴은, ArF 포토레지스와 ArF 노광원을 이용하여 형성된 것임을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막 일부를 식각하는 단계에서, 상기 절연막 전체의 실질적인 1/2 두께를 식각하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막은 산화막을 포함하고, 상기 식각정지막은 질화막을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 절연막의 일부를 식각하는 단계와 상기 절연막의 다른 일부를 식각하는 단계에서, Ar과 O2 가스를 더 포함하는 혼합가스를 사용하는 것을 특징으로 하는 반 도체소자 제조방법.
  6. 제 1 항에 있어서,
    상기 절연막의 일부를 식각하는 단계와 상기 절연막의 다른 일부를 식각하는 단계 및 상기 식각정지막을 식각하는 단계에서, 상기 기판의 온도를 -10℃ 내지 10℃의 온도로 유지하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 1 항에 있어서,
    상기 도전패턴은, 게이트전극 패턴 또는 비트라인 패턴인 것을 특징으로 하는 반도체소자 제조방법.
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KR100781865B1 (ko) * 2006-07-26 2007-12-05 주식회사 하이닉스반도체 반도체 소자의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000025686A (ko) * 1998-10-13 2000-05-06 김영환 반도체 소자의 콘택홀 형성방법
KR20000045442A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 콘택 형성방법
JP2002057122A (ja) 2001-06-12 2002-02-22 Hitachi Ltd 半導体集積回路装置の製造方法
KR20020058354A (ko) * 2000-12-29 2002-07-12 박종섭 반도체 소자의 콘택홀 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000025686A (ko) * 1998-10-13 2000-05-06 김영환 반도체 소자의 콘택홀 형성방법
KR20000045442A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 콘택 형성방법
KR20020058354A (ko) * 2000-12-29 2002-07-12 박종섭 반도체 소자의 콘택홀 형성방법
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