KR20020058354A - 반도체 소자의 콘택홀 형성방법 - Google Patents
반도체 소자의 콘택홀 형성방법 Download PDFInfo
- Publication number
- KR20020058354A KR20020058354A KR1020000086422A KR20000086422A KR20020058354A KR 20020058354 A KR20020058354 A KR 20020058354A KR 1020000086422 A KR1020000086422 A KR 1020000086422A KR 20000086422 A KR20000086422 A KR 20000086422A KR 20020058354 A KR20020058354 A KR 20020058354A
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- gas
- forming
- etching
- barrier nitride
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000007789 gas Substances 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 229910017109 AlON Inorganic materials 0.000 claims abstract description 3
- 239000011261 inert gas Substances 0.000 claims abstract description 3
- 239000000463 material Substances 0.000 claims abstract description 3
- 229910003465 moissanite Inorganic materials 0.000 claims abstract description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 22
- 229920000642 polymer Polymers 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- PRPAGESBURMWTI-UHFFFAOYSA-N [C].[F] Chemical compound [C].[F] PRPAGESBURMWTI-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 5
- 239000002245 particle Substances 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자 제조 공정 중 콘택홀 형성방법에 관한 것으로, 콘택홀 형성 시 층간절연막 제거에 용이한 플루오르-카본 계열의 가스를 사용하여 자기정렬콘택 식각공정을 진행함에 있어서, 상기 콘택홀 내에 다량으로 발생된 플루오르-카본막을 건식으로 제거한 후 베리어질화막과 옥사이드 스트링거를 동일한 챔버 내에서 제거하여 콘택홀 면적을 확보할 수 있도록 하는 것을 특징으로 하는 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
Description
본 발명은 콘택홀 형성 시 층간절연막 제거에 용이한 플루오르-카본 계열의 가스를 사용하여 자기정렬콘택 식각공정을 진행함에 있어서, 상기 콘택홀 내에 다량으로 발생된 플루오르-카본막을 건식으로 제거한 후 베리어질화막과 옥사이드 스트링거를 동일한 챔버 내에서 제거하여 콘택홀 면적을 확보할 수 있는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
일반적으로, 다층 구조의 금속 배선 구조에서 하층의 금속과 상층의 금속은 층간절연막에 의하여 분리되어 있으며, 상층과 하층의 연결이 필요한 부분은 상층의 금속을 증착하기 전에 층간절연막에 금속층간 콘택홀을 통하여 두 층의 금속배선이 연결되게 된다.
최근 반도체 소자의 고집적화 추세에 따라 유기물, 폴리머 부산물 및 파티클(particle) 등으로 대표되는 오염이 제품의 수율과 신뢰성에 큰 영향을 미치게 되었다.
종래에는 콘택홀을 형성하기 위하여 층간절연막 식각 시 측벽 질화막에 대해 고선택비를 갖는 자기 정렬 식각 방법을 사용하였다.
이때, 상기 자기 정렬 식각은 층간절연막 제거에 용이한 플루오르-카본 계열의 가스를 사용하여 식각공정을 진행하기 때문에 콘택홀 내에 다량의 플루오르-카본막이 형성되며, 그 결과 콘택 하단부에 옥사이드 스트링거(Oxide Stringer)가 잔류하게 되는 문제점이 있었다.
또한, 상기 자기 정렬 식각 후에 필드층간절연막의 손상을 방지하기 위하여 증착되어진 베리어 질화막을 제거하기 전에 잔류된 옥사이드 스트링거를 제거하기 위해 세정공정을 실시한 후 베리어질화막을 제거해야 되는 것과 같은 공정단계가 복잡해 지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 콘택홀 형성 시 층간절연막 제거에 용이한 플루오르-카본 계열의 가스를 사용하여 자기정렬콘택 식각공정을 진행함에 있어서, 상기 콘택홀 내에 다량으로 발생된 플루오르-카본막을 건식으로 제거한 후 베리어질화막과 옥사이드 스트링거를 동일한 챔버 내에서 제거하여 콘택홀 면적을 확보할 수 있도록 하는 것이 목적이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 110 : 게이트라인
120 : 게이트 스페이서 130 : 베리어 질화막
140 : 층간절연막 150 : 콘택홀
160 : 폴리머 170 : 옥사이트 스트링거
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 반도체 기판 상에 게이트라인을 형성한 후 게이트스페이서를 형성하는 단계와, 상기 결과물 상에 베리어 질화막을 증착한 후 층간절연막을 증착하는 단계와, 상기 결과물 상에 감광막을 도포하여 자기정렬콘택 식각공정을 진행하는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 폴리머를 제거하는 단계와, 상기 콘택홀 내의 옥사이드 스트링거와 베리어 질화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 반도체 기판(100) 상에 비등방성으로 식각하여 게이트라인(110)을 형성한 후 Si3N4, SiON, AlON, SiC 및 Al2O3물질 중 적어도 어느 하나의 물질을 사용하여 게이트 스페이서(spacer)(120)를 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 결과물 상에 후속 자기정렬콘택(SAC : Self Aligned Contact)식각 공정시 반도체 기판(100)의 손상을 방지하기 위해 베리어(barrier) 질화막(130)을 증착한 후 층간절연막(140)을 증착한다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 감광막(미도시함)을 도포하여 자기정렬콘택 식각공정을 진행하는 콘택홀(150)을 형성한다.
이때, 상기 자기정렬콘택 식각 시 C, F 및 H 중 적어도 어느 하나 이상의 것을 포함한 가스로, C4F8, C5F8, C4F6, CH2F2및 CH3F 등과 같이 C/F의 비율이 높은 가스를 사용한다.
또한, 상기 콘택홀은 자기 정렬 식각은 상기와 같이 층간절연막(140) 제거에 용이한 플루오르-카본 계열의 가스를 사용하여 식각공정을 진행하기 때문에 콘택홀(150) 내에 폴리머(160)인 다량의 플루오르-카본막이 형성되며, 그 결과 콘택 하단부에 옥사이드 스트링거(Oxide Stringer)(170)가 잔류하게 된다.
그리고, 도 1d에 도시된 바와 같이, 상기 콘택홀(150) 내에 폴리머(160)인플루오르-카본막을 O2또는 CO 가스와 Ar, He와 같은 비활성가스를 혼합한 가스를 사용하여 제거한다.
이때, 상기 폴리머(160)가 제거됨으로 인해 게이트라인(110)과 게이트라인(110) 사이의 면적이 증가한다.
계속하여, 도 1e에 도시된 바와 같이, 상기 콘택홀(150) 내의 자기정렬콘택 식각 시 반도체기판의 손상을 막기 위해 증착된 베리어 질화막(130)을 식각하면서 동시에 옥사이드 스트링거(170)를 제거한다.
이때, 상기 베리어질화막(130)와 옥사이드 스트링거(170) 제거 시 CHxFy 가스와 CxFy가스가 혼합된 가스를 사용함으로서 식각속도와 0.5∼1.5 정도로 식각선택비를 조절할 수 있다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 이용하게 되면, 콘택홀 형성 시 층간절연막 제거에 용이한 플루오르-카본 계열의 가스를 사용하여 자기정렬콘택 식각공정을 진행함에 있어서, 상기 콘택홀 내에 다량으로 발생된 플루오르-카본막을 건식으로 제거한 후 베리어질화막과 옥사이드 스트링거를 동일한 챔버 내에서 제거하여 콘택홀 면적을 확보할 수 있도록 하는 매우 유용하고 효과적인 발명이다.
Claims (7)
- 소정의 하부구조를 가지고 있는 반도체 기판 상에 게이트라인을 형성한 후 게이트스페이서를 형성하는 단계와;상기 결과물 상에 베리어 질화막을 증착한 후 층간절연막을 증착하는 단계와;상기 결과물 상에 감광막을 도포하여 자기정렬콘택 식각공정을 진행하여 콘택홀을 형성하는 단계와;상기 콘택홀 내에 폴리머를 제거하는 단계와;상기 콘택홀 내에 형성된 옥사이드 스트링거와 베리어 질화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 게이트 스페이서는 Si3N4, SiON, AlON, SiC 및 Al2O3물질 중 적어도 어느 하나의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 자기정렬콘택 식각 시 C, F 및 H 중 적어도 어느 하나 이상의 것을 포함한 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1항 및 3항에 있어서, 상기 자기정렬콘택 식각 가스는 C4F8, C5F8, C4F6, CH2F2및 CH3F 중에 적어도 어느 하나 이상의 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 폴리머 제거 시 O2또는 CO가스와 비활성가스를 혼합한 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 옥사이드 스트링거와 베리어질화막 제거 시 동일한 챔버 내에서 동시에 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 옥사이드 스트링거와 베리어질화막 제거 시 CHxFy 가스와 CxFy가스가 혼합된 가스를 사용함으로서 식각속도와 0.5∼1.5 정도로 식각선택비를 조절하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0086422A KR100480233B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0086422A KR100480233B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 콘택홀 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020058354A true KR20020058354A (ko) | 2002-07-12 |
KR100480233B1 KR100480233B1 (ko) | 2005-04-06 |
Family
ID=27689443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0086422A KR100480233B1 (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100480233B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100879745B1 (ko) * | 2002-12-30 | 2009-01-21 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
KR100910865B1 (ko) * | 2002-12-26 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
KR100945498B1 (ko) * | 2003-05-02 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100367493B1 (ko) * | 1995-12-15 | 2003-03-06 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
KR100265562B1 (ko) * | 1998-06-30 | 2000-11-01 | 김영환 | 반도체소자의 패턴 형성 방법 |
KR100546153B1 (ko) * | 1998-12-28 | 2006-03-31 | 주식회사 하이닉스반도체 | 반도체소자의콘택형성방법 |
KR100546152B1 (ko) * | 1998-12-28 | 2006-04-14 | 주식회사 하이닉스반도체 | 반도체소자의콘택형성방법 |
-
2000
- 2000-12-29 KR KR10-2000-0086422A patent/KR100480233B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100910865B1 (ko) * | 2002-12-26 | 2009-08-06 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
KR100879745B1 (ko) * | 2002-12-30 | 2009-01-21 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
KR100945498B1 (ko) * | 2003-05-02 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100480233B1 (ko) | 2005-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0436387B1 (en) | Single chamber via etch through a dual-layer dielectric | |
KR20030093205A (ko) | 암모니아를 이용한 유기질 저유전율 유전체 에칭 | |
KR100414506B1 (ko) | 드라이 에칭 방법 및 반도체 장치의 제조 방법 | |
US5856703A (en) | Integrated circuitry having a pair of adjacent conductive lines | |
JP2006013190A (ja) | 半導体装置の製造方法 | |
TWI784183B (zh) | 用於貫孔輪廓控制及相關應用的原子層沉積(ald)襯墊 | |
US20070145007A1 (en) | Semiconductor structure | |
KR20040028499A (ko) | 반도체장치의 제조방법 | |
KR100480233B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100434887B1 (ko) | 반도체 장치의 제조 방법 | |
JP2001085389A (ja) | 半導体装置のドライエッチング方法 | |
US6828250B1 (en) | Process for etching vias in organosilicate glass materials without causing RIE lag | |
JP3348322B2 (ja) | 半導体装置の製造方法 | |
KR100668726B1 (ko) | 반도체 소자의 비트라인 콘택 형성방법 | |
KR100248142B1 (ko) | 반도체소자 제조방법 | |
KR20070000719A (ko) | 반도체 소자의 비트라인콘택 형성방법 | |
KR20000061225A (ko) | 반도체소자의 트렌치 형성방법 | |
JPH08203999A (ja) | 半導体装置の製造方法 | |
KR100679826B1 (ko) | 엠아이엠 영역의 잔류 폴리머 제거 방법 | |
JP2000156367A (ja) | ドライエッチング方法 | |
KR100400251B1 (ko) | 반도체 소자의 유기 반사 방지막 식각방법 | |
JPH11307516A (ja) | 半導体装置の製造方法 | |
US7560387B2 (en) | Opening hard mask and SOI substrate in single process chamber | |
KR20030064985A (ko) | 이중 다마신 공정의 산화막 건식식각방법 | |
JPH05291247A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |