KR100546153B1 - 반도체소자의콘택형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 수정된 플러그 색 ( modified plug SAC ( Self Aligned Contact) ) 공정에서 플러그 SAC 에치 ( plug SAC etch ) 후 마스크 오픈 지역 ( mask open area ) 에만 발생하는 국부적인 질화막 손상 ( nitride loss ) 으로 인한 플러그 폴리의 화학기계연마 ( plug poly chemical vapor deposition ) 로 마스크 경계에 잔류하는 폴리 스트링거 ( poly stringer ) 를 제거하고자 플러그 SAC 마스크 ( plug SAC mask ) 를 형성하고 SAC 산화막 ( oxide ) 와 질화막 에치 ( etch ) 를 진행하고 플러그 폴리 ( plug poly ) 를 증착한 다음, 플러그 폴리의 제1 CMP 후 잔류하는 폴리 스트링거를 산화막용 슬러리 ( slurry ) 를 이용하는 제2 CMP 공정으로 제거함으로써 소자의 페일 ( fail ) 을 방지할 수 있도록 하여 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 콘택 형성방법
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 0.15 ㎛ 이하의 소자에 필요한 수정된 플러그 색 ( modified plug SAC ( Self Aligned Contact) ) 방법에 있어서, 일반적으로, 수정된 플러그 색 공정에서 플러그 SAC 에치 ( etch ) 후 마스크 오픈 지역에서만 발생되는 국부적인 질화막으로 인해 플러그 폴리의 화학기계연마 ( chemical vapor deposition, 이하 CMP 라 함 ) 후 마스크 경계에 잔류하는 폴리 스트링거 ( poly stringer ) 를 제거하고자 플러그 SAC 마스크를 형성하고 SAC 산화막 ( oxide ) 와 질화막 에치를 진행하고 플러그 폴리를 증착한 다음 폴리용 슬러리 ( slurry ) 를 이용한 플러그 폴리 제1 CMP를 진행한 후 잔류한 폴리 스트링거를 산화막용 슬러리를 이용한 플러그 폴리 제2 CMP 공정으로 제거함으로써 폴리 스트링거로 인한 소자 페일 ( fail ) 을 방지하여 0.15 ㎛ 이하 소자를 형성할 수 있는 기술에 관한 것이다.
종래의 일반적인 수정된 플러그 색 형성 방법은 ILD ( inter layer dielectric ) CMP후 콘택 타입의 마스크를 이용하여 콘택홀을 형성한 다음 산화막과 질화막 공정을 진행하여 콘택 면적을 확보하는 방법으로서 이는 0.15 - 0.25 ㎛ 급 소자에 적용 가능하다.
그러나 이러한 방법은 4G 디램급 이상의 소자를 형성하는데 있어 마스크 공정상 중첩 마진 측면에서 소자 동작을 위해 필요한 적절한 콘택 면적 확보는 불가능하다.
도 1a 내지 도 1e 는 일반적인 수정된 플러그 SAC 공정을 적용한 반도체소자의 콘택 형성방법을 도시한 단면도 및 평면도로서, 도 1e 는 도 1d 의 평면도를 도시한다.
먼저, 캐핑 질화막(11)이 상측에 형성된 워드라인(2)를 실리콘기판(1) 상에 형성한다.
그리고, 상기 워드라인(2) 측벽에 스페이서 질화막(3)을 형성하고, 전 표면에 장벽 질화막(4) 및 도핑 방지막(5)을 증착한 다음, 그 상부에 층간절연막(6)을 증착하고 워드라인(2) 상부에 질화막(4)이 노출될 때까지 층간절연막(6)을 화학적 기계적 연마공정으로 평탄화 식각 한다.
그리고, SAC 산화막 에치시 질화막 손상 억제용 산화막(8)을 증착하고 마스크 공정 마진을 증가시키기 위한 반사방지막(9)을 증착한 다음, I, T 또는 Z-타입의 활성영역을 노출시키는 마스크를 이용한 플러그 SAC 마스크 공정으로 감광막패턴(10)을 형성한다. (도 1a)
이후, 상기 감광막패턴(10)을 마스크로 하여 플러그 SAC 에치를 진행하면 상기 감광막패턴(10)으로 인하여 노출되는 부분과 노출되지 않는 부분 사이의 질화막이 국부적으로 A 와 같이 손상된다. (도 1b)
그리고, 플러그 SAC 에치로 질화막(4)을 에치하여 상기 실리콘기판(1)의 활성영역을 노출시키는 콘택홀(13)을 형성하다. 이때, 상기 감광막패턴(10)으로 인하여 노출된 부분인 활성영역에서 상기 질화막(4) 및 캐핑 질화막(11)이 B 만큼 에치된다.
그 다음에, 전체표면상부에 플러그 폴리(14)를 증착한다. (도 1c)
그리고, 상기 워드라인(2) 상측의 캐핑 질화막(11)이 노출될 때까지 상기 플러그 폴리(14)를 CMP한다. 이때, 상기 플러그 SAC 마스크로 인하여 노출된 활성영역과 노출되지 않는 비활성영역의 경계부에 폴리 스트링거 ( poly stringer ) (16)가 발생하여 반도체소자의 페일 ( fail ) 을 유발한다.(도 1d, 도 1e)
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 콘택 형성방법은, 콘택플러그 형성공정시 플러그 물질인 폴리가 과도식각된 게이트전극의 상부에 남게 되어 상기 게이트전극과 콘택플러그가 접속되는 폴리 스트링거 ( poly stringer )를 유발함으로써 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여,
자기정렬적인 콘택공정으로 플러그 폴리를 형성하되, 2단계의 CMP 공정을 이용하여 단차가 완화되고 폴리 스트링거 ( poly stringer ) 가 제거되도록 형성함으로써 반도체소자의 페일 ( fail ) 을 감소시켜 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
상기 목적 달성을 위해 본 발명에 따른 반도체소자의 콘택 형성방법은,
캐핑 질화막이 상측에 구비된 워드라인을 실리콘기판 상부에 형성하고 그 측벽에 스페이서 질화막을 형성하는 공정과,
전표면에 장벽 질화막, 도핑 방지막을 형성하는 공정과,
상기 도핑 방지막 상부에 층간절연막을 증착하고 이를 열처리하는 공정과,
상기 장벽 질화막이 노출될 때까지 상기 층간절연막과 도핑 방지막을 CMP 하는 공정과,
전체표면상부에 SAC 산화막 에치 공정시 질화막 손상 억제용 절연막을 증착하고 그 상부에 반사방지막을 증착하는 공정과,
플러그 SAC 마스크를 이용한 사진식각공정으로 상기 활성영역의 실리콘기판을 노출시키는 콘택홀을 형성하는 공정과,
전표면에 플러그 폴리를 증착하고 폴리용 슬러리를 이용하여 상기 플러그 폴리를 제1 CMP 한 다음, 산화막용 슬러리를 이용하여 상기 플러그 폴리를 제2 CMP 하는 공정을 포함하는 것과,
상기 층간절연막과 도핑방지막의 CMP 공정은 실리카, 알루미나 또는 세리아 중 한가지나 이들의 혼합물질로 형성된 연마제를 사용하는 산화막용 슬러리를 사용하되, pH 를 9 - 11.5 로 유지하고 연마제를 100 - 400 nm 크기로 유지하며 슬러리 유량을 100 - 400 ㎖/분으로 유지하여 사용하는 것과,
상기 SAC 산화막 에치시 질화막 손상 억제용 절연막은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ). 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ), 에프.에스.지. ( fluorine silicate glass, 이하에서 FSG 라 함 ), 에이.엘.피. ( APL ) 옥사이드, 오존-테오스 ( ozone-tetraethylorthosilicate, 이하에서 O3-TEOS 라 함 ) 또는 고밀도 플라즈마 옥사이드 ( high density plasma oxide, 이하에서 HDP 라 함 ) 산화막 중 한가지로 500 - 3000 Å 두께만큼 증착하고 300 - 1000 ℃ 로 열처리하여 형성하는 것과,
상기 플러그 폴리의 제2 CMP 공정은 실리카, 알루미나 또는 세리아 중 한가지 또는 이들이 혼합된 연마제로 형성된 폴리용 슬러리를 이용하여 실시하는 것과,
상기 폴리용 슬러리의 pH 를 6 - 10 으로 유지하고 연마제를 100 - 400 nm 크기로 유지하며 슬러리 유량을 100 - 400 ㎖/분으로 유지하여 실시하는 것과,
상기 플러그 폴리의 제2 CMP 공정은 상기 산화막용 슬러리의 pH 를 9 - 11.5 로 유지하고 연마제를 100 -400 nm 크기로 유지하며 슬러리 유량을 100 - 400 ㎖/분으로 유지하여 실시하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
캐핑 질화막을 이용하여 워드라인을 형성한 후 SAC 공정을 위한 스페이서 질화막을 형성한 다음, 장벽 질화막을 증착하고 BPSG 도핑막인 NTO, HTO와 같은 고온 산화막을 증착하고 캡-필 및 연마 대상막인 BPSG, USG 또는 HDP 산화막을 증착한 다음 ILD-1 CMP공정을 모든 셀지역의 워드라인 상부 질화막 상부막이 드러날 때까지 진행하고 SAC 산화막 에치 공정 진행시 질화막 손상 억제용 절연막인 산화막을 증착하고 마스크 공정 마진을 증가시키기 위해 반사방지막을 증착하고 I, Z 또는 T 타입의 활성영역을 노출시키는 플러그 SAC 마스크를 이용하여 감광막패턴을 형성한 다음, 이를 이용하여 수정된 SAC 산화막 & 질화막 에치 공정을 진행한 다음, 플러그 폴리를 증착하고 폴리용 슬러리를 이용하여 모든 워드라인이 노출될 때까지 플러그 폴리의 CMP 공정을 진행하면 폴리 스트링거 ( poly stringer )(16)가 발생하게 되며 이후 산화막용 슬러리를 이용하여 마스크 질화막을 CMP 함으로써 폴리 스트링거 ( poly stringer ) 를 제거할 수 있는 방법에 관한 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도 및 평면도로서, 수정된 플러그 SAC 프로세스에서 플러그 폴리를 2스텝으로 화학적 기계적 연마 방법으로 평탄화 식각하는 공정을 도시한 것이다. 여기서, 도 2d 는 도 2c 의 평면도를 도시한다.
도 2a를 참조하면, 캐핑 질화막(11)이 상측에 형성된 워드라인(2)을 형성하고, 그 측벽에 스페이서 질화막(3)을 형성한다.
이때, 상기 스페이서 질화막(3)은 전체표면상부에 PECVD 또는 LPCVD 방법으로 질화막을 100 - 700 Å 두께로 증착하고 이를 이방성식각하여 형성한다.
그 다음, 전표면에 장벽 질화막(4)를 PECVD ( Plasma Enhanced Chemical mechanical polishing ) 또는 LPCVD ( Plasma Enhanced Chemical mechanical polishing ) 방법으로 50 - 400 Å 두께 증착하고 그 상부에 도핑 방지막(5)인 중온 산화막 ( middle temperature oxide, 이하에서 MTO 라 함 ) 이나 고온산화막 (high temperature oxide, 이하에서 HTO 라 함 ) 을 50 - 400 Å 으로 증착한다.
그리고, BPSG, PSG, FSG, APL 산화막, O3-TEOS 또는 HDP 산화막을 이용하여 4000 - 10000 Å 두께의 층간절연막(6)을 증착한다.
그리고, 300 - 1000 ℃ 의 온도에서 열처리하여 산화막용 슬러리로 상기 워드라인 상부의 질화막(4)이 노출될 때까지 제1 CMP 공정을 진행한다.
그리고, SAC 산화막 에치시 질화막 손상 억제용 절연막인 산화막(8)을 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ), 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ), 에프.에스.지. ( fluorine silicate glass, 이하에서 FSG 라 함 ), 에이.엘.피. ( APL ) 옥사이드, 오존-테오스 ( ozone-tetraethylorthosilicate, 이하에서 O3-TEOS 라 함 ) 또는 고밀도 플라즈마 옥사이드 ( high density plasma oxide, 이하에서 HDP 라 함 ) 산화막으로 500 - 3000 Å 증착한 다음, 300 - 1000 ℃ 온도로 열처리하고, 마스크 공정마진을 증가시키기 위한 반사방지막(9)으로서 PECVD-TEOS, LPCVD-TEOS 또는 PECVD-질화막을 100 - 500 Å 만큼 증착한 다음, I, T 또는 Z-타입의 활성영역을 노출시키는 마스크를 이용한 플러그 SAC 마스크 공정으로 감광막패턴(도시안됨)을 형성한다.
그리고, 상기 감광막패턴을 마스크로 하여 산화막 에치 공정을 진행함으로써 상기 감광막패턴으로 인하여 노출된 부분인 활성영역의 반사방지막(9)과 산화막(8)을 모두 제거한다. 이때, 노출되지 않는 부분인 비활성영역과의 경계부는 국부적으로 질화막 손상이 발생한다.
그 다음, 상기 감광막패턴을 제거하고 상기 반사방지막(9)과 산화막(8)을 마스크로 하여 상기 장벽 질화막(4)를 에치함으로써 상기 활성영역의 실리콘기판(1)을 노출시키는 콘택홀(13)을 형성한다.
도 2b를 참조하면, 상기 콘택홀(13)을 매립하하는 플러그 폴리(14)를 전체표면 상부에 형성하되, 다결정 또는 비정질 실리콘으로 500 - 4000 Å 두께 증착한다.
그리고, 폴리용 슬러리를 이용하여 플러그 폴리를 제2 CMP 함으로서 활성영역과 비활성영역의 경계부에 폴리 스트링거 ( poly stringer ) (16)가 발생한다.
도 2c 및 도 2d 를 참조하면, 산화막용 슬러리를 이용하여 캐핑 질화막(11)을 연마하는 타겟으로 제3 CMP 공정을 진행함으로써 수정된 플러그 SAC 공정의 최종 타겟인 워드라인(2)을 이용한 콘택 분리 ( contact isolation ) 가 이루어진다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택 형성방법은, 산화막용 슬러리를 이용하여 마스크 질화막을 연마함으로써 폴리 스트링거 ( poly stringer ) 를 제거하여 반도체소자의 페일 ( fail ) 을 방지할 수 있어 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도 및 평면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도 및 평면도.
〈도면의 주요주분에 대한 부호의 설명〉
1 : 실리콘기판 2 : 워드라인
3 : 스페이서 질화막 4 : 장벽 질화막
5 : 도핑방지막 6 : 층간절연막
8 : 질화막 손상 억제용 산화막 9 : 반사방지막
10 : 감광막패턴 11 : 캐핑 질화막
13 : 콘택홀 14 : 플러그 폴리
16 : 폴리 스트링거

Claims (6)

  1. 캐핑 질화막이 상측에 구비된 워드라인을 실리콘기판 상부에 형성하고 그 측벽에 스페이서 질화막을 형성하는 공정과,
    전표면에 장벽 질화막, 도핑 방지막을 형성하는 공정과,
    상기 도핑 방지막 상부에 층간절연막을 증착하고 이를 열처리하는 공정과,
    상기 장벽 질화막이 노출될 때까지 상기 층간절연막과 도핑 방지막을 CMP 하는 공정과,
    전체표면상부에 SAC 산화막 에치 공정시 질화막 손상을 최소화하기 위한 절연막을 증착하고 그 상부에 반사방지막을 증착하는 공정과,
    플러그 SAC 마스크를 이용한 사진식각공정으로 상기 활성영역의 실리콘기판을 노출시키는 콘택홀을 형성하는 공정과,
    전표면에 플러그 폴리를 증착하고 폴리용 슬러리를 이용하여 상기 플러그 폴리를 제1 CMP 한 다음, 산화막용 슬러리를 이용하여 상기 플러그 폴리를 제2 CMP 하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 층간절연막과 도핑방지막의 CMP 공정은 실리카, 알루미나 또는 세리아 중 한가지나 이들의 혼합물질로 형성된 연마제를 사용하는 산화막용 슬러리를 사용하되, pH 를 9 - 11.5 로 유지하고 연마제를 100 - 400 nm 크기로 유지하며 슬러리 유량을 100 - 400 ㎖/분으로 유지하여 사용하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 SAC 산화막 에치시 질화막 손상을 최소화하기 위한 절연막은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ). 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ), 에프.에스.지. ( fluorine silicate glass, 이하에서 FSG 라 함 ), 에이.엘.피. ( APL ) 옥사이드, 오존-테오스 ( ozone-tetraethylorthosilicate, 이하에서 O3-TEOS 라 함 ) 또는 고밀도 플라즈마 옥사이드 ( high density plasma oxide, 이하에서 HDP 라 함 ) 산화막 중 한가지로 500 - 3000 Å 두께만큼 증착하고 300 - 1000 ℃ 로 열처리하여 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  4. 제 1 항에 있어서,
    상기 플러그 폴리의 제2 CMP 공정은 실리카, 알루미나 또는 세리아 중 한가지 또는 이들이 혼합된 연마제로 형성된 폴리용 슬러리를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  5. 제 1 항에 있어서,
    상기 폴리용 슬러리의 pH 를 6 - 10 으로 유지하고 연마제를 100 - 400 nm 크기로 유지하며 슬러리 유량을 100 - 400 ㎖/분으로 유지하여 실시하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  6. 제 1 항에 있어서,
    상기 플러그 폴리의 제2 CMP 공정은 상기 산화막용 슬러리의 pH 를 9 - 11.5 로 유지하고 연마제를 100 - 400 nm 크기로 유지하며 슬러리 유량을 100 - 400 ㎖/분으로 유지하여 실시하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
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