KR100451500B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 자기 정렬 콘택(Self Aligned Contact) 공정을 이용한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀 영역과 그 이외의 영역을 갖는 반도체 기판 상에 수 개의 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 게이트 전극들을 포함한 반도체 기판의 전면 상에 중온 산화막, 고온 산화막 및 TEOS 산화막으로 구성된 그룹으로부커 선택되는 어느 하나로 이루어진 산화막 재질의 제1베리어막을 50~200Å 두께로 형성하는 단계; 상기 제1베리어막 상에 질화막 재질의 제2베리어막을 형성하는 단계; 상기 제2베리어막 상에 도핑 방지막과 층간절연막을 차례로 형성하는 단계; 상기 층간절연막을 게이트 전극 상부의 제2베리어막 부분이 노출될 때까지 연마하는 단게; 상기 단계까지의 구조를 갖는 반도체 기판 상에 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 베리어로하는 식각 공정을 수행하여 셀 영역에 잔류된 층간절연막 및 도핑 방지막을 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 산화막 재질의 제1베리어막을 식각 베리어로하는 식각 공정을 수행하여 셀 영역 상에 형성된 질화막 재질의 제2베리어막을 제거하는 단계; 상기 제1베리어막을 제거하는 단계; 및 상기 스페이서가 형성된 게이트 전극들 사이에 콘택 플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 자기 정렬 콘택(Self Aligned Contact) 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
0.15㎛ 이하, 바람직하게는, 0.13∼0.10㎛의 임계치수를 갖는 반도체 소자를 제조하기 위한 기술로서 자기 정렬 콘택(Self Aligned Contact : 이하, SAC) 공정이 이용되고 있다. 이러한 SAC 공정은 질화막을 식각 베리어로 이용하여 미세 콘택홀을 형성하는 방법이다.
그러나, 상기한 SAC 공정은 통상의 리소그라피 기술을 이용한 콘택홀 형성방법 보다는 미세 폭의 콘택홀을 형성할 수 있다는 장점은 있으나, 이러한 SAC 공정도 공정 마진 상의 한계가 있기 때문에, 상기한 0.15㎛ 이하의 임계치수를 갖는 반도체 소자의 제조시에는 콘택홀 영역의 확보가 어렵다는 문제점이 있다.
따라서, 최근에는 0.15㎛ 이하의 임계치수를 갖는 반도체 소자를 보다 안정적으로 제조하기 위한 방법으로서, 상기한 SAC 공정의 변형된 형태인 EM(Enlared Margin)-SAC 공정이 제안되었다.
EM-SAC 공정은 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성한 후에, 게이트 전극들 사이에 폴리실리콘막을 매립시켜 게이트 전극들간을 분리시키는 기술이다.
도 1a 내지 도 1e는 EM-SAC 공정을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 수 개의 게이트 전극들(2)을 형성하고, 공지된 방법으로 게이트 전극(2)의 측벽에 질화막으로된 스페이서(3)를 형성한 후, 게이트 전극(2) 및 반도체 기판(1) 상에 질화막으로된 베리어막(4)을 형성한다. 그런 다음, 베리어막(4) 상에 이후에 증착되는 층간절연막, 예컨데, BPSG막 내에 도핑된 불순물이 게이트 전극으로 확산되는 방지하기 위한 도핑 방지막(5)을 증착하고, 상기 도핑 방지막(5) 상에 두껍게 BPSG막과 같은 층간절연막(6)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 베리어막(4)을 연마정지층으로하는 화학적기계연마(Chemixal Mechanical Polishing : 이하, CMP) 공정을 수행한다. 이 결과, 층간절연막(6)은 게이트 전극들 사이에만 잔류되며, 아울러, 게이트 전극(2) 상부의 도핑 방지막(5) 부분은 제거된다.
그런 다음, 후속에서 수행될 CMP 공정시에 질화막으로된 베리어막(4)의 손실을 최소화시키기 위하여, 전체 상부에 산화막(7)을 증착하고, 상기 산화막(7) 상에 비반사막(8)을 증착한 후, 도시된 바와 같이, 상기 비반사막(8) 상에 셀 영역에 해당하는 부분만을 노출시키는 감광막 패턴(9)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 감광막 패턴(7)을 식각 베리어로 하는 식각 공정을 수행하여 노출된 비반사막(8) 부분과 그 하부의 산화막(7) 부분 및 도핑 방지막(5) 부분을 제거한다. 이때, 게이트 전극들(2) 사이에 잔류되어 있던 층간절연막은 모두 제거되며, 특히, 질화막으로된 베리어막(4)은 오픈된 지역과 오픈되지 않은 지역의 경계 부분(A)에서 일부가 손실되는 현상이 발생된다.
그 다음, 도 1d에 도시된 바와 같이, 감광막 패턴 및 비반사막을 제거한 상태에서, 잔류된 산화막(7)을 베리어로 하는 식각 공정을 수행하여 게이트 전극들(3) 사이에 형성된 베리어막(4) 부분을 제거한다. 이때, 이전 공정에서 오픈 지역과 오픈되지 않은 지역의 경계면에서 발생된 베리어막의 손실로 인하여, 이러한 경계 부분(B)에서 게이트 전극(2)의 손실이 발생된다.
그리고 나서, 도 1e에 도시된 바와 같이, 전체 상부에 폴리실리콘막을 증착하고, 이어서, 게이트 전극(2)이 노출될 때까지 폴리실리콘막에 대한 CMP 공정을 수행하여 게이트 전극들(2) 사이에 폴리실리콘으로 이루어진 콘택 플러그(10)를 형성한다. 이 결과, 게이트 전극들(2)은 콘택 플러그(10)에 의해 분리된다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
그러나, 상기와 같은 변형된 SAC 공정을 이용한 종래의 반도체 소자의 제조방법은, 도 1c의 A 부분에서와 같이 오픈 지역과 오픈되지 않는 지역의 경계 부분에서 질화막 재질인 베리어막(4)의 손실이 발생하게 되고, 이러한 베리어막(4)의 손실로 인하여, 도 1d의 B 부분에서와 같이, 게이트 전극(2)의 손실이 발생하게 되며, 후속 공정에서 도 1e의 C 부분과 같이, 잔류된 폴리실리콘에 의해 이웃하는 게이트 전극들(2)이 연결시키게 되는 폴리 스티링거(Poly Stringer : 10a)가 발생됨으로써, 결국, 소자의 결함이 초래되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 질화막 재질의 베리어막의 손실로 인한 폴리 스트링거의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 게이트 전극
23 : 스페이서 24 : 제1베리어막
25 : 제2베리어막 26 : 도핑 방지막
27 : 층간절연막 28 : 감광막 패턴
29 : 콘택 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀 영역과 그 이외의 영역을 갖는 반도체 기판 상에 수 개의 게이트 전극을 형성하는단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 게이트 전극들을 포함한 반도체 기판의 전면 상에 중온 산화막, 고온 산화막 및 TEOS 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 산화막 재질의 제1베리어막을 50~200Å 두께로 형성하는 단계; 상기 제1베리어막 상에 질화막 재질의 제2베리어막을 형성하는 단계; 상기 제2베리어막 상에 도핑 방지막과 층간절연막을 차례로 형성하는 단계; 상기 층간절연막을 게이트 전극 상부에 제2베리어막 부분이 노출될 때가지 연마하는 단계; 상기 단계까지의 구조를 갖는 반도체 기판 상에 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 베리어로하는 식각 공정을 수행하여 셀 영역에 잔류된 층간절연막 및 도핑 방지막을 제거하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 산화막 재질의 제1베리어막을 식각 베리어로하는 식각 공정을 수행하여 셀 영역 상에 형성된 질화막 재질의 제2베리어막을 제거하는 단계; 상기 제1베리어막을 제거하는 단계; 및 상기 스페이서가 형성된 게이트 전극들 사이에 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 질화막 재질의 베리어막을 형성하기 전에 산화막 재질의 베리어막을 먼저 형성하고, 이러한 산화막 재질의 베리어막을 이용하여 상기 질화막 재질의 베리어막을 제거시킴으로써, 후속 공정에서 질화막 재질의 베리어막의 손실로 인한 폴리 스트링거의 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 수 개의 게이트 전극들(22)을 형성하고, 이어서, 수 개의 게이트 전극(22)이 형성된 반도체 기판(21) 상에 PECVD 또는 LPCVD 방식을 이용해서 100∼700Å 두께로 질화막을 증착하고, 상기 질화막을 블랭킷 식각하여 게이트 전극(22)의 측벽에 스페이서(23)를 형성한다.
그런다음, 상기 기판 결과물 상에 중온 산화막, 고온 산화막, 또는, TEOS 산화막 중에서 선택되는 어느 하나의 산화막을 50~200Å 두께로 증착해서 산화막 재질의 제1베리어막(24)을 형성하고, 이 상부에 50∼400Å 두께로 질화막을 증착해서 질화막 재질의 제2베리어막(25)을 형성한다.
이어서, 제1베리어막(25) 상에 중온 산화막 또는 고온 산화막으로 이루어지는 도핑 방지막(26)을 50∼400Å 두께로 증착하고, 이 상부에 층간절연막(27)으로서 BPSG, PSG, O3-TEOS 산화막 또는 고밀도 플라즈마 산화막 중에서 선택되는 하나의 산화막을 4,000∼10,000Å 두께로 증착한 후, 이를 300∼1,000℃에서 열처리하여 표면 평탄화를 수행한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트 전극(22) 상부의 제2베리어막(25)이 노출될 때까지 산화막용 슬러리를 이용한 CMP 공정으로 층간절연막(27)을 연마한다. 이때, 게이트 전극(22) 상부에 형성된 도핑 방지막(26) 부분도 함께제거된다. 여기서, 상기 산화막용 슬러리로서는 실리카, 알루미나, 또는 세리아로된 연마제가 함유된 것을 사용하며, 이때, 연마제의 크기는 100∼400㎚로 유지하고, 슬러리의 유량은 100∼400 ㎖/min으로 유지시킨다.
그 다음, 도 2c에 도시된 바와 같이, 전체 상부에 셀 영역만을 노출시키는 감광막 패턴(28)을 형성하고, 이를 식각 마스크로 하는 건식 식각 공정을 수행하여 노출된 층간절연막 부분 및 도핑 방지막 부분을 제거한다. 이때, 도시된 바와 같이, 감광막 패턴에 의해 오픈된 지역과 오픈되지 않은 지역의 경계 부분(D)에서 질화막으로된 제2베리어막(25)의 손실이 발생된다.
다음으로, 도 2d에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 산화막 재질의 제1베리어막(24)을 식각 베리어로 이용하는 블랭킷 식각 공정으로 노출된 제2베리어막 부분을 모두 식각한다. 그런 다음, 오픈 지역에 잔류되어 있는 산화막 재질의 제1베리어막(24)을 BOE(Buffered Oxide Etchant) 용액을 이용한 세정 공정을 통해 제거한다.
여기서, 질화막 재질의 제2베리어막(25)은 산화막 재질의 제1베리어막(24)을 식각 베리어로하는 블랭킷 식각 공정을 통해 셀 영역에 형성된 부분이 모두 제거되고, 아울러, 식각 베리어로 이용된 제1베리어막(24)은 세정 공정을 통해 제거되므로, 이전 공정에서 제2베리어막(24)에 국부적인 손실이 발생되었을지라도, 후속 공정에서 셀 영역 상에 형성된 제2베리어막(25) 부분을 모두 제거하기 때문에 상기 제2베리어막(25)의 국부적인 손실에 기인된 게이트 전극(22)의 손실은 발생되지 않는다.
이후, 도 2e에 도시된 바와 같이, 전체 상부에 다결정 또는 비결정 실리콘층을 500∼4,000Å 두께로 증착한 후, 폴리용 슬러리를 이용한 CMP 공정을 수행하여 게이트 전극들 사이에 그들간을 전기적으로 분리시키는 콘택 플러그(29)를 형성한다. 이때, CMP 공정은 실리카, 알루미나 또는 세리아가 함유된 폴리용 슬러리를 이용하여 수행하며, 상기 폴리용 슬러리의 pH는 6∼10으로 유지하고, 슬러리에 함유된 연마제의 크기는 100∼400㎚로 유지하며, 슬러리의 유량은 100∼400 ㎖/min으로 유지시킨다.
상기에서, 이전 공정에서 셀 영역에 형성된 산화막 재질의 제1베리어막(24)을 이용하여 질화막 재질의 제2베리어막(25)을 제거하는 것에 기인하여 게이트 전극(22)의 손실을 방지할 수 있기 때문에, 콘택 플러그(29)의 형성시에 셀 영역의 경계 부분에서 폴리 스트링거는 발생되지 않는다. 따라서, 폴리 스트링거에 기인된 소자의 결함 발생을 근본적으로 방지할 수 있다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 게이트 전극 상에 산화막 재질의 베리어막을 형성한 상태에서, 상기 베리어막 상에 질화막 재질의 베리어막을 형성하고, 후속 공정에서 산화막을 베리어로하는 블랭킷 식각 공정을 통해 셀 영역 상에 형성된 질화막 재질의 베리어막을 모두 제거하기 때문에, 질화막 재질의 베리어막의 손실에 기인된 폴리 스트링거의 발생을 방지함으로써, 결과적으로는, 소자의 결함이 발생되는 것을 방지할 수 있고, 이에 따라, 소자의 제조수율 및 신뢰성을 향상시킬 수 있다.
또한, 종래 기술과 비교해서 질화막 재질의 베리어막의 손실을 최소화시키기 위한 산화막의 증착 공정과, 이에 대한 CMP 공정을 삭제시킬 수 있기 때문에, 공정 시간의 단축으로 인한 생산성의 향상을 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (12)

  1. 셀 영역과 그 이외의 영역을 갖는 반도체 기판 상에 수 개의 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 게이트 전극들을 포함한 반도체 기판의 전면 상에 중온 산화막, 고온 산화막 및 TEOS 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 산화막 재질의 제1베리어막을 50~200Å 두께로 형성하는 단계;
    싱기 제1베리어막 상에 질화막 재질의 제2베리어막을 형성하는 단계;
    상기 제2베리어막 상에 도핑 방지막과 층간절연막을 차례로 형성하는 단계;
    상기 층간절연막을 게이트 전극 상부의 제2베리어막 부분이 노출될 때까지 연하하는 단계;
    상기 단계까지의 구조를 갖는 반도체 기판 상에 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 베리어로하는 식각 공정을 수행하여 셀 영역에 잔류된 층간절연막 및 도핑 방지막을 제거하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 산화막 재질의 제1베리어막을 식각 베리어로하는 식각 공정을 수행하여 셀 영역 상에 형성된 질화막 재질의 제2베리어막을 제거하는 단계;
    상기 제1베리어막을 제거하는 단계; 및
    상기 스페이서가 형성된 게이트 전극들 사이에 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 게이트 전극들이 형성된 반도체 기판 상에 질화막을 증착하는 단계; 및
    상기 질화막을 블랭킷 식각하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 질화막은 PECVD 또는 LPCVD 방식을 이용해서, 100∼700Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제2베리어막은 50∼400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 도핑 방지막은 중온 산화막, 또는, 고온 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 도핑 방지막은 50∼400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 층간절연막은 BPSG, PSG, O3-TEOS 산화막, 또는, 고밀도 플라즈마 산화막 중에서 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항 또는 제 7 항에 있어서, 상기 층간절연막은 4,000∼10,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 층간절연막을 형성한 후에, 300∼1,000℃에서 상기 층간절연막을 열처리하여 상기 층간절연막의 표면 평탄화를 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서, 상기 제2베리어막에 대한 식각은, 상기 제1베리어막을 식각 베리어로하는 블랭킷 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서, 상기 제1베리어막을 제거하는 단계는, BOE 용액을 이용한 세정 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서, 상기 콘택 플러그를 형성하는 단계는,
    전체 상부에 500∼4,000Å 두께의 다결정 또는 비결정 실리콘층을 형성하는 단계; 및 상기 실리콘층을 연마하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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