KR100309812B1 - 반도체소자의제조방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이

속한 기술분야

본 발명은 반도체 소자의 제조 방법에 관한 것이다.

2. 발명이 이루고자하는 기술적 과제

캐패시터 형성용 절연 산화막을 셀 영역 및 주변 회로 영역에 증착하는 공정에서 막질 내부의 열팽창 계수와 외부에서 가해지는 후속 열공정의 스트레스에 의하여 절연 산화막 내부에 응력이 집중하게 되며, 과도하게 응력이 형성되는 곳, 특히 주변 회로 영역에서는 내부 응력을 해소하기 위하여 막에 균열이 발생하게 되는 문제점을 해결하고자 한다.

3. 발명의 해결 방법의 요지

본 발명에 의하면 셀 영역에 비트라인 절연막으로 O3-USG막을 사용하고, 후속 BPSG막으로 셀 영역 및 주변 회로 영역을 형성하므로써 주변 회로 영역은 O3-USG막이 없이 BPSG막만이 증착되어 기존의 공정에서 BPSG막과 캐패시터 형성용 절연막과의 열팽창 계수의 차이에 의한 내부 응력의 변화로 주변 회로 영역에서 발생하는 막 균열 현상을 방지할 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 영역에 비트라인 절연막으로 O3-USG막을 사용하고, 후속 BPSG막으로 셀 영역 및 주변 회로 영역을 형성하므로써 주변 회로 영역은 O3-USG막이 없이 BPSG막만이 증착되어 기존의 공정에서 BPSG막과 캐패시터 형성용 절연막과의 열팽창 계수의 차이에 의한 내부 응력의 변화로 주변 회로 영역에서 발생하는 막 균열 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

DRAM 소자의 캐패시터를 제조하기 위한 공정중에 캐패시터 형성용 절연 산화막을 셀 영역 및 주변 회로 영역에 증착하는 공정이 있다. 캐패시터 형성용 절연 산화막으로는 O3-USG PE-TEOS, PE-SiH4막 등을 이용한다.

그런데, 막질 내부의 열팽창 계수와 외부에서 가해지는 후속 열공정의 스트레스(thermal stress)에 의하여 절연 산화막 내부에 응력이 집중하게 되며, 과도하게 응력이 형성되는 곳, 특히 주변 회로 영역에서는 내부 응력을 해소하기 위하여 막에 균열이 발생하게 된다.

따라서, 본 발명은 절연 산화막의 내부 응력을 완화시켜 막의 균열 현상을 억제할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 하지층 상부에 비트라인을 형성한 후 셀 영역상에만 질화막을 형성하는 단계와, 전체 구조 상부에 제 1 절연막을 형성한 후 전면 식각 공정을 실시하여 상기 셀 영역에만 형성된 상기 질화막을 노출시키되, 상기 비트라인 사이에는 상기 제 1 절연막이 일부 잔류하는 단계와, 전체 구조 상부에 제 2 절연막을 증착한 후 평탄화하는 단계와, 상기 제 2 절연막, 상기 비트라인 사이에 잔류하는 제 1 절연막 및 질화막의 선택된 영역을 순차적으로 제거하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함한 전체 구조 상부에 폴리실리콘막을 형성하고 감광제를 형성하는 단계와, CMP 공정을 실시하여 상기 감광제 및 상기 폴리실리콘막을 제거하여 상기 BPSG막을 노출시키는 단계와, 상기 제 2 절연막을 소정의 두께로 식각하는 단계를 포함하여 이루어진 것을 특징으로 한다.

도 1(a) 내지 도 1(f)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 캐패시터 제조 공정에 적용한 소자의 단면도.

<도면의 주요 부분에 대한 부호 설명>

A : 셀 영역B : 주변 회로 영역

1 : 하부층2 : 제 1 폴리실리콘막

3 : 마스크 산화막4 : 질화막

5 : O3-USG막6 : BPSG막

7 : 감광막 패턴8 : 제 2 폴리실리콘막

9 : 감광제

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 도 1(f)는 본 발명에 따른 반도체 소자의 제조 방법의 일 실시 예를 캐패시터 제조 공정에 적용하여 설명하기 위한 소자의 단면도이다.

도 1(a)를 참조하면, 하지층(1) 상부에 제 1 폴리실리콘막(2) 및 마스크 산화막(3)을 형성한다. 마스크 산화막(3) 및 제 1 폴리실리콘막(2)을 패터닝하여 비트라인을 형성한 후 셀 영역(A) 및 주변 회로 영역(B) 전체 구조 상부에 질화막(4)을 형성한다. 주변 회로 영역(B)만을 개방하는 마스크를 이용한 리소그라피 공정 및 건식식각 공정으로 주변 회로 영역(B)의 질화막(4)을 제거한다. 전체 구조 상부에 갭필 특성이 우수한 O3-USG막(5)을 3000∼5000Å 정도의 두께로 형성한다.

도 1(b)를 참조하면, O3-USG막(5)을 건식식각 공정에 의해 전면 식각하여 셀 영역(A)의 질화막(4)을 노출시킨다. 이러한 공정에 의해 비트라인 사이에는 O3-USG막(5)이 매립되고, 셀 영역(A)의 최외각의 비트라인 및 주변 회로 영역(B)의 비트라인에는 스페이서 형태로 잔류하게 된다. 전체 구조 상부에 BPSG막(6)을 15000∼18000Å 정도의 두께로 형성한다.

도 1(c)를 참조하면, CMP 공정을 실시하여 BPSG막(6)을 평탄화시킨다. BPSG막(6)의 평탄화 공정은 후속 공정인 캐패시터를 형성하기 위한 콘택 형성 작업이 원활하게 실시되도록 하기 위함이다. 평탄화된 BPSG막(6) 상부에 콘택을 형성하기 위한 감광막 패턴(7)을 형성한다. 감광막 패턴(7)은 셀 영역(A)의 비트라인 사이에 콘택을 형성하기 위한 형상으로 형성한다.

도 1(d)를 참조하면, 감광막 패턴(7)을 마스크로 식각 공정을 실시하여 BPSG막(6), O3-USG막(5) 및 질화막(4)을 순차적으로 제거하여 콘택 홀을 형성한다. 이때, 비트라인의 측벽에 형성되어 있는 질화막(4)은 식각 방지막 역할을 하여 콘택 홀 형성을 위한 마스크의 오정렬로 인해 비트라인이 손상되는 것을 방지한다. 콘택 홀을 포함한 전체 구조 상부에 캐패시터의 하부 전극으로 사용될 제 2 폴리실리콘막(8)을 형성한다. 그리고, 전체 구조 상부에 감광제(9)를 형성한다.

도 1(e)를 참조하면, CMP 공정을 실시하여 감광제(9) 및 제 2 폴리실리콘막(8)을 제거하여 BPSG막(7)을 노출시킨다. CMP 공정은 인접 캐패시터의 하부 전극이 충분히 절연될 때까지 실시한다. 이 공정에 의해 비트라인 사이에 형성된 제 2 폴리실리콘막(8) 내부에는 감광제(9)가 잔류하게 된다.

도 1(f)를 참조하면, 잔류하는 감광제(9)를 제거한 후 습식식각 공정을 실시하여 BPSG막(7)을 캐패시터의 하부 전극의 절반 정도의 높이까지 제거한다. 따라서, 주변 회로 영역(B)에는 비트라인을 절연시키기 위한 BPSG(7)과 동일한 막이 형성된다.

상술한 바와 같이 본 발명에 의하면 셀 영역에 비트라인 절연막으로 O3-USG막을 사용하고, 후속 BPSG막으로 셀 영역 및 주변 회로 영역을 형성하므로써 주변 회로 영역은 O3-USG막이 없이 BPSG막만이 증착되어 기존의 공정에서 BPSG막과 캐패시터 형성용 절연막과의 열팽창 계수의 차이에 의한 내부 응력의 변화로 주변 회로 영역에서 발생하는 막 균열 현상을 방지할 수 있다.

Claims (5)

1. 소정의 구조가 형성되고 셀 영역 및 주변 회로 영역이 확정된 하지층 상부의 소정 영역에 비트라인을 형성한 후 상기 셀 영역 상부에만 질화막을 형성하는 단계와,

   셀 영역 및 주변 회로 영역을 포함한 전체 구조 상부에 제 1 절연막을 형성한 후 전면 식각 공정을 실시하여 상기 셀 영역의 비트라인 사이 및 측벽에 상기 제 1 절연막을 잔류시키고, 상기 주변 회로 영역의 비트라인 측벽에 상기 제 1 절연막을 잔류시키는 단계와,

   전체 구조 상부에 제 2 절연막을 증착한 후 평탄화하는 단계와,

   상기 셀 영역의 상기 제 2 절연막, 상기 비트라인 사이에 잔류하는 제 1 절연막 및 질화막의 선택된 영역을 순차적으로 제거하여 상기 셀 영역의 비트라인 사이에 콘택 홀을 형성하는 단계와,

   상기 셀 영역의 콘택 홀 및 주변 회로 영역을 포함한 전체 구조 상부에 폴리실리콘막 및 감광제를 형성하는 단계와,

   상기 감광제 및 상기 폴리실리콘막을 연마하여 상기 제 2 절연막 노출시키는 단계와,

   상기 제 2 절연막을 소정의 두께로 식각하고, 상기 셀 영역에 잔류하는 감광제를 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서, 상기 제 1 절연막은 O₃-USG막인 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 절연막으로 사용되는 O₃-USG막은 3000 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 1 항에 있어서, 상기 제 2 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 1 항 또는 제 4 항에 있어서, 상기 제 2 절연막으로 사용되는 BPSG막은 15000 내지 18000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.