KR0138292B1 - 반도체 장치의 콘택홀 형성방법 - Google Patents

반도체 장치의 콘택홀 형성방법

Info

Publication number
KR0138292B1
KR0138292B1 KR1019940007532A KR19940007532A KR0138292B1 KR 0138292 B1 KR0138292 B1 KR 0138292B1 KR 1019940007532 A KR1019940007532 A KR 1019940007532A KR 19940007532 A KR19940007532 A KR 19940007532A KR 0138292 B1 KR0138292 B1 KR 0138292B1
Authority
KR
South Korea
Prior art keywords
layer
forming
coating layer
insulating film
spacer
Prior art date
Application number
KR1019940007532A
Other languages
English (en)
Other versions
KR950030235A (ko
Inventor
박원모
이승구
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940007532A priority Critical patent/KR0138292B1/ko
Publication of KR950030235A publication Critical patent/KR950030235A/ko
Application granted granted Critical
Publication of KR0138292B1 publication Critical patent/KR0138292B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

도전 콘택(contact)을 위한 콘택홀(contact hole) 형성방법에 관하여 개시한다. 본 발명은 반도체 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막상에 피복층을 형성하는 공정과, 상기 피복층의 일정부분을 노출시키는 포토레지스터 패턴을 형성하는 공정과, 상기 포토 레지스터 패턴의 측벽에 스페이서 구조의 제2 절연막 스페이서를 형성하는 공정과, 상기 제2 절연막 스페이서를 마스크로 하여 상기 피복층을 식각하는 공정과, 상기 포토레지스트 패턴 및 상기 제2 절연막 스페이서를 제거하는 공정과, 상기 식각된 피복층을 마스크로 하여 상기 제1 절연막을 식각하여 콘텍홀을 형성하는 공정과, 상기 식각된 피복층을 제거하는 공정을 포함한다. 본 발명에 의하면, 식각된 피복층을 마스크로하여 콘택홀을 형성하므로, 콘택의 상부와 하부의 임계크기를 동일하게 조절할 수 있다. 또한, 콘택홀 형성후 피복층을 제거하므로 불필요한 막질로 인한 단차증가를 피할 수 있다.

Description

반도체 장치의 콘택홀 형성방법
제1도 내지 제10도는 종래의 콘택홀 형성방법을 공정순서대로 도시한 단면도들이다.
제11도 내지 제19도는 본 발명에 의한 콘택홀 형성방법의 제1 실시예를 공정순서대로 도시한 단면도들이다.
제20도 및 제21도는 본 발명에 의한 콘택홀 형성방법의 제2 실시예를 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 도전 콘택(contact)을 위한 콘택홀(contact hole)형성방법에 관한 것이다.
최근, 반도체장치의 고밀도화로 소자의 집적도가 증가함에 따라 설계치수가 써브미크론(submicron) 이하로 축소되어 소자 면적의 축소와 더불어 반도체기판 상에 형성되는 구조물의 입체적 축소가 불가피 해지고 있다. 특히, 설계치수가 0.3㎛-0.4㎛정도의 64Mb DRAM(Dynamic Random Access Memory)장치에서는 콘택홀을 0.5㎛정도의 피쳐사이즈(feature size)로 형성하더라도 마스크(mask)의 미스얼라인(misalign)등에 의해 주변구조물, 즉 게이트(gate)전극이나 비트라인(bit line)등의 노출이 빈번하게 발생되어 게이트전극과 스토리지(storage)전극, 비트라인과 스토리지 전극의 단락(short)을 유발시키기 때문에 반도체 장치의 수율(yield) 및 신뢰성을 크게 저하시키는 요인으로 작용한다.
또한, 반도체 소자의 집적도가 증가함에 따라, 설계치는 감소하는 반면에 단차가 점점 심화되고 있으며, 상기 심화된 단차를 극복하기 위하여 평탄화 공정을 이용한다. 그러나 상기 평탄화 공정을 채택하기 위해서는 감소된 설계치와 평탄화 된 높은 단차를 가지는 콘택홀을 안정적으로 형성할 수 있는 기술의 개발이 선행되어야 한다.
종래의 0.5㎛정도의 콘택을 형성하기 위한 감광막 패턴형성방법으로는 스페이서 구조를 가지는 하드 마스크(Hard Mask)콘택패턴을 형성한후, 상기 콘택 패턴을 식각 마스크로 하여 콘택 식각을 실시한다. 이때, 평탄화 공정에 의한 높은 단차를 가지는 콘택에 대하여 콘택식각시 마스크 자체의 마모가 크게 발생하므로 재현성있는 콘택식각을 얻기는 매우 어렵다. 이를 개선하기 위하여 다결정실리콘 스페이서를 이용하는 방법이 공개 특허 공보 제93-22553호에 상세히 개시되어 있다. 상기 공개 특허 공보를 참조하여 종래 기술을 설명한다.
제1도 내지 제10도는 종래의 콘택홀 형성방법을 공정순서대로 도시한 단면도들이다.
제1도는 게이트 전극이 형성된 반도체 기판(1)상에 제1 절연막(5) 및 제1 평탄화 절연막(6)을 형성하는 단계를 나타낸다. 반도체기판(1)상에 필드 절연막(4)을 형성한 후 게이트 절연막(2) 및 게이트 전극(3)을 형성한다. 다음에, 상기 게이트 전극(3)이 형성된 반도체 기판의 전면에 제1 절연막(5)을 형성하고 그 이에 제1 평탄화 절연막(6)을 형성한다.
제2도는 상기 제1 평탄화 절연막(6)상에 제1 폴리실리콘층(7)을 적충한 후, 포토레지스트 패턴(8)을 형성하는 단계를 나타낸다. 먼저, 상기 제1 평탄화 절연막(6)상에 제1 폴리실리콘층(7)을 적충한다. 다음에 상기 제1 폴리실리콘층(7)상에 포토레지스트층을 도포한후 패터닝하여 포토레지스트 패턴(8)을 형성한다.
제3도는 제1 폴리실리콘층 패턴(7a)을 형성한 후 그 위에 제2 폴리실리콘층(9)을 형성하는 단계를 나타낸다. 상기 포토레지스트패턴(8)을 식각마스크로 하여 상기 제1 폴리실리콘층(7)을 식각하여 제1 폴리실리콘층 패턴(7a)을 형성한 후, 상기 제1 폴리실리콘층 패턴(7a)상의 전면에 걸쳐 제2 폴리실리콘층(9)을 적충한다.
제4도는 제2 폴리실리콘 스페이서(9')를 형성한후, 이를 식각 마스크로하여 상기 제1 평탄화 절연막(6) 및 제1 절연막(5)을 식각하는 단계를 나타낸다. 먼저, 상기 형성된 제2 폴리실리콘층(9)을 식각하여 상기 제1 폴리실리콘층 패턴(7a)의 양측벽에 스페이서 구조의 제2 폴리실리콘 스페이서(9')를 형성한다. 다음에, 상기 제1 폴리실리콘층 패턴(7a) 및 상기 제1 폴리실리콘 스페이서(9')를 식각마스크로 하여 상기 제1 평탄화 절연막(6) 및 상기 제1 절연막(5)을 이방성 식각하여 비트라인 및 커패시터의 플러그 콘택홀(A)을 형성한다.
제5도는 상기 플러그 콘택홀(A)의 전면에 걸쳐 비트라인 및 커패시터용 플러그 폴리실리콘층(10)을 형성하는 단계를 나타낸다. 먼저, 상기 플러그 콘택홀(A)이 형성된 반도체 기판의 전면에 걸쳐 비트라인 및 커패시터용 플러그 폴리실리콘층(10)을 적충한다. 이어서, 그위에 포토레지스트를 도포한 후 패터닝하여 포토레지스트 패턴(11)을 형성한다.
제6도는 비트라인 및 커패시터용 플러그 폴리실리콘층(10)을 식각한후 제2 절연막(12) 및 제3 폴리실리콘층(13)을 형성하는 단계를 나타낸다. 상기 포토 레지스트 패턴(11)을 식각마스크로 하여 상기 비트라인 및 커패시터용 플러그 폴리실리콘층(10)을 식각한다. 다음에, 상기 포토레지스트 패턴(11)을 제거한다. 이렇게 되면, 플러그 폴리실리콘층 패턴(10', 2')으로 구성되는 패드(P)가 형성된다. 이어서, 그 위에 제2 절연막(12) 및 제3 폴리실리콘층(13)을 순차적으로 적층한다. 다음에, 후공정에서 형성되는 비트라인 콘택을 위해 포토레지스트를 도포한후 패터닝하여 포토레지스트 패턴(14)을 형성한다.
제7도는 상기 제3 폴리실리콘층(13)을 식각한후 제4 폴리실리콘 스페이서(15)를 형성하는 단계를 나타낸다. 먼저, 상기 포토레지스트 패턴(14)을 식각마스크로 하여 상기 제3 폴리실리콘층(13)을 식각한다. 이어서 상기 포토 레지스트 패턴(14)을 제거한후, 상기 제3 폴리실리콘층(13)상에 제4 폴리실리콘층(도시 안됨)을 적층한후 식각하여 상기 식각된 제3 폴리실리콘층(13)의 양측벽에 제4 폴리실리콘 스페이서(15)를 형성한다. 상기 식각된 제3 폴리실리콘층(13)과 제4 폴리실리콘 스페이서(15)는 후 공정의 비트라인 콘택 마스크로 작용한다.
제8도는 비트라인을 형성하는 단계를 나타낸다. 먼저, 상기 비트라인 콘택 마스크(15)를 사용하여 상기 제2 절연막(12)을 식각한다. 다음에, 상기 식각된 제2 절연막(12)이 형성되어 있는 기판의 전면에 비트라인용 폴리실리콘층(16)과 실리사이드층(17)을 순차적으로 형성한 후 패터닝하여 비트라인을 형성한다. 이때 제3 폴리실리콘층(13)도 동시에 패터닝된다.
제9도는 비트라인용 실리사이드층(17)의 상부 전면에 걸쳐 제3 절연막(18), 제2 평탄화 절연막(19), 제5 폴리실리콘층(20) 및 상기 제5 폴리실리콘(20)의 측벽에 제6 폴리실리콘 스페이서(22)을 형성하는 단계를 나타낸다. 먼저, 비트라인용 실리사이층(17)의 상부 전면에 걸쳐 제3 절연막(18)을 형성한후 제2 평탄화 절연막(19)으로 평탄화 시킨후 그위에 제5 폴리실리콘층(20)을 적충한다. 이어서, 상기 제5 폴리실리콘층상에 포토레지스트를 도포한후 패터닝하여 커패시터 콘택용 포토레지스트 패턴(도시 안됨)을 형성한다. 다음에, 상기 포토레지스트 패턴을 사용하여 상기 제5 폴리실리콘층(20)을 식각한 후 상기 포토레지스트 패턴을 제거한다. 상기 제5 폴리실리콘층(20)상에 제6 폴리실리콘층(도시 안됨)을 적층한후 식각하여 제6 폴리실리콘 스페이서(22)를 형성하여 후공정의 커패시터 콘택 마스크를 형성한다.
제10도는 커패시터 콘택 마스크를 사용하여 상기 제2 평탄화 절연막(19), 상기 제3 절연막(18) 및 상기 제2 절연막(12)을 식각한후 커패시터용 폴리실리콘층(23)을 형성하는 단계를 나타낸다. 구체적으로 먼저 상기 형성된 제6 스페이서 구조의 폴리실리콘 커패시터 콘택마스크(22)를 사용하여 상기 제2 평탄화 절연막(19), 상기 제3 절연막(18) 및 상기 제2 절연막(12)을 순차적으로 이방성 식각한다. 이어서, 커패시터용 폴리실리콘층(23; 스토리지 전극)을 전면에 걸쳐 형성한다.
이상의 종래 기술에 의하여, 플러그 콘택홀, 비트 라인의 콘택홀 및 스토리지 전극의 형성을 위한 커패시터의 콘택홀을 작게 형성하기 위하여, 스페이서 구조의 폴리실리콘층을 식각마스크로 하여 이방성 식각한다.
그러나 종래의 기술은 상기 실시예에서 제1 평탄화 절연막상의 제1 폴리실리콘층, 제2 절연막상의 제3 폴리실리콘층(제6도의 도면부호 13) 및 제2 평탄화 절연막상의 제5 폴리실리콘층(제9도의 도면 부호 20)을 어느 정도 두껍게 증착하여야만 그 측벽에 스페이서를 형성할 수 있다. 또한 비트라인의 형성공정에서는 비트라인 폴리실리콘층(16)을 형성한후 실리사이드층(17; 예를 들면 WSiX)을 증착하여야 하기때문에, 필요이상으로 단차가 증가되어 후에 형성되는 금속층의 사진공정을 어렵게 한다. 또한, 상기 제1 폴리실리콘층(제2도의 도면부호 7), 제3 폴리실리콘층(제6도의 13) 및 제5 폴리실리콘층(제9도의 20)의 측벽에 폴리실리콘층 스페이서를 붙여서 임계 크기(critical demension: CD)를 조절하므로 콘택홀의 깊이가 깊어질 경우 최종 식각 프로파일(profile)이 상부(top)의 CD가 하부(bottom)의 CD에 비하여 증가되는 문제점이 있다.
또한, 콘택홀 형성후 통상적으로 실시하는 세정(cleaning)시에 산화막이 소수성이고 폴리실리콘이 친수성이므로 콘택홀내에 잔여물질이 남아 소자의 동작시 비트 페일(bit fail)을 유발할 수 있다.
따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 콘택홀 형성방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 제1 절연막을 형성하는 공정;
상기 제1 절연막상에 피복층을 형성하는 공정; 상기 피복층의 일정부분을 노출시키는 포토레지스트 패턴을 형성하는 공정;
상기 포토 레지스트 패턴의 측벽에 스페이서 구조의 제2 절연막 스페이서를 형성하는 공정; 및 상기 제2 절연막 스페이서를 마스크로 하여 상기 피복층을 식각하는 공정;
상기 포토레지스트 패턴 및 상기 제2 절연막 스페이서를 제거하는 공정;
상기 식각된 피복층을 마스크로 하여 상기 제1 절연막을 식각하여 콘택홀을 형성하는 공정;
상기 식각된 피복층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다.
상기 피복층은 텅스텐을 사용하여 형성한다. 상기 피복층의 제거는 과산화 수소(H2O2)를 사용하여 수행하며, 상기 제2 절연막 스페이서는 산화막을 사용한다.
또한 본 발명의 다른 실시예는, 반도체 기판상에 제1 절연막을 형성하는 공정;
상기 제1 절연막상에 텅스텐으로 제1 피복층을 형성하는 공정;
상기 제1 피복층을 패터닝하여 상기 제1 피복층의 일정부분을 노출시키는 제1 피복층 패턴을 형성하는 공정;
상기 제1 피복층 패턴의 측벽에 텅스텐으로 스페이서 구조의 제2 피복층 스페이서를 형성하는 공정;
상기 제2 피복층 스페이서를 마스크로 하여 상기 제1 절연막을 식각하여 콘택홀을 형성하는 공정;
상기 제1 피복층 및 제2 피복층 스페이서를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다.
상기 제1 피복층 패턴 및 제2 피복층 스페이서의 제거는 과산화수소(H2O2)를 사용하여 수행한다.
본 발명에 의하면, 식각된 피복층을 마스크로하여 콘택홀을 형성하므로, 콘택의 상부와 하부의 임계크기를 동일하게 조절할 수 있으며, 또 비트라인 전극 콘택과 비트라인과의 오버랩 마진을 증가시켜 마진있는 레이아우트가 가능하다.
또한, 콘택홀 형성후 피복층을 제거하므로 불필요한 막질로 인한 단차증가를 피할 수 있으며, 피복층을 완전히 제거하므로 콘택홀 형성후에 실시하는 세정공정으로 인한 콘택홀 내의 잔여물질이 남지 않아 비트 페일의 유발 가능성을 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제11도 내지 제19도는 본 발명에 의한 콘택홀 형성방법의 제1 실시예를 공정순서대로 도시한 단면도들이다.
제11도는 게이트 전극(30)이 형성된 반도체 기판(10)상에 제1 절연막(50)을 형성하는 단계를 나타낸다.
반도체 기판(10)상에 필드 절연막(40)을 형성하여 소자 형성 영역과 소자분리영역을 한정한후, 게이트 절연막(20) 및 게이트 전극(30)을 형성한다. 다음에, 게이트 전극(30)이 형성된 반도체 기판(10)의 전면에 제1 절연막(50)을 형성한다.
제12도는 상기 제1 절연막(50)을 패터닝한후 그 위에 제1 평탄화 절연막(60) 및 피복층(70)을 형성하는 단계를 나타낸다.
먼저, 상기 제1 절연막(50)상에 포토레지스트를 도포한후 패터닝하여 포토레지스트 패턴(도시 안됨)을 형서한다. 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제1 절연막(50)을 식각하여 제1 절연막 패턴(50a)을 형성한다. 다음에, 제1 절연막 패턴(50a)이 형성된 기판의 전면에 걸쳐 제1 평탄화 절연막(60)을 적층한다. 본 실시예에서 제1 평탄화 절연막(60)은 BPSG(Boron Phosphorous silicate glass)를 사용하여 형성한다. 다음에, 제1 평탄화 절연막(60)상에 피복층(70)을 적층하는데, 상기 피복층(70)은 텅스텐을 사용하여 500~2000Å의 두께로 형성한다.
제13도는 상기 피복층(70)을 패터닝하는 단계를 나타낸다.
상기 피복층(70)상에 포토레지스트를 도포한 후 패터닝하여 포토레지스트 패턴(80)을 형성한다. 이어서, 상기 포토레지스트 패턴(80)을 약 200℃에서 베이크한 다음 상기 포토레지스트 패턴(80)의 양측벽에 제2 절연막 스페이서(90)를 형성하는데, 본 실시예에서는 약 200℃에서 CVD방법으로 산화막을 약 1000~2000Å의 두께로 적층한후 식각하여 형성한다. 다음에, 상기 제2 절연막 스페이서(90)를 식각마스크로 하여, 상기 피복층(70)을 식각하여 피복층 패턴(70a)을 형성한다.
제14도는 상기 포토레지스트 패턴(80)을 제거하는 단계를 나타낸다.
구체적으로, 제2 절연막 스페이서(90)에 인접하여 형성된 상기 포토레지스트 패턴(80)을 먼저 제거한다. 이렇게 되면, 상기 피복층 패턴(70a)상에 제2 절연막 스페이서(90)만 남는 구조가 된다. 이어서, 상기 제2 절연막 스페이서(90)를 제거한다.
제15도는 피복층 패턴(70a)을 식각 마스크로 하여 상기 제1 평탄화 절연막(60)을 이방성 식각하여 콘택홀(C)을 형성하는 단계를 나타낸다.
구체적으로, 상기 형성된 피복층 패턴(70a)을 식각 마스크로 하여 상기 제1 평탄화 절연막(60)을 이방성 식각하여 콘택홀(C)를 형성하는데, 상기 콘택홀(C)은 후공정에서 비트라인이 매몰되어 접속된다.
제16도는 피복층 패턴(70a)을 제거하는 단계를 나타낸다.
상기 전공정에서 콘택홀의 식각마스크로 사용된 피복층 패턴(17a)을 제거한다. 이렇게 되면, 제1 평탄화 절연막(60)에 콘택홀이 형성되어 소자 형성영역이 오픈된 상태가 된다.
제17도는 비트라인(100)을 형성하는 단계를 나타낸다.
상기 콘택홀(C)이 형성된 기판의 전면에 걸쳐 비트라인용으로 비트라인용 폴리실리콘층을 적층한다. 이어서, 상기 비트라인용 폴리실리콘층상에 포토 레지스트(도면에 도시 안됨)를 도포한후 패터닝하여 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로하여 상기 폴리실리콘층을 식각하여 비트라인(100)을 형성한다.
제18도는 상기 비트라인(100)이 형성된 기판의 전면에 걸쳐 제2 평탄화 절연막(110), 제3 절연막(120) 및 제4 절연막(130)을 순차적으로 형성하는 단계를 나타낸다.
상기 비트라인(100)이 형성된 기판의 전면에 걸쳐 제2 평탄화 절연막(110)을 형성한다. 상기 제2 평탄화 절연막(110)도 상기 제1 평탄화 절연막(60)과 마찬가지로 BPSG를 증착한후 약 850℃에서 플로우(flow)하여 형성한다. 이어서, 상기 제2 평탄화 절연막상에 제3 절연막(120)을 적층하는데, SiON막을 70~300Å의 두께로 형성한다. 다음에, 상기 제3절연막(120)상에 제4 절연막(130)을 증착한다. 상기 제4 절연막(130)은 고온 산화막(High Temperature Oxide)을 500~2000Å의 두께로 형성한다.
제19도는 스토리지 전극용 콘택홀(D)을 형성한후 스토리지용 폴리실리콘층을 형성하는 단계를 나타낸다.
스토리지 전극용 콘택홀(D)를 형성하는 방법은 상술한 비트라인용 콘택홀의 형성방법과 동일하며 이를 간단히 설명한다.
먼저, 상기 제4 절연막(130)상에 텅스텐을 사용하여 500~2000Å의 두께로 상기 피복층(상기 도면부호 70에 상응)을 적층한다. 다음에, 상기 피복층상에 포토레지스트를 도포한후, 패터닝하여 포토레지스트 패턴(상기 도면 부호 80에 상응)을 형성하여 약 200℃에서 베이크(bake)한다. 이어서, 상기 포토레지스트 패턴의 양측면에 절연막스페이서(상기 도면부호 90에 상응)를 형성한후 이를 마스크로 하여 상기 피복층을 이방성 식각하여 피복층 패턴(도면부호 70a에 상응)을 형성한다. 다음에, 상기 포토레지스트 패턴과 절연막 스페이서를 제거한 후 상기 피복층 패턴을 마스크로 하여 상기 제4 절연막(130), 제3 절연막(120), 제2 평탄화 절연막(110) 및 제1 평탄화 절연막(60)을 이방성식각 하여 스토리지 전극용 콘택홀(D)를 형성한다.
다음에, 상기 콘택홀(D)을 형성하기 위한 마스크로 사용한 피복층 패턴을 과산화 수소(H2O2)를 사용하여 제거한후, 그 위에 스토리지 전극용 폴리실리콘층(140)을 형성하여 상기 제19도에 수득한 것과 같은 반도체 장치를 수득한다.
제20도 및 제21도는 본 발명에 의 한 콘택홀 형성방법의 제2 실시예를 설명하기 위해 도시한 단면도이다.
먼저, 본 제2 실시예는 상기 제1 실시예의 제11도 및 제12도의 공정은 동일하다.
제20도는 제1 평탄화 절연막(60)상에 제1 피복층 패턴(150)을 형성하는 단계를 나타낸다.
게이트 절연막(20), 게이트 전극(30) 및 제1 절연막 패턴(50a)이 형성된 기판의 전면에 걸쳐 제1 평탄화 절연막(60)을 적층한다. 다음에, 제1 평탄화 절연막(60)상에 제1 피복층을 적층하는데, 상기 제1 피복층은 텅스텐으 사용하여 상기 제1 실시예보다는 동일하거나 두껍게 500~4000Å의 두께로 형성한다. 이어서, 상기 제1 피복층상에 포토레지스트를 도포한후 패터닝하여 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제1 피복층을 식각하여 제1 피복층 패턴(150)을 형성한다.
제21도는 상기 제1 피복층 패턴(150)의 양측벽에 제2 피복층 스페이서(160)를 형성하는 단계를 나타낸다.
상기 제1 피복층 패턴(150) 및 제1 평탄화 절연막(60)상에 제2 피복층을 적층하고 식각하여 스페이서 구조의 제2 피복층 스페이서(160)를 형성한다.
다음에, 상기 제2 피복층 스페이서(160)를 식각마스크로 하여 상기 제1 평탄화 절연막(60)을 식각하여 비트라인용 콘택홀(상기 제1 실시예의 C에 상응)을 형성한후, 상기 식각마스크로 사용한 제2 피복층 스페이서(160) 및 제1 피복층 패턴(150)를 제거하면 상기 제1 실시예의 제16도와 동일하게 된다.
이어서, 본 제2 실시예는 상기 제1 실시예의 제17도 내지 제18도까지 동일하다.
다음에, 상기 제1 실시예에 도시한 제18도의 공정진행후, 스토리지 전극용 콘택홀을 형성하는데 상기 제2 실시예의 비트라인 콘택홀 형성과정과 동일하게 형성한다. 이렇게 되면, 결국 콘택구조는 상기 제1 실시예의 제19도와 동일하게 된다.
이상의 본 발명에 의하면, 피복층 패턴, 제1 피복층 패턴 및 제2 피복층 스페이서를 마스크로 하여 콘택홀을 형성하므로, 콘택의 상부와 하부의 임계크기를 동일하게 조절할 수 있다. 이로 인해 스트로지 전극의 상부를 종래 기술에 비해 작게 조절하여 다양한 구조의 커패시터 형성을 용이하게 하고, 비트라인 전극 콘택의 경우 비트라인 전극 콘택과 비트라인과의 오버랩 마진을 증가시켜 마진있는 레이아우트가 가능하다.
또한, 콘택홀 형성후 피복층을 제거하므로 불필요한 막질로 인한 단차증가를 피할 수 있으며, 피복층을 완전히 제거하므로 콘택홀 형성후에 실시하는 세정공정으로 인한 콘택홀 내의 잔여물질이 남지 않아 비트 페일의 유발 가능성을 줄일 수 있다.

Claims (8)

  1. 반도체 기판상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 피복층을 형성하는 공정;
    상기 피복층의 일정부분을 노출시키는 포토레지스트 패턴을 형성하는 공정;
    상기 포토 레지스트 패턴의 측벽에 스페이서 구조의 제2 절연막 스페이서를 형성하는 공정; 및
    상기 제2 절연막 스페이서를 마스크로 하여 상기 피복층을 식각하는 공정;
    상기 포토레지스트 패턴 및 상기 제2 절연막 스페이서를 제거하는 공정;
    상기 식각된 피복층을 마스크로 하여 상기 제1 절연막을 식각하여 콘택홀을 형성하는 공정; 및
    상기 식각된 피복층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 피복층은 텅스텐을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  3. 제2항에 있어서, 상기 피복층은 500~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  4. 제1항에 있어서, 상기 피복층의 제거는 과산화수소(H2O2)를 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  5. 제1항에 있어서, 상기 제2 절연막 스페이서는 산화막을 사용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  6. 반도체 기판상에 제1 절연막을 형성하는 공정;
    상기 제1 절연막상에 텅스텐으로 제1 피복층을 형성하는 공정;
    상기 제1 피복층을 패터닝하여 상기 제1 피복층의 일정부분을 노출시키는 제1 피복층 패턴을 형성하는 공정;
    상기 제1 피복층 패턴의 측벽에 텅스텐으로 스페이서 구조의 제2 피복층 스페이서를 형성하는 공정;
    상기 제2 피복층 스페이서를 마스크로 하여 상기 제1 절연막을 식각하여 콘택홀을 형성하는 공정; 및
    상기 제1 피복층 패턴 및 제2 피복층 스페이서를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  7. 제6항에 있어서, 상기 제1 피복층은 500~4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  8. 제7항에 있어서, 상기 제1 피복층 패턴 및 제2 피복층 스페이서의 제거는 과산화수소(H2O2)를 사용하여 수행하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
KR1019940007532A 1994-04-11 1994-04-11 반도체 장치의 콘택홀 형성방법 KR0138292B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940007532A KR0138292B1 (ko) 1994-04-11 1994-04-11 반도체 장치의 콘택홀 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940007532A KR0138292B1 (ko) 1994-04-11 1994-04-11 반도체 장치의 콘택홀 형성방법

Publications (2)

Publication Number Publication Date
KR950030235A KR950030235A (ko) 1995-11-24
KR0138292B1 true KR0138292B1 (ko) 1998-06-01

Family

ID=19380775

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940007532A KR0138292B1 (ko) 1994-04-11 1994-04-11 반도체 장치의 콘택홀 형성방법

Country Status (1)

Country Link
KR (1) KR0138292B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422816B1 (ko) * 1996-06-28 2004-06-16 주식회사 하이닉스반도체 반도체장치의콘택식각방법

Also Published As

Publication number Publication date
KR950030235A (ko) 1995-11-24

Similar Documents

Publication Publication Date Title
US6670663B2 (en) DRAM cell capacitor and manufacturing method thereof
KR950000660B1 (ko) 고집적 소자용 미세콘택 형성방법
US6566241B2 (en) Method of forming metal contact in semiconductor device
KR100726145B1 (ko) 반도체소자 제조방법
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
KR100219483B1 (ko) 반도체 장치의 커패시터 제조방법
KR100301038B1 (ko) 씨오비(cob)를구비한반도체메모리장치및그제조방법
US5580811A (en) Method for the fabrication of a semiconductor memory device having a capacitor
KR100455378B1 (ko) 반도체 소자의 퓨즈 오픈방법
US6352896B1 (en) Method of manufacturing DRAM capacitor
KR100207462B1 (ko) 반도체 장치의 커패시터 제조방법
US6372571B2 (en) Method of manufacturing semiconductor device
US6228762B1 (en) Methods for forming contact holes having sidewalls with smooth profiles
US6136646A (en) Method for manufacturing DRAM capacitor
KR0138292B1 (ko) 반도체 장치의 콘택홀 형성방법
JP2620529B2 (ja) ディーラム キャパシター製造方法
JP3039438B2 (ja) 半導体記憶装置及びその製造方法
KR950011642B1 (ko) 비트라인 콘택 및 캐패시터 콘택을 가진 dram
JP3172229B2 (ja) 半導体装置の製造方法
KR100218735B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR0158906B1 (ko) 반도체소자의 캐패시터 제조방법
KR950013385B1 (ko) 고집적 소자용 콘택형성방법
KR930010082B1 (ko) 고집적 소자용 콘택제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030107

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee