KR100219483B1 - 반도체 장치의 커패시터 제조방법 - Google Patents

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Abstract

셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀커패시턴스를 증대시킬 수 있는 원통형 구조의 소토리지 전극을 가지는 커패시터 제조방법이 개시되었다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 제1 절연층 패턴 상에 콘택홀과 연결되는 동시에 상기 제1 절연층 패턴의 상부를 노출시키는 도전층 패턴을 형성하는 단계;
상기 도전층 패턴을 노출시키는 제2 절연층 패턴을 형성하는 단계;
상기 제2 절연층 패턴의 상부 표면보다 낮은 높이를 갖도록 상기 도전층 패턴을 식각하고, 상기 제2 절연층 패턴의 측벽에 스페이서를 형성하는 단계;
상기 스페이서 및 제2 절연층 패턴을 식각 마스크로하여 원통형의 스토리지 전극을 형성하는 단계; 및
상기 스토리지 전극이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 장치의 커패시터 제조방법
제1도 내지 제5도는 종래 기술에 의한 커패시터 제조방법을 설명하기 위한 단면도들이다.
제6도 내지 제14도는 본 발명의 제1 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
제15도는 본 발명의 제2 실시예에 따른 커패시터 제조방법의 한 단계를 설명하기 위한 단면도이다.
제16도는 본 발명의 제3 실시예에 따른 커패시터 제조방법의 한 단계를 설명하기 위한 단면도이다.
제17도는 본 발명의 제4 실시예에 따른 커패시터 제조방법의 한 단계를 설명하기 위한 단면도이다.
제18도는 본 발명의 제5 실시예에 따른 커패시터 제조방법의 완성단계를 설명하기 위한 단면도이다.
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀커패시턴스를 증대시킬 수 있는 원통형 구조의 스토리지 전극을 가지는 커패시터 제조방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀커패시턴스 감소는 DRAM(dynamic random access memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 상기 셀커패시턴스의 감소는 반드시 해결되어야 하는 문제이다.
최근에는 전극의 면적을 증가시키기 위해 3차원적 구조의 전극을 갖는 커패시터를 제안하여 셀커패시턴스의 증가을 도모하고 있다. 예를 들면, 스토리지 전극을 스택(STACK)형 구조로 하는 방법이 채택되고 있다. 상기 스택형 구조의 종류로는 이중 스택(double stack) 구조, 핀(fin) 구조, 원통형 전극(cylinder electrode) 구조, 스프레드 스택(spread stack) 구조 및 박스(box)형 구조 등이 있다.
상기의 각 구조 중 원통형 전극 구조는 원통의 외면뿐만 아니라 그 내면까지 유효커패시터의 영역으로 이용할 수 있기 때문에 고집적의 메모리 셀에 적합한 구조로 채택되고 있다.
첨부도면 제1도 내지 제5도는 종래 기술에 의한 박스(box) 구조의 스토리지 전극을 갖는 커패시터 제조방법을 순착적으로 설명하기 위한 단면도들이다.
제1도는 반도체 기판(101) 상에 평탄화층(120) 및 식각 저지층(125)을 형성하는 단계를 설명하기 위한 단면도이다. 상기 반도체 기판(101)은 필드산화막(110)에 의해 활성영역과 비활성영역으로 구분되어 있고, 상기 활성영역 즉, 각 필드산화막(110) 사이에는 소오스 영역(111), 드레인 영역(112) 및 게이트 전극(113)을 구비한 트랜지스터와, 상기 트랜지스터의 드레인 영역(112)에 연결 형성되는 매몰형 비트라인(114)이 형성되어 있다. 상기와 같이 형성되는 반도체 기판(101) 상에 평탄화층(120) 및 식각 저지층(125)을 순차적으로 형성한다. 여기서, 상기 평탄화층(120)은 BPSG(borophosphosilicate glass)를 사용하여 형성하고, 상기 식각 저지층(125)은 실리콘 질화막(Si3N4)을 사용하여 형성한다.
제2도는 상기 트랜지스터의 소오스 영역(111)을 노출시키는 평탄화층 패턴(120a) 및 식각 저지층 패턴(125a)을 형성하는 단계를 설명하기 위한 단면도이다. 후속공정에서 상기 트랜지스터의 소오스 영역(111)과 연결되는 도전층을 형성할 수 있도록 상기 식각 저지층(125) 및 평탄화층(120)을 순차적으로 패터닝하여 상기 반도체 기판(101)의 소오스 영역(111)을 노출시키는 콘택홀(130)을 갖는 식각 저지층 패턴(125a) 및 평탄화층 패턴(120a)을 형성한다.
제3도는 후속공정에서 스토리지 전극으로 사용되기 위한 도전층(140)을 형성하고, 스토리지 전극을 형성하도록 상기 도전층을 패터닝하기 위한 포토레지스트 패턴(150)의 형성단계를 설명하기 위한 단면도이다. 상기 식각 저지층 패턴(125a) 및 평탄화층 패턴(120a)이 형성된 기판 전면에 상기 콘택홀(130)이 완전히 메워지도록 도전층(140), 예컨대 다결정 실리콘층을 형성한다.
그 후, 전면에 포토레지스트를 도포하고 패터닝하여 상기 콘택홀(130)의 상부에 형성된 도전층(140)을 덮는 포토레지스트 패턴(150)을 형성한다.
제4도는 스토리지 전극(140a)을 형성하는 단계를 설명하기 위한 단면도이다. 상기 포토레지스트 패턴(150)을 식각 마스크로하여 상기 도전층(140)의 일부를 제거함으로서 상기 소오스 영역(111)과 연결되고 상기 식각 저지층 패턴(125a)을 노출시키는 스토리지 전극(140a)을 형성한다. 그 후, 상기 포토레지스트 패턴(150)을 제거한다.
제5도는 스토리지 전극(140a)이 형성된 결과물 상에, 유전막(180) 및 플레이트 전극(190)을 순차적으로 적층하여 형성함으로서 박스 구조의 스택 커패시터를 완성하는 단계를 설명하기 위한 단면도이다. 상기 유전막(180)은 ONO(SiO2/Si3N4/SiO2)막을 형성하여 사용하고, 상기 플레이트 전극(190)은 다결정 실리콘을 침적하여 형성한다.
상술한 종래의 커패시터 제조방법에 의하면, 동일한 면적에서 셀커패시턴스를 증대시키기 위해서는 상기 스토리지 전극(140a)용으로 사용되는 다결정 실리콘층의 증착두께를 증가시켜야 한다. 이는 상기 스토리지 전극(140a)의 면적을 증가시키기 위해서이다. 따라서, 상기의 다결정 실리콘층의 증착두께가 증가되는 이유로 인해 셀어레이 영역과 주변회로 영역과의 단차가 증가하여 금속 콘택 형성 및 금속 배선 공정과 같은 후속공정 시에 패턴 불량 및 단차 도포성(step coverage) 문제가 발생한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 셀어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하면서 셀커패시턴스를 증대시킬 수 있도록 원통형의 스토리지 전극이 형성된 반도체 장치의 커패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명은 소오스 영역, 드레인 영역 및 게이트 전극을 구비하는 트랜지스터와, 상기 트랜지스터의 드레인 영역 상에 연결되는 매몰형 비트라인이 형성된 반도체 기판의 전면에 제1 절연층을 도포 형성한 후 패터닝하여 상기 반도체 기판의 활성 영역에 형성된 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 가지는 제1 절연층 패턴을 형성하는 제1 단계;
상기 제1 절연층 패턴이 형성된 결과물 전면에 스토리지 전극용의 도전층을 침적한 후, 상기 도전층을 식각하여 상기 콘택홀과 연결되는 동시에 상기 제1 절연층 패턴의 상부를 노출시키는 도전층 패턴을 형성하는 제2 단계;
상기 도전층 패턴이 형성된 결과물 전면에 제2 절연층을 침적한 후, 상기 제2 절연층을 에치백(etch back)하여 상기 도전층 패턴을 노출시키는 제2 절연층 패턴을 형성하는 제3 단계;
상기 제2 절연층 패턴을 식각 마스크로하여 상기 제2 절연층 패턴의 상부 표면보다 낮은 높이를 갖도록 상기 도전층 패턴을 식각함으로써 변형된 도전층 패턴을 형성하는 제4 단계;
상기 제2 절연층 패턴보다 낮은 높이를 갖도록 변형된 도전층 패턴이 형성된 결과물 전면에 제3 절연층을 도포한 후 에치백하여 상기 제2 절연층 패턴의 측벽에 스페이서를 형성하는 제5 단계;
상기 스페이서 및 제2 절연층 패턴을 식각 마스크로하여 상기 변형된 도전층 패턴을 소정의 깊이로 식각한 후 상기 스페이서 및 제2 절연층 패턴을 제거함으로써 원통형의 스토리지 전극을 형성하는 제6 단계; 및
상기 스토리지 전극이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 제7 단계를 포함하여 이루어진다.
상기 제5 단계에서 스페이서의 형성은 제2 절연층 패턴 및 도전층 패턴 상부 전면에 제3 절연층을 도포한 후 이방성 식각을 수행함으로서 이루어진다.
상기 제6 단계에서 상기 도전층 패턴을 식각하여 스토리지 전극을 형성한 후,
상기 스페이서 및 제2 절연층 패턴을 식각하되 상기 제2 절연층 패턴을 완전히 제거한 후, 등방성 식각을 계속하여 제1 절연층 패턴 일부가 제거되어 스토리지 전극의 밑면 일부가 노출되게 할 수 있다.
상기 제1 절연층 패턴을 형성하는 단계 전에 상기 비트라인 상부에 평탄화층 및 식각저지층을 순차적으로 형성하는 단계를 포함할 수 있으며, 상기 식각 저지층은 Si3N4또는 SiON을 이용한 막으로 형성된다. 여기서, 상기 제1 절연층은 1000Å 내지 2000Å의 두께로 형성되며, 상기 식각 저지층 상에 형성된 상기 제1 절연층을 제거하여 상기 스토리지 전극의 밑면이 노출되게 된다.
또한, 본 발명은 소오스 영역, 드레인 영역 및 게이트 전극을 구비하는 트랜지스터와, 상기 트랜지스터의 드레인 영역 상에 연결되는 메몰형 비트라인이 형성된 반도체 기판 상의 전면에 제1 절연층을 도포 형성한 후 패터닝하여 상기 반도체 기판의 활성 영역에 형성된 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 가지는 제1 절연층 패턴을 형성하는 제1 단계;
상기 제1 절연층 패턴이 형성된 결과물 전면에 스토리지 전극용의 도전층을 침적한 후, 상기 도전층을 식각하여 상기 콘택홀과 연결되는 동시에 상기 제1 절연층 패턴의 상부를 노출시키는 스토리지 전극을 형성하는 제2 단계;
상기 스토리지 전극이 형성된 결과물 전면에 제2 절연층을 침적한 후, 상기 제2 절연층을 에치백(etch back)하여 상기 스토리지 전극의 주변 하부에 소정의 두께를 갖도록 제2 절연층 패턴을 형성하는 제3 단계; 및
상기 스토리지 전극 및 제2 절연층 패턴이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 제4 단계를 포함하여 이루어진다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다.
(실시예 1)
제6도 내지 제14도는 본 발명의 제1 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
제6도는 평탄화를 위해 반도체 기판(1) 상에 제1 절연층(20)을 형성하는 단계를 설명하기 위한 단면도이다. 반도체 기판(1)은 다수의 필드산화막(10)에 의해 활성 영역과 비활성 영역으로 구분되고, 상기 활성 영역 상에는 소오스 영역(11), 드레인 영역(12) 및 게이트 전극(13)을 구비하는 트랜지스터가 형성되며, 상기 트랜지스터의 드레인 영역(12) 상에는 메몰형 비트라인(14)이 연결되어 있다. 상기와 같은 반도체 기판(1)의 전면에 평탄화 및 다른 층과의 절연을 목적으로 제1 절연층(20)을 도포 형성한다.
상기 제1 절연층(20)은 BPSG(borophosphosilicate glass)로 형성된다.
제7도는 상기의 제1 절연층(20)에 상기 반도체 기판(1)의 활성영역에 형성된 트랜지스터의 소오스 영역(11)을 노출시키는 콘택홀(30)을 가지는 제1 절연층 패턴(20a)을 형성하는 단계를 설명하기 위한 단면도이다. 상기 콘택홀(30)의 형성은 공지된 많은 방법으로 실시 가능하며 그 방법으로는 스몰 콘택, 셀프 얼라인 콘택 및 다른 도전체를 이용한 콘택 등이 있다.
제8도는 스토리지 전극으로 사용하기 위한 도전층 패턴(40)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 절연층 패턴(20a)이 형성된 결과물 전면에 도전층 및 포토레지스트를 순차적으로 침적한 후, 패터닝된 상기 포토레지스트 패턴(50)을 마스크로 사용함으로써 상기 도전층을 식각하여 상기 콘택홀(30)과 연결되는 동시에 상기 제1 절연층 패턴(20a)의 상부를 노출시키는 도전층 패턴(40)을 형성한다. 그 후, 상기 도전층 패턴(40) 상의 포토레지스트 패턴(50)을 제거한다.
이때, 상기 도전층 패턴(40)은 다결정 실리콘으로 형성한다.
제9도는 상기 도전층 패턴(40)이 형성된 결과물 전면에 제2 절연층(60)을 침적하는 단계를 설명하기 위한 단면도이다.
제10도는 상기 제2 절연층(60)을 에치백(etch back)하여 상기 도전층 패턴(40)을 노출시키는 제2 절연층 패턴(60a)을 형성하는 단계를 설명하기 위한 단면도이다.
이때, 상기 제2 절연층 패턴(60a)은 상기 도전층 패턴(40)의 표면과 같은 높이를 갖거나 낮은 높이를 갖도록 형성한다.
제11도는 상기 제2 절연층 패턴(60a)을 식각 마스크로하여 상기 제2 절연층 패턴(60a)의 상부 표면보다 낮은 높이를 갖도록 상기 도전층 패턴(40)을 식각함으로써 변형된 도전층 패턴(40a)을 형성하는 단계를 설명하기 위한 단면도이다.
제12도는 상기 제2 절연층 패턴(60a)보다 낮은 높이를 갖도록 변형된 도전층 패턴(40a)이 형성된 결과물 전면에 제3 절연층을 도포한 후 이방성 식각으로 에치백(etch back)하여 상기 제2 절연층 패턴(60a)의 측벽에 스페이서(70)를 형성하는 단계를 설명하기 위한 단면도이다.
제13도는 상기 스페이서(70) 및 제2 절연층 패턴(60a)을 식각 마스크로하여 상기 변형된 도전층 패턴(40a)을 소정의 깊이로 식각한 후 상기 스페이서(70) 및 제2 절연층 패턴(60a)을 제거함으로써 원통형의 스토리지 전극(40b)을 형성하는 단계를 설명하기 위한 단면도이다.
제14도는 상기 스토리지 전극(40b)이 형성된 결과물 전면에 유전막(80) 및 플레이트 전극(90)을 순차적으로 형성하는 단계를 설명하기 위한 단면도이다. 이때, 상기 플레이트 전극(90)은 다결정 실리콘으로 이루어진다.
결국, 상기와 같은 제조순서에 따라 형성된 커패시터는 제14도를 참조하여 그 구조를 설명하면, 트랜지스터 및 트랜지스터의 드레인 영역(12)에 연결 형성된 매몰형 비트라인(14)을 구비하는 반도체 기판(1) 상에 증착되어 상기 트랜지스터의 소오스 영역(11)을 노출시키는 콘택홀(30)이 구비된 제1 절연막 패턴(20a)과, 상기 제1 절연막 패턴(20a)의 콘택홀(30)을 메우고 상기 제1 절연막 패턴(20a) 상에 확장 형성된 실린더형의 스토리지 전극(40b)과, 상기 스토리지 전극(40b) 및 제1 절연막 패턴(20a)의 표면에 형성된 유전막(80)과, 상기 유전막(80) 상에 형성된 플레이트 전극(90)을 포함하여 이루어진다.
(실시예 2)
제15도는 본 발명에 의한 제2 실시예의 제조과정 중 한 단계를 나타내는 단면도이다.
본 실시예는 상기 제1 실시예와 동일하게 제6도 내지 제12도를 진행하여 스페이서(70)를 형성한다. 그 후 상기 도전층 패턴(40a)을 식각하여 스토리지 전극(40b)을 형성하고, 상기 스페이서(70) 및 제2 절연층 패턴(60a)을 식각하되 상기 제2 절연층 패턴(60a)의 일부를 소정의 두께를 갖도록 남김으로서 셀커패시턴스를 조절한다.
(실시예 3)
제16도는 본 발명에 의한 제3 실시예의 제조과정 중 한 단계를 나타내는 단면도이다.
본 실시예는 상기 제1 실시예와 동일하게 제6도 내지 제12도를 진행하여 스페이서(70)를 형성한다. 그 후 상기 도전층 패턴(40a)을 식각하여 스토리지 전극(40b)을 형성하고, 상기 스페이서(70) 및 제2 절연층 패턴(60a)을 식각하되 상기 제2 절연층 패턴(60a)이 완전히 제거된 후에도 등방성 식각을 계속 진행하여 상기 제1 절연층 패턴(20a) 일부가 제거되어 상기 스토리지 전극(40b)의 밑면 일부(X부분 참조)가 노출되도록 함으로써 셀커패시턴스를 조절한다.
(실시예 4)
제17도는 본 발명에 의한 제4 실시예의 제조과정 중 한 단계를 나타내는 단면도이다.
제17도를 참조하면, 본 발명은 유전막을 스토리지 전극의 상면과 측면 및 하면에 접촉되도록하여 셀커패시턴스를 증가시킬 수 있다.
먼저, 제1 실시예에 사용된 반도체 기판(1) 상의 전면에 트랜지스터의 소오스 영역(11)을 노출시키는 콘택홀을 가지는 평탄화층 패턴(20a), 식각 저지층 패턴(21a) 및 언더컷용 절연막 패턴(미도시, Y부분 참조)을 순차적으로 형성한다.
그 후, 제1 실시예와 동일한 제조과정에 의해 다결정 실리콘으로 실린더형의 스토리지 전극을 형성하고, 상기 언더컷용 절연막 패턴을 제거하고, 전면에 유전막 및 플레이트 전극을 형성하여 완성한다.
이때, 상기 식각 저지층 패턴(21a)은 Si3N4또는 SiON을 이용하여 100Å 내지 200Å의 두께로 형성되고, 상기 언더컷용 절연막은 1000Å 내지 2000Å의 두께로 형성된다.
상기와 같은 제조방법에 의한 커패시터는 반도체 기판 상에 증착되어 트랜지스터의 소오스 영역을 노출시키는 콘택홀이 구비된 제1 절연막 패턴(20a)과, 상기 제1 절연막 패턴(20a) 상에 형성된 식각 저지층 패턴(21a)과, 상기 제1 절연막 패턴(20a)의 콘택홀을 메우고 실린더형으로 형성되는 동시에 그 하면이 상기 식각 저지층 패턴(21a)과 이격되어 형성된 스토리지 전극(40b)과, 상기 스토리지 전극(40b)의 상면, 측면, 하면에 접촉되도록 형성된 유전막(제14도 80 참조)과, 상기 유전막 상에 형성된 플레이트 전극(제14도 90 참조)을 포함하여 이루어진다.
(실시예 5)
제18도는 본 발명에 의한 제5 실시예의 제조과정으로 형성된 커패시터를 나타내는 단면도이다.
제18도를 참조하면, 제2 실시예와 동일한 방법에 의해 제조하되, 상기 스페이서(제12도의 70 참조)의 형성단계를 제거하여 박스형의 스토리지 전극(40)을 갖는 커패시터를 제조함으로써 그 제조과정을 간단히 한다.
그 과정을 상세히 설명하면,
반도체 기판(1)의 활성 영역에 형성된 트랜지스터의 소오스 영역(11)을 노출시키는 콘택홀(30)을 가지는 제1 절연층 패턴(20a)을 형성하는 제1 단계;
상기 제1 절연층 패턴(20a)이 형성된 결과물 전면에 스토리지 전극용의 도전층을 침적한 후, 상기 도전층을 식각하여 상기 콘택홀(30)과 연결되는 동시에 상기 제1 절연층 패턴(20a)의 상부를 노출시키는 스토리지 전극(40)을 형성하는 제2 단계;
상기 스토리지 전극(20)이 형성된 결과물 전면에 제2 절연층을 침적한 후, 상기 제2 절연층을 에치백(etch back)하여 상기 스토리지 전극(40)의 주변 하부에 소정의 두께를 갖도록 제2 절연층 패턴(60a)을 형성하는 제3 단계; 및
상기 스토리지 전극(40) 및 제2 절연층 패턴(60a)이 형성된 결과물 전면에 유전막(80) 및 플레이트 전극(90)을 순차적으로 형성하는 제4 단계를 포함하여 이루어진다.
이때, 상기 스토리지 전극(40) 및 플레이트 전극(90)은 다결정 실리콘으로 형성된다.
이상 상술한 바와 같이 본 발명의 실시예들에 의하면, 넓은 유효 커패시터 면적을 가지는 원통형 하부 전극을 형성함으로써 셀 어레이 영역과 주변회로 영역과의 단차를 적정하게 유지하여 후속 공정 시의 패턴불량 및 단차 도포성(step coverage)을 좋게하는 동시에 셀커패시턴스를 증대시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (8)

  1. (정정) 소오스 영역, 드레인 영역 및 게이트 전극을 구비하는 트랜지스터와, 상기 트랜지스터의 드레인 영역 상에 연결되는 매몰형 비트라인이 형성된 반도체 기판의 전면에 제1 절연층을 도포 형성한 후 패터닝하여 상기 반도체 기판의 활성 영역에 형성된 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 가지는 제1 절연층 패턴을 형성하는 제1 단계;
    상기 제1 절연층 패턴이 형성된 결과물 전면에 스토리지 전극용의 도전층을 침적한 후, 상기 도전층을 식각하여 상기 콘택홀과 연결되는 동시에 상기 제1 절연층 패턴의 상부를 노출시키는 도전층 패턴을 형성하는 제2 단계;
    상기 도전층 패턴이 형성된 결과물 전면에 제2 절연층을 침적한 후, 상기 제2 절연층을 에치백(etch back)하여 상기 도전층 패턴을 노출시키는 제2 절연층 패턴을 형성하는 제3 단계;
    상기 제2 절연층 패턴을 식각 마스크로하여 상기 제2 절연층 패턴의 상부 표면보다 낮은 높이를 갖도록 상기 도전층 패턴을 식각함으로써 변형된 도전층 패턴을 형성하는 제4 단계;
    상기 제2 절연층 패턴보다 낮은 높이를 갖도록 변형된 도전층 패턴이 형성된 결과물 전면에 제3 절연층을 도포한 후 에치백하여 상기 제2 절연층 패턴의 측벽에 스페이서를 형성하는 제5 단계;
    상기 스페이서 및 제2 절연층 패턴을 식각 마스크로하여 상기 변형된 도전층 패턴을 소정의 깊이로 식각한 후 상기 스페이서 및 제2 절연층 패턴을 제거함으로써 원통형의 스토리지 전극을 형성하는 제6 단계; 및
    상기 스토리지 전극이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 제7 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제5 단계에서 스페이서의 형성은 제2 절연층 패턴 및 도전층 패턴 상부 전면에 제3 절연층을 도포한 후 이방성 식각을 수행함으로서 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. (정정) 제1항에 있어서, 상기 제6 단계에서 상기 도전층 패턴을 식각하여 스토리지 전극을 형성한 후,
    상기 스페이서 및 제2 절연층 패턴을 식각하되 상기 제2 절연층 패턴을 완전히 제거한 후, 등방성 식각을 계속하여 제1 절연층 패턴 일부가 제거되어 스토리지 전극의 밑면 일부가 노출되도록 하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 제1 절연층 패턴을 형성하는 단계 전에 상기 비트라인 상부에 평탄화층 및 식각저지층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 반도체 장치의 커패시터 제조방법.
  5. (정정) 제4항에 있어서, 상기 식각 저지층은 Si3N4또는 SiON을 이용한 막으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  6. (정정) 제4항에 있어서, 상기 제1 절연층을 1000Å 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  7. (정정) 제4항에 있어서, 상기 제2 절연층을 제거하는 제6 단계 이후에, 상기 식각 저지층 상에 형성된 제1 절연층을 제거하는 단계를 더 포함하여 상기 스토리지 전극의 밑면이 노출되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  8. 소오스 영역, 드레인 영역 및 게이트 전극을 구비하는 트랜지스터와, 상기 트랜지스터의 드레인 영역 상에 연결되는 메몰형 비트라인이 형성된 반도체 기판 상의 전면에 제1 절연층을 도포 형성한 후 패터닝하여 상기 반도체 기판의 활성 영역에 형성된 트랜지스터의 소오스 영역을 노출시키는 콘택홀을 가지는 제1 절연층 패턴을 형성하는 제1 단계;
    상기 제1 절연층 패턴이 형성된 결과물 전면에 스토리지 전극용의 도전층을 침적한 후, 상기 도전층을 식각하여 상기 콘택홀과 연결되는 동시에 상기 제1 절연층 패턴의 상부를 노출시키는 스토리지 전극을 형성하는 제2 단계;
    상기 스토리지 전극이 형성된 결과물 전면에 제2 절연층을 침적한 후, 상기 제2 절연층을 에치백(etch back)하여 상기 스토리지 전극의 주변 하부에 소정의 두께를 갖도록 제2 절연층 패턴을 형성하는 제3 단계; 및
    상기 스토리지 전극 및 제2 절연층 패턴이 형성된 결과물 전면에 유전막 및 플레이트 전극을 순차적으로 형성하는 제4 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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