KR0158906B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
반도체소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 스택구조의 캐패시터를 제조할 때 전하저장전극의 표면적을 증대시키기 위하여 비트라인을 일정높이 갖도록 형성하고, 비트라인의 상부에까지 전하저장전극이 연장되도록 하면서, 돌출된 비트라인의 표면에 전이금속막에 의한 실리사이드의 형성으로 소자의 동작 속도를 개선함과 아울러 전하저장전극과 비트라인 사이에는 전이금속산화막을 형성함으로써 소자의 절연효과를 증대시킬수 있는 기술이다.
Description
제1도는 종래기술에 의해 캐패시터를 제조한 단면도.
제2a도 내지 제2d도는 본 발명에 의해 캐패시터를 형성하는 단계를 도시한 단면도.
제3a도 및 제3b도는 본 발명의 다른 실시예 의해 캐패시터를 형성하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트전극
5,5',5 : 소오드/드레인 영역 6 : 산화막
7 : 질화막 8 : 평탄화용 절연막
9 : 비트라인 10 : 실리사이드
11 : 전이금속 산화막 12 : 질화막
13 : 제1폴리실리콘막 14,31 : 유전체막
15,32 : 플레이트전극 24 : CVD 산화막
25 : 제2폴리실리콘막 26 : 감광막
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 디램(DRAM)에 적용되는 캐패시터를 제조할 때 전하저장전극의 표면적을 증대시킬 수 있도록 하는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
종래 기술에 의해 제조된 캐패시터를 제1도를 참조하여 설명하면 다음과 같다.
제1도는 실리콘기판(1) 상부에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 절연막(6), 소오스/드레인 영역(5)을 형성하고 평판구조의 전하저장전극(30)을 소오스/드레인 영역(5)에 콘택시키고, 그 상부에 유전체막(31)과 플레이트전극(32)을 형성한 단면도이다.
상기와 같은 전하저장전극의 구조로는 차세대 메모리 소자인 256 MDRAM급 이상의 초고집적 소자에서 요구하는 용량을 얻을 수 없게 되는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전하저장전극의 표면적을 증대시켜 고집적된 디램(DRAM)에 적용할 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 제조방법은,
실리콘 기판 상부에 게이트전극, 소오드/드레인영역이 구비된 트랜지스터를 형성하는 단계와,
전체구조상부에 절연용 산화막, 제1질화막 및 평탄화용 산화막을 순차적으로 형성하는 단계와,
상기 소오스/드레인영역을 노출시키는 비트라인 콘택홀을 형성하는 단계와,
상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막을 전체표면상부에 형성하는 단계와,
상기 평탄화용 산화막을 식각장벽으로 하여 상기 제1폴리실리콘막을 블랭킷 식각하여 상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막으로 비트라인을 형성하는 단계와,
상기 평탄화용 산화막을 제거하는 단계와,
전체표면상부에 전이금속막 및 제2질화막의 적층구조를 형성하는 단계와,
상기 적층구조를 고온 열처리하여 상기 비트라인 표면부에 있는 전이금속막을 실리사이드로 형성하는 동시에 제1질화막 표면의 전이금속막을 전이금속산화막으로 형성하는 단계와,
상기 소오스/드레인 영역을 노출시키는 전하저장전극 콘택홀을 형성하는 단계와,
상기 전하저장전극 콘택홀을 매립하는 제2폴리실리콘막을 전체표면상부에 증착하는 단계와,
상기 제2폴리실리콘막을 전하저장전극 마스크를 이용한 사진식각공정으로 식각하여 전하저장전극을 형성하는 단계와,
상기 전하저장전극 상부에 유전체막과 플레이트전극을 형성하여 표면적이 증대된 캐패시터를 형성하는 단계를 포함하는 것을 제1특징으로 한다.
또한, 이상의 모적을 달성하기 위해 본 발명에 따른 반도체소자의 캐피시터 제조방법은,
실리콘 기판 상부에 게이트전극, 소오스/드레인영역이 구비된 트랜지스터를 형성하는 단계와,
전체구조상부에 절연용 산화막, 제1질화막 및 평탄화용 산화막을 순차적으로 형성하는 단계와,
상기 소오스/드레인영역을 노출시키는 비트라인 콘택홀을 형성하는 단계와,
상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막을 전체표면상부에 형성하는 단계와,
상기 평탄화용 산화막을 식각장벽으로 하여 상기 제1폴리실리콘막을 블랭킷 식각하여 상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막으로 비트라인을 형성하는 단계와,
상기 평탄화용 산화막을 제거하는 단계와,
전체표면상부에 전이금속막 및 제2질화막의 적층구조를 형성하는 단계와,
상기 적층구조를 고온 열처리하여 상기 비트라인 표면부에 있는 전이금속막을 실리사이드로 형성하는 동시에 제1질화막 표면의 전이금속막을 전이금속산화막으로 형성하는 단계와,
상기 소오스/드레인 영역을 노출시키는 전하저장전극 콘택홀을 형성하는 단계와,
상기 전하저장전극 콘택홀을 매립하는 제2폴리실리콘막을 전체표면상부에 증착하는 단계와,
상기 제2폴리실리콘막을 전하저장전극 마스크를 이용한 사진식각공정으로 식각하는 단계와,
전체구조 상부에 CVD 산화막을 도포하고 상기 전하저장전극이 노출되도록한 CVD 산화막을 패터닝하는 단계와,
전체네구조 상부에 제3폴리실리콘막을 증착하는 단계와,
상기 제3폴리실리콘막으로 이루어진 요홈을 감광막을 매립하는 단계와,
상기 제3폴리실리콘막을 증착된 두께만큼 식각하여 제2폴리실리콘막과 전기적으로 접속된 실린더형 전하저장전극을 형성하는 단계와,
상기 감광막을 제거하는 단계와,
상기 전하저장전극 표면에 유전체막과 플레이트전극을 형성하여 캐패시터의 표면적을 증대시키는 단계를 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조방법을 도시한 단면도이다.
제2a도는 실리콘기판(1)상부에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 소오스/드레인 영역(5)을 형성한 다음, 전체구조상부에 절연용 산화막(6), 제1질화막(7) 및 평탄화용 산화막(8)을 순차적으로 형성한다.
제2b도는 비트라인 콘택마스크(도시안됨)를 이용한 사진식각법으로 비트라인 콘택부위의 평탄화용 산화막(8), 제1질화막(7), 절연용 산화막(6)을 제거하여 소오스/드레인 영역(5')이 노출된 비트라인 콘택홀을 형성하고, 상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막(9)을 형성한다.
제2c도는 상기 평탄화용 산화막(8)이 노출되도록 블랭킷 식각하여 상기 비트라인 콘택홀 내부에만 제1폴리실리콘막(9)을 남겨 비트라인 패턴을 형성한다.
그리고 HF로 평탄화용 산화막(8)을 제거하고, 전이금속막 및 제2질화막(12)의 적층구조를 전체구조 상부에 형성한 다음, 이를 고온 열처리하여 제1폴리실리콘막(9)의 표면부에 실리사이드(10)를 형성하는 동시에 제1질화막(7)의 표면에는 전이금속산화막(11)을 형성한다.
제2d도는 전하저장전극 콘택 마스크(도시안됨)를 전하저장전극 콘택영역의 제2질화막(12), 전이금속산화막(11), 제1질화막(7), 산화막(6)을 순차적으로 식각하여 소오스/드레인 영역(5)이 노출된 전하저장전극 콘택홀을 형성한다.
그리고, 전체구조 상부에 제2폴리실리콘막(13)을 증착하고, 전하저장전극 마스크를 이용한 사진식각공정으로 저장전극 패턴을 형성하되, 상기 비트라인용 제1폴리실리콘막(9) 상부에서 전하저장전극이 이웃하는 전하저장전극과 상호 분리되어 상기 비트라인과 오버랩되도록 형성하고, 상기 제2폴리실리콘막(13)으로 이루어진 전하저장전극 상부에 유전체막(14)와 플레이트전극(15)를 형성한다.
제3a도 및 제3b도는 본 발명의 다른 실시예에 의해 전하저장전극의 표면적을 더욱 증대시키는 반도체소자의 캐패시터 제조방법을 도시한 단면도로서, 제2d도 공정에서 제2폴리실리콘막(13)으로된 전하저장전극을 형성한 후 실시하는 공정단계이다.
제3a도는 제2d도 공정에서 제2폴리실리콘막(13)으로 전하저장전극을 형성한 후, 전체구조 상부에 CVD산화막(24)을 도포하고 마스크를 이용한 식각공정으로 상기 CVD산화막(24)을 식각하여 남아있는 CVD산화막 패턴이 상기 전하저장전극의 가장자리와 일정부분 겹쳐지도록 형성하고, 전체구조 상부에 제3폴리실리콘막(25)을 증착한다. 그리고, 감광막(26)을 도포하고, 에치백하여 제3폴리실리콘막(25)의 최상부면을 노출시킴으로써 상기 제3폴리실리콘막(25)으로 이루어지는 요홈을 감광막(26)으로 매립한다.
제3b도는 노출된 제3폴리실리콘막(25)를 식각하여 제2폴리실리콘막(13)과 전기적으로 접속되고, 실린더 형상의 전하저장전극을 형성한 후, 남아있는 감광막(26)을 제거하고, 전하저장전극의 표면에 유전체막(27)과 플레이트전극(28)을 형성한 단면도이다.
상기한 본 발명에 이하면 비트라인 측벽을 이용함으로써 전하저장전극의 표면적을 증대시켜 전하보존 용량을 극대화시키고, 돌출된 비트라인의 표면에 전이금속막에 의한 실리사이드의 형성으로 소자의 동작 속도를 개선함과 아울러 전하저장전극과 비트라인 사이에는 전이금속산화막을 형성함으로써 소자의 절연효과를 증대시킬 수 있다.
Claims (5)
- 실리콘 기판 상부에 게이트전극, 소오스/드레인영역이 구비된 트랜지스터를 형성하는 단계와, 전체구조상부에 절연용 산화막, 제1질화막 및 평탄화용 산화막을 순차적으로 형성하는 단계와, 상기 소오스/드레인영역을 노출시키는 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막을 전체표면상부에 형성하는 단계와, 상기 평탄화용 산화막을 식각장벽으로 하여 상기 제1폴리실리콘막을 블랭킷 식각하여 상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막으로 비트라인을 형성하는 단계와, 상기 평탄화용 산화막을 제거하는 단계와, 전체표면상부에 전이금속막 및 제2질화막의 적층구조를 형성하는 단계와, 상기 적층구조를 고온 열처리하여 상기 비트라인 표면부에 있는 전이금속막을 실리사이드로 형성하는 동시에 제1질화막 표면의 전이금속막을 전이금속산화막으로 형성하는 단계와, 상기 소오스/드레인 영역을 노출시키는 전하저장전극 콘택홀을 형성하는 단계와, 상기 전하저장전극 콘택홀을 매립하는 제2폴리실리콘막을 전체표면상부에 증착하는 단계와, 상기 제2폴리실리콘막을 전하저장전극 마스크를 이용한 사진식각공정으로 식각하여 전하저장전극을 형성하는 단계와, 상기 전하저장전극 상부에 유전체막과 플레이트전극을 형성하여 표면적이 증대된 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 전하저장전극 마스크를 이용한 전하저장전극 형성공정은, 상기 비트라인 상부에서 제2폴리실리콘막을 일정부분 식각하여 이웃하는 전하저장전극들과 상호 분리되며 상기 비트라인 상부와 일정폭 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 고온 열처리공정은 비트라인 표면의 전이금속막이 실리사이드로 되고 제1질화막 표면의 전이금속막이 전이금속산화막으로 변화되도록 800℃ 이상의 확산로에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 실리콘 기판 상부에 게이트전극, 소오스/드레인영역이 구비된 트랜지스터를 형성하는 단계와, 전체구조상부에 절연용 산화막, 제1질화막 및 평탄화용 산화막을 순차적으로 형성하는 단계와, 상기 소오스/드레인영역을 노출시키는 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막을 전체표면상부에 형성하는 단계와, 상기 평탄화용 산화막을 식각장벽으로 하여 상기 제1폴리실리콘막을 블랭킷 식각하여 상기 비트라인 콘택홀을 매립하는 제1폴리실리콘막으로 비트라인을 형성하는 단계와, 상기 평탄화용 산화막을 제거하는 단계와, 전체표면상부에 전이금속막 및 제2질화막의 적층구조를 형성하는 단계와, 상기 적층구조를 고온 열처리하여 상기 비트라인 표면부에 있는 전이금속막을 실리사이드로 형성하는 동시에 제1질화막 표면의 전이금속막을 전이금속산화막으로 형성하는 단계와, 상기 소오스/드레인 영역을 노출시키는 전하저장전극 콘택홀을 형성하는 단계와, 상기 전하저장전극 콘택홀을 매립하는 제2폴리실리콘막을 전체표면상부에 증착하는 단계와, 상기 제2폴리실리콘막을 전하저장전극 마스크를 이용한 사진식각공정으로 식각하는 단계와, 전체구조 상부에 CVD산화막을 도포하고 상기 전하저장전극이 노출되도록한 CVD산화막을 패터닝하는 단계와, 전체구조 상부에 제3폴리실리콘막을 증착하는 단게와, 상기 제3폴리실리콘막으로 이루어진 요홈을 감광막을 매립하는 단계와, 상기 제3폴리실리콘막을 증착된 두께만큼 식각하여 제2폴리실리콘막과 전기적으로 접속된 실린더형 전하저장전극을 형성하는 단계와, 상기 감광막을 제거하는 단계와, 상기 전하저장전극 표면에 유전체막과 플레이트전극을 형성하여 캐패시터의 표면적을 증대시키는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제4항에 있어서, 상기 전하저장전극 마스크를 이용한 전하저장전극 형성공정은, 상기 비트라인 상부에서 제2폴리실리콘막을 일정부분 식각하여 이웃하는 전하저장전극들과 상호 분리되며 상기 비트라인 상부와 일정폭 중첩되도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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| KR1019940003763A KR0158906B1 (ko) | 1994-02-28 | 1994-02-28 | 반도체소자의 캐패시터 제조방법 |
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| KR1019940003763A KR0158906B1 (ko) | 1994-02-28 | 1994-02-28 | 반도체소자의 캐패시터 제조방법 |
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