KR0154141B1 - 디램셀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 디램셀 형성방법에 관한 것으로 제1전하저장전극 상부에 다수의 기둥으로 된 제2전하저장전극이 구비되는 다중실린더형 디램셀을 제조하되, MOSFET 게이트전극과 소오스/드레인 영역에 실리사이드를 형성시킴으로써 초고집적 소자의 캐패시턴스를 증가시키고 소자의 특성을 향상시키는 기술이다.
Description
제1a도 내지 제1c도는 종래의 공정방법에 의한 디램셀 제조 공정을 도시한 단면도.
제2a도 내지 제2c도는 본 발명의 실시예에 의한 디램셀 제조 공정을 도시한 단면도.
제3도는 본 발명의 다른 실시예에 의한 디램셀 제조방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트전극
5 : 절연막 6 : 소오스/드레인 영역
7 : 스페이서 8 : 질화막
9 : 제1전하저장전극 10 : CVD 산화막
11 :제2전하저장전극용 폴리실리콘 12 : 감광막
13 : 제2전하저장전극 14 : 실리사이드
본 발명은 반도체 소자의 디램셀(DRAM Cell) 형성방법에 관한 것으로, 특히 제1전하저장전극 상부에 수직 구조를 갖는 제2전하저장전극을 형성하되, MOS 트랜지스터의 게이트전극과 소오스/드레인 전극에 실리사이드가 구비되는 디램셀 형성방법에 관한 것이다.
종래의 공정방법에 의해 형성된 전자저장전극의 단면도는 제1a도 내지 제1c도와 같다.
제1a도는 실리콘기판(1) 상부에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 절연막(5), 소오스/드레인 영역(6) 및 스페이서(7)가 구비되는 MOSFET를 공지의 기술로 형성한 다음 전체구조의 상부에 질화막(8)을 증착한 후 사진식각법으로 저장전극 콘택영역의 질화막(8)을 제거한 단면도이다.
제1b도는 전체구조의 상부에 도핑된 폴리실리콘을 증착하여 사진식각기법으로 제1전하저장전극(9)을 형성한 다음 CVD산화막(10)을 적층하고, 제1전하저장전극(9) 상부에 있는 CVD 산화막(10)을 제거한 후, 전체구조 상부에 제2전하저장전극용 폴리실리콘(11)을 증착한 다음, 감광막(12)을 제2전하저장전극용 폴리실리콘(11)의 요부에만 도포한 단면도이다.
제1c도는 상기 감광막(12)을 이용하여 노출된 제2전하저장전극용 폴리실리콘(11)을 식각하여 제2전하저장전극(13)을 형성한 다음, 노출된 CVD산화막(10) 및 감광막(12)을 제거한 단면도이다.
상기와 같은 종래의 수직구조 전하저장전극으로는 차세대 메모리 소자인 256MDRAM급 이상의 초고집적 소자에서 요구하는 충분한 캐패시턴스를 얻을 수 없게 되는 문제점이 있다.
따라서, 본 발명은 제1전하저장전극 상부에 새로운 제2전하저장전극 구조를 형성하는 동시에 MOSFET의 게이트전극 및 소오스/드레인 영역에 실리사이드를 구비시키는 디램셀 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 디램셀 형성방법은,
반도체 소자의 전하저장전극 형성방법에 있어서,
반도체 기판에 게이트전극, 소오스/드레인 영역, 스페이서 및 실리사이드가 구비된 트랜지스터를 형성하는 공정과,
상기 트랜지스터 상부 일측 및 상기 실리콘기판을 도포하되, 전하저장전극 콘택부를 노출시키는 질화막을 형성하는 공정과,
상기 콘택부 상부에 제1전하저장전극을 일정두께 형성하되, 상기 질화막과 일정두께 중첩되는 공정과,
전체표면상부에 CVD산화막을 형성하는 공정과,
상기 CVD산화막을 일정부분 식각하여 상기 제1전하저장전극 상부에 섬형태의 CVD산화막을 한 개 이상 형성하는 공정과,
전체표면상부에 제2전하저장전극 폴리실리콘을 일정두께 형성하는 공정과,
상기 제2전하저장전극 폴리실리콘 및 식각된 CVD산화막으로 형성된 요부를 감광막으로 매립하는 공정과,
상기 감광막을 마스크로 하여 상기 CVD산화막이 노출될 때까지 제2전하저장전극 폴리실리콘을 식각함으로써 제2전하저장전극을 형성하는 공정과,
상기 감광막을 제거하는 공정과,
상기 제1,2전하저장전극 및 질화막과의 식각선택비 차이를 이용하여 상기 CVD산화막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2c도는 본 발명의 공정방법에 의하여 형성된 전하저장전극의 단면도이다.
제2a도는 실리콘기판(1)상부에 필드산화막(2), 게이트산화막(3), 도핑된 폴리실리콘으로 이루어진 게이트전극(4)과, 상기 게이트전극(4)의 측벽에 형성되는 절연막 스페이스(7) 및 소오스/드레인영역(6)이 구비된 MOSFET를 형성한 후에 전이금속막(도시안됨)을 게이트전극(4) 상부와 소오스/드레인영역(6) 상부에 선택증착하고 고온 열처리를 실시하여 실리사이드(14)로 변화시킨 후 남아 있는 전이금속막은 제거하고, 전체구조상부에 질화막(8)을 형성한 단면도이다.
제2b도는 사진식각법으로 전하저장전극 콘택 부위의 질화막(8)을 제거하여, 소오스/드레인영역(6)의 실리사이드(14)와 스페이스(7)를 노출시키고, 전체구조 상부에 도핑된 폴리실리콘을 증착하고 사진식각법으로 소정부위를 제거하여 상기 소오스/드레인영역(6)과 접촉되는 제1전하저장전극(9)을 형성한 다음, CVD 산화막(10)을 적층하여 평탄화시키고 나서, 상기 제1전하저장전극(9) 상부에 있는 CVD 산화막(10)의 일정부분을 제거하여 상기 제1전하저장전극(9)의 상부를 노출시킨 후, 전체구조의 상부에 제2전하저장전극용 폴리실리콘(11)을 증착한 다음, 제2전하저장전극용 폴리실리콘(11)의 요부에만 감광막(12)을 채운 단면도로서, 제1전하저장전극(9) 상부에 부분적으로 CVD 산화막(10)이 남아 있어 실린더 형성을 위한 코아 산화막이 된다.
제2c도는 상기 감광막(12)을 이용하여 노출된 제2전하저장전극용 폴리실리콘(11)을 식각하여 제2전하저장전극(13)을 형성한 다음, 남아 있는 CVD 산화막(10)과 감광막(12)을 제거한 단면도이다.
제3도는 본 발명의 다른 실시예를 도시한 단면도로서 제2b도 공정시 제1전하저장전극(9)의 상부에 CVD 산화막(10)을 부분적으로 남기되 더 많이 남겨 본 발명의 공정방법과 동일하게 진행하면 제2전하저장전극의 기둥이 6개가 되며, 같은 방법으로 CVD 산화막의 패턴을 3개 이상 형성하는 것도 가능하다.
상기에서 설명한 바와 같이 제1전하저장전극 상부에 새로운 구조의 제2전하저장전극이 구비되는 디램셀을 형성하고, 트랜지스터의 게이트전극과 소오스/드레인 영역에 실리사이드를 형성함으로써 동작속도를 개선시킬 수 있다.
Claims (1)
- 반도체소자의 전하저장전극 형성방법에 있어서, 반도체 기판에 게이트산화막과 상부에 실리사이드를 구비하는 게이트전극과 표면에 실리사이드를 구비하는 소오스/드레인 영역과, 상기 게이트전극의 측벽에 형성되는 스페이서가 구비된 트랜지스터를 형성하는 단계와, 상기 구조의 전표면에 질화막을 도포하는 공정과, 상기 소오스/드레인 영역에서 전하저장전극 콘택으로 예정되어 있는 부분과 스페이서를 노출시키도록 질화막을 제거하는 공정과, 상기 질화막이 제거된 부분상에 제1전하저장전극을 형성하되, 상기 질화막과 일정두께 중첩되게 형성하는 공정과, 상기 구조의 전표면에 CVD 산화막을 형성하여 평탄화시키는 공정과, 상기 CVD 산화막을 일정부분 식각하여 상기 제1전하저장전극 상부에 섬형태의 CVD 산화막 패턴을 적어도 한 개 형성하여 제1전하저장전극의 일부를 노출시키는 공정과, 상기 구조의 전표면에 제2전하저장전극용 폴리실리콘층을 일정두께 형성하는 공정과, 상기 제2전하저장전극용 폴리실리콘 및 식각된 CVD 산화막으로 형성된 요부를 감광막으로 매립하는 공정과, 상기 감광막을 마스크로 하여 상기 CVD 산화막이 노출될 때까지 제2전하저장전극 폴리실리콘을 식각하여 제2전하저장전극을 형성하는 공정과, 상기 감광막을 제거하는 공정과, 상기 제1,2전하저장전극 및 질화막과의 식각선택비 차이를 이용하여 상기 CVD 산화막을 제거하는 공정을 포함하는 디램셀 형성방법.
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