KR0137834B1 - 메모리셀 구조 및 그 제조방법 - Google Patents
메모리셀 구조 및 그 제조방법Info
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Abstract
본 발명은 게이트를 하지층에 매립하여 평탄도를 개선하고, 계단식 하지층 내에 형성한 소오스 및 드레인 영역과 역계단식 게이트가 서로 오버랩하도록 하여 소자특성을 개선한 메모리셀 및 그 제조방법에 관한 것이다.
본 발명의 메모리셀의 제조방법은 반도체소자의 메모리셀의 제조방법에 있어서, 가) 하지층의 액티브영역 내에 이온주입공정의 블러킹층으로 이온주입패턴을 형성하는 단계와, 나) 블러킹물질을 마스크로 하여 하지층을 식각하여 제 1 단차를 형성한 후, 불순물이온을 주입하여 기판의 저단차부위에 저농도 불순물영역을 형성하는 단계와, 다) 산화막을 증착한 후, 에치백하여 식각된 하지층과 질화막의 측벽에 제 1 사이드월을 형성한 후, 제 1 사이드월을 마스크로 하지층에 계단형의 제 3 단차를 형성하는 단계와, 라) 산화막을 증착하고 에치백하여 제 1 사이드월을 표면에 제 2 사이드월을 형성하고, 제 2 사이드월을 마스크로 하여 하지층을 식각하여 제 3 단차를 형성하는 단계와, 마) 사이드월 산화막 및 블러킹 물질인 질화막을 제거하고 게이트를 만들고 이온주입하여 고농도 불순물영역을 형성하여 소오스 및 드레인영역을 형성함으로서 트랜지스터를 제조하는 단계를 포함한다.
Description
제 1 도 및 제 2 도는 종래의 메모리셀의 단면도이고,
제 3 도는 본 발명의 메모리셀의 단면도이며,
제 4 도는 본 발명의 메모리셀의 제조공정도이다.
*도면의 주요부분에 대한 부호의 설명*
11,21,31,41 : 하지층12,22,32,42 : 필드산화막
13-1,23-1,33-1 : 고농도영역13-2,23-2,33-2,43-2 : 저농도영역
14,24,34 : 캐피시터16,26,36,46 : 게이트전극
18,28,38,48 : 메탈라인47-1,47-2 : 절연막
PR : 포토레지스트49-3 : 질화막
49-1 : 제 1 사이드월49-2 : 제 2 사이드월
46',44' : 폴리실리콘45-1,45-2 : 산화막
44-1 : 스토리지전극44-2 :유전체막
44-3 : 플레이트전극
본 발명은 메모리셀에 관한 것으로서, 특히 고집적 디바이스 및 다층배선을 갖는 디바이스의 제조에 적합하도록 한 메모리셀의 게이트구조에 관한 것이다.
제 1 도는 종래의 메모리셀의 제 1 예의 단면도를 도시한 것이다.
도면에 도시한 종래의 메모리셀의 구조 및 그 제조방법을 설명하면 다음과 같다.
먼저 종래의 메모리셀을 제조하는 방법은 다음과 같다.
반도체기판 또는 하부배선층의 하지층(11) 내에 필드산화막(12)으로 액티브영역을 정의한 후에 게이트산화공정으로 게이트산화막을 형성한다.
다음 폴리 및 캡산화막 증착하고 게이트영역을 패턴닝하고 식각하여 게이트(16)를 형성한다.
불순물이온주입공정으로 저농도 불순물영역(13-2)을 정의하고 HLD 증착 및 에치백하여 게이트 측벽에 사이드월 스페이서를 형성한다.
이온주입으로 고농도 불순물영역(13-1)을 정의하여 소오스 및 드레인영역을 형성함으로서 트랜지스터를 만든다.
이후, 스토리지전극, 유전체막 및 플레이트전극으로 형성한 캐패시터(14)를 트랜지스터의 소오스 및 드레인영역과 연결하고 메탈라인(17)을 형성하는 등의 일반적인 MOS공정을 진행하여 메모리셀을 완성한다.
이와 같은 공정으로 완성한 제 1 예의 MOS 메모리셀은 도전층으로 형성한 게이트와 고농도 및 저농도 불순물영역으로 구성한 소오스 및 드레인영역으로 형성한 트랜지스터와, 트랜지스터의 소오스 및 드레인영역과 접촉하여 형성한 캐패시터 및 메탈라인으로 이루어진 반도체장치의 메모리셀로서, 게이트는 그 단면구조가 직사각형인 폴리라인으로 액티브영역의 기판상에 형성하며, 소오스 및 드레인영역은 게이트를 형성하지 않은 기판 내에 고농도와 저농도영역으로 형성한다.
그러나 이러한 구조에서는 소오스 및 드레인영역의 저농도영역에서 저항이 증가하는 문제와, 고집적화에 따라 액티브영역의 추소로 단채널효과가 발생하는 등의 문제를 갖고 있었다.
제 2 도는 종래의 셀의 제 2 예로서, 제 1 예의 메모리셀의 소자의 동작속도를 개선하기 위하여 제안된 구조이다.
도면에서 도시하여 보인 바와 같이 제 1 예에서와 같이 하지층(21) 위에 도전층으로 형성한 게이트(26)와 고농도 및 저농도 불순물영역(23-1,23-2)으로 구성한 소오스 및 드레인영역과, 이러한 소오스 및 드레인영역과 접촉한 캐패시터(24) 및 메탈라인(28)으로 이루어진 반도체장치의 메모리셀로서, 게이트의 일부에 단차를 형성하여 저단차부위가 소오스 및 드레인영역의 저농도영역(23-2) 위에서 오버랩하도록 하여 저농도영역의 고저항에 의한 속도저하를 개선하는 구조이다.
그러나 단채널효과 등의 문제는 여전히 남아있게 되며 단차를 갖는 게이트 형성의 어려움 등의 새로운 문제를 유발시켜서 소집적소자의 제조에 적합하지 않았다.
즉, 제 1 및 제 2 예에서와 같은 종래의 메모리셀에서는 디바이스가 고집적화, 다층 배선화함에 따라 다음과 같은 문제점이 해결해야 할 과제로 대두되었다.
첫째, 게이트폴로지로 인한 평탄화의 어려움으로 다층배선시 문제가 있으며, 두번째로는 고집적화로 인한 채널길이의 감소로 인한 단채널문제 야기와, 세번째 문제로는 저농도영역의 저항에 의한 속도 저하 등이다.
본 발명은 이러한 종래의 문제점을 해결하기 위하여 안출된 것으로, 게이트를 하지층에 매립하여 평탄도를 개선하고, 계단식 하지층 내에 형성한 소오스 및 드레인영역과 역계단식 게이트가 서로 오버랩하도록 하여 소자특성을 개선한 메모리셀 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 메모리셀의 구조는 도전층으로 형성한 게이트와 고농도 및 저농도 불순물영역으로 구성한 소오스 및 드레인영역과, 상기 소오스 및 드레인영역과 접촉한 캐패시터 및 메탈라인으로 이루어진 반도체장치의 메모리셀에 있어서, 계단식의 단차를 갖는 하지층 내에 형성한 소오스 및 드레인영역과, 역계단식의 단차를 갖으며, 상기 소오스 및 드레인영역의 저농도영역은 서로 오버랩한 구조의 게이트를 갖는 메모리셀이다.
이와 같은 본 발명의 메모리셀의 제조방법은 반도체소자의 메모리셀의 제조방법에 있어서, 가) 하지층의 액티브영역 내에 이온주입공정의 블러킹층으로 이온주입패턴을 형성하는 단계와, 나) 블러킹물질을 마스크로 하여 하지층을 식각하여 제 1 단차를 형성한 후, 불순물이온을 주입하여 기판의 저단차부위에 저농도 불순물영역을 형성하는 단계와, 다) 산화막을 증착한 후, 에치백하여 식각된 하지층과 질화막의 측벽에 제 1 사이드월을 형성한 후, 제 1 사이드월을 마스크로 하지층에 계단형의 제 2 단차를 형성하는 단계와, 라) 산화막을 증착하고 에치백하여 제 1 사이드월을 표면에 제 2 사이드월을 형성하고, 제 2 사이드월을 마스크로 하여 하지층을 식각하여 제 2 단차를 형성하는 단계와, 마) 사이드월 산화막 및 블러킹 물질인 질화막을 제거하고 게이트를 만들고 이온주입하여 고농도 불순물영역을 형성하여 소오스 및 드레인영역을 형성함으로서 트랜지스터를 제조하는 단계를 포함한다.
제 3 도는 본 발명의 메모리셀의 단면도를 도시한 것이다.
도면을 참조하여 본 발명의 구조를 설명하면 다음과 같다.
기판 또는 하부배선층으로 형성한 하지층(31)의 필드산화막(32)으로 정의한 액티브영역 상에 도전층으로 형성한 게이트(32)와 고농도 및 저농도 불순물영역(33-1,33-2)으로 구성한 소오스 및 드레인영역을 갖는 트랜지스터와, 트랜지스터의 소오스 및 드레인영역과 접촉하여 정보를 입출력하는 캐패시터(34) 및 메탈라인(38)으로 이루어진 반도체장치의 메모리셀에 있어서, 위의 소오스 및 드레인영역은 게이트(36) 형성부위에 계단식의 단차가 있는 하지층(31)의 단차부위에 형성한 구조이며, 여기서 게이트는 역계단식의 단차를 갖으며 소오스 및 드레인영역의 저농도 영역(33-2)과 서로 오버랩한 구조를 갖으며, 게이트를 하지층 내로 매립하여 평탄화한 표면을 갖는 트랜지스터를 형성한 구조이다.
제 4 도는 본 발명의 메모리셀의 제조공정을 도시한 것이다.
첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.
먼저 제 4 도의 (가)와 같이 반도체기판 또는 하부배선층으로 형성한 하지층(41)내에 필드산화막(42)을 형성하여 액티브영역과 필드영역을 정의한다.
다음 질화막(49-3)을 증착하고, 포토(PR)를 사용하여 게이트를 형성할 부위의 질화막을 제거하여 질화막패턴을 형성한다.
제 4 도의 (나)와 같이 포토를 제거한 후, 질화막의 제거로 드러난 하지층을 식각하여 제 1 단차를 형성한다. 이때 질화막은 하지층을 식각하기 위한 블러킹층으로서 사용된다.
이어서 불순물 이온 주입공정을 실시하여 기판의 저단차부위에 저농도 불순물영역(43-2)을 형성한다.
다음 제 4 도의 (다)와 같이 HLD(High Temperature Low Pressure Dielectric) 또는 LTD 등의 산화막을 증착한 후, 에치백하여 식각된 하지층과 질화막의 측벽에 제 1 사이드월(49-1)을 형성한다.
그리고 제 1 사이드월을 마스크로 하여 노출된 하지층을 식각하는 공정을 실시하여 하지층에 계단형의 제 2 단차를 형성한다. 저농도의 불순물영역(43-2)은 제 1 단차의 하부영역의 제 2 단차와 접하는 영역에만 형성하게 된다.
제 4 도의 (라)와 같이 HLD 또는 LTD 등을 사용하여 산화막을 증착하고 에치백하여 제 1 사이드월(49-1)의 표면에 제 2 사이드월(49-2)을 형성하고, 제 2 사이드월을 마스크로 하여 하지층을 식각함으로서 제 3 단차를 형성한다.
이때 전자의 흐름을 원활하게 하도록 제 3 단차의 단면은 경사를 갖도록 식각조건을 조절한다.
또한 원하는 채널길이를 얻을 때까지 사이드월 형성 및 식각공정의 횟수를 조절하여 하지층의 식각을 반복한다. 이후의 단차는 전자의 이동을 위하여 경사를 만든다.
이와 같은 방법으로 원하는 채널길이를 얻은 뒤, 제 4 도의 (마)와 같이 사이드월 산화막(49-1,49-2) 및 블러킹 물질인 질화막(49-3)을 제거한 다음 게이트산화공정으로 게이트산화막(45-1)을 형성한다.
폴리(46')를 증착하고 포토(PR)를 사용하여 게이트부위를 형성하기 위한 포토패턴을 형성한다.
다음 제 4 도의 (바)와 같이 폴리를 식각하여 게이트(46)를 형성한 후, 이온주입하여 게이트 주변의 하지층 내에 고농도 불순물영역(43-1)을 형성한다.
제 4 도의 (사)와 같이 격리산화막(45-2)을 증착 및 패턴닝하여 게이트를 절연시킨다. 그런 후에 캐패시터 형성을 위한 폴리(44')를 증착하고 그 위에 포토를 도포하고 노광하여 포토패턴(PR)을 형성한다.
제 4 도의 (아)와 같이 이후의 공정은 일반적인 공정을 실시하여 스토리지전극(44-1), 유전체막(44-2) 및 플레이트전극(44-3)으로 구성한 캐패시터를 만들고 스토리지전극과 트랜지스터 소오스 및 드레인영역 사이에 콘택을 형성하고 절연막(47-1,47-2)을 증착한 후, 그 위에 메탈라인(48)을 형성한다.
본 발명의 메모리셀을 사용함으로서 다음과 같은 장점이 있다.
게이트를 하지층 내로 완전히 매립함으로서 평탄화도를 개선하는 효과가 있다.
또한 게이트와 저농도영역의 오버랩에 의하여 트랜지스터 응답속도를 개선하는 효과가 있다.
그리고 계단형 채널구조를 사용함으로서 고집적디바이스에서도 일정수준 이상의 채널길이를 유지하여 단채널효과를 예방할 수 있다.
Claims (9)
- 반도체소자의 메모리셀의 제조방법에 있어서, 가) 하지층의 액티브영역 내에 이온주입공정의 블러킹층으로 이온주입패턴을 형성하는 단계와 ; 나) 블러킹물질을 마스크로 하여 하지층을 식각하여 제 1 단차를 형성한 후, 불순물이온을 주입하여 기판의 저단차부위에 저농도 불순물영역을 형성하는 단계와, 다) 산화막을 증착한 후, 에치백하여 식각된 하지층과 질화막의 측벽에 제 1 사이드월을 형성한 후, 제 1 사이드월을 마스크로 하지층에 계단형의 제 3 단차를 형성하는 단계와, 라) 산화막을 증착하고 에치백하여 제 1 사이드월을 표면에 제 2 사이드월을 형성하고, 제 2 사이드월을 마스크로 하여 하지층을 식각하여 제 3 단차를 형성하는 단계와, 마) 사이드월 산화막 및 블러킹 물질인 질화막을 제거하고 게이트를 만들고 이온주입하여 고농도 불순물영역을 형성하여 소오스 및 드레인영역을 형성함으로서 트랜지스터를 제조하는 단계를 포함하는 메모리셀의 제조방법.
- 제 1 항에 있어서, 상기 블러킹물질은 질화막으로 하는 것이 특징인 메모리셀의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 HLD(High Temperature Low Pressure Dielectric) 또는 LTD(Low temperature Dielectric) 중의 어느 하나로 형성되는 것이 특징인 메모리셀 제조방법.
- 제 1 항에 있어서, 상기 산화막은 HLD 또는 LTD 중의 어느 하나로 하여 형성하는 것이 특징인 메모리셀 제조방법.
- 제 1 항에 있어서, 상기 제 3 단차의 단면은 경사를 갖도록 조절하는 것이 특징인 메모리셀 제조방법.
- 제 1 항에 있어서, 상기 사이드월 형성 및 하지층 식각공정은 원하는 채널길이를 얻을 때까지 반복하는 것이 특징인 메모리셀 제조방법.
- 제 6 항에 있어서, 상기 단차는 경사를 갖도록 형성한 것이 특징인 메모리셀.
- 도전층으로 형성한 게이트와 고농도 및 저농도 불순물영역으로 구성한 소오스 및 드레인영역과, 상기 소오스 및 드레인영역과 접촉한 캐패시터 및 메탈라인으로 이루어진 반도체장치의 메모리셀에 있어서, 계단식의 단차를 갖는 하지층 내에 형성한 소오스 및 드레인영역과, 역계단식의 단차를 갖으며, 상기 소오스 및 드레인영역의 저농도영역은 서로 오버랩한 구조의 게이트를 갖는 것이 특징인 메모리셀.
- 제 8 항에 있어서, 상기 하지층의 단차는 다단계로 형성하며 3차 이후의 단차는 경사를 갖도록 하는 것이 특징인 메모리셀.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940020715A KR0137834B1 (ko) | 1994-08-28 | 1994-08-28 | 메모리셀 구조 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940020715A KR0137834B1 (ko) | 1994-08-28 | 1994-08-28 | 메모리셀 구조 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR960009173A KR960009173A (ko) | 1996-03-22 |
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Family Applications (1)
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| KR1019940020715A KR0137834B1 (ko) | 1994-08-28 | 1994-08-28 | 메모리셀 구조 및 그 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR0137834B1 (ko) |
-
1994
- 1994-08-28 KR KR1019940020715A patent/KR0137834B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR960009173A (ko) | 1996-03-22 |
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