KR970054214A - 플래쉬 메모리 셀의 제조 방법 - Google Patents

플래쉬 메모리 셀의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 셀이 제조 방법에 관한 것으로, 게이트 전극의 측부에 ONO 스페이서를 형성하고 상기 드레인 영역의 상부로부터 상기 드레인 영역 양측부에 형성된 게이트 전극의 상부까지 도전층 패턴을 형성하므로써 콘택홀 형성을 위한 식각 공정이 용이하여 메모리 셀의 크기를 최소화시킬 수 있으며, 상기 게이트 전극과 비트 라인간의 전기적 접촉을 방지하여 소자의 전기적 특성이 향상될 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.

Description

플래쉬 메모리 셀의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3h도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.

Claims (6)

  1. 플래쉬 메모리 셀의 제조 방법에 있어서, 필드 신화막이 형성된 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트, 산화막 및 질화막이 적층된 구조의 게이트 전극을 형성한 후 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 단계로부터 전체 상부면에 하부 산화막, 질화막 및 상부 산화막이 순차적으로 증착된 ONO막을 형성한 후 상기 게이트 전극의 측벽에는 ONO스페이서가 형성되며, 상기 드레인 영역의 실리콘기판상에는 상기 하부 산화막이 일부 잔류되도록 상기 ONO막을 식각하는 단계와, 상기 단계로부터 전체 상부면에 감광막으르 도포한 후 상기 드레인 영역 및 상기 드레인 영역 양측부의 게이트 전극의 일부분이 노출되도록 상기 감광막을 패터닝하고, 상기 드레인 영역의 실리콘기판상에 잔류되는 상기 하부 산화막을 제거하는 단계와, 상기 단계로부터 상기 감광막을 제거한 후 전체 상부면에 제3도전층을 형성하고, 상기 드레인 영역 및 상기 드레인 영역 양측부에 형성된 상기 게이트 전극의 일부를 포함하는 부분에만 상기 제3도전층이 잔류되도록 패터닝 하는 단계와, 상기 단계로부터 전체 상부면에 절연막을 형성한 후 상기 드레인 영역 상부의 상기 제3도전층이 노출되도록 상기 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀이 매립되도록 전체 상부면에 금속을 증착하여 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  2. 제1항에 있어서, 상기 제1, 제2 및 제3도전층은 도프 폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
  3. 제1 또는 제2항에 있어서, 상기 제2도전층은 폴리사이드층인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  4. 제1항에 있어서, 상기 유전체막은 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  5. 제1항에 있어서, 상기 드레인 영역의 이온 주입 깊이는 상기 소오스 영역의 이온 주입 깊이보다 깊게 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  6. 제1항에 있어서, 상기 절연막은 BPSG 및 TEOS가 순차적으로 증착된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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