KR970077229A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

폴리 실리콘막과 텅스텐 실리사이드막 등의 금속 실리사이드막으로 이루어지는 전극 배선막의 형성 방법의 개선 방안을 제시한다.
제1 및 제2블록부 미 및 불순물 확산 영역상에 얇은 제1폴리 실리콘막(16)을 형성하고, 그 제1폴리 실리콘막(16)에 비소 이온을 주입하여 도전체로 한다. 다음에, 상기 제1폴리 실리콘막(16)보다도 두꺼운 막 두께의 제2폴리 실리콘막(17)을 형성하고, 그 제2폴리 실리콘막(17)에 인 이온을 주입하여 도전체로 한다. 이어서, 상기 제2폴리 실리콘막(17)상에 텅스텐 실리사이드막(18)을 형성하고, 상기 텅스텐 실리사이드막(18)과 상기 제1 및 제2폴리 실리콘막(16,17)을 패터닝하여 전극 배선막을 형성한다.

Description

반도체 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일 실시예의 반도체 장치의 제조 방법을 설명하는 제3단면도.

Claims (10)

  1. 반도체 기판의 표층에 불순물 확산 영역이 형성되고, 상기 불순물 확산 영역의 양측의 상기 반도체 기판상에 제1블록부 및 제2블록부가 형성되며, 상기 불순물 확산 영역상에 상기 제1볼록부 및 상기 제2볼록부 사이에 끼워진 오목부내에 상기 불순물 확산 영역과 접촉하는 폴리 실리콘막 및 금속 실리사이드막으로 이루어지는 전극 배선막을 형성하는 방법에 있어서, 상기 제1, 제2볼록부 및 상기 불순물 확산 영역상에 제1폴리 실리콘막을 형성하는 공정, 상기 제1폴리 실리콘막에 이온 주입하여 상기 제1폴리 실리콘막을 도전체로 하는 공정, 상기 제1폴리 실리콘막 보다도 두꺼운 막 두께의 제2폴리 실리콘막을 상기 제1폴리 실리콘막상에 형성하는 공정, 상기 제2폴리 실리콘막에 이온 주입하여 상기 제2폴리 실리콘막을 도전체로 하는 공정, 상기 제2폴리 실리콘막상에 금속 실리사이드막을 형성하는 공정, 및 상기 금속 실리사이드막 및 상기 제1, 제2폴리 실리콘막을 패터닝하여 전극 배선막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1, 제2볼록부는, 상기 반도체 기판상에 게이트 절연막, 게이트 전극 및 절연막이 적층 형성되고, 그 측벽에 측벽 스페이서막이 형성되어 이루어지는 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1, 제2볼록부는, 상기 반도체 기판상에 게이트 절연막, 콘트롤 게이트 및 절연막이 적층 형성되고, 그 측벽에 측벽 스페이서막이 형성되어 이루어지는 불휘발성 반도체 기억 장치인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1폴리 실리콘막은 대략 200Å 내지 500Å의 막두께이며, 상기 제2폴리 실리콘막은 대략 2,000Å 내지 3,000Å의 막 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 및 제2볼록부의 높이는 대략 4,000Å 내지 6,000Å이고, 양 볼록부간의 폭은 대략 1,000Å내지 4,000Å인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판상에 형성된 제1절연막상에 도전막을 형성한 후에 상기 도전막을 패터닝하여 플로팅 게이트를 형성하는 공정, 상기 플로팅 게이트의 상부 및 측부를 피복하도록 제2절연막을 형성하는 공정, 전면에 도전막을 형성하고, 상기 도전막상에 제3절연막을 형성하는 공정, 상기 플로팅 게이트에 적어도 그 일부가 중첩되도록 상기 제3절연막 및 상기 도전막을 패터닝하여, 상기 도전막으로 이루어지는 콘트롤 게이트를 형성하는 공정, 상기 플로팅 게이트 및 상기 콘트롤 게이트를 마스크로 해서, 상기 기판의 표층에 이온 주입하여, 상기 플로팅 게이트 및 상기 콘트롤 게이트의 양측에 제1 및 제2불순물 확산 영역을 형성하는 공정, 전면에 제4절연막을 형성하는 공정, 상기 제1불순물 확산 영역 상의 상기 제4절연막상에 레지스트막을 형성하고, 상기 레지스트막을 마스크로 하여 상기 제4절연막 및 제2절연막을 에칭하여 상기 제2불순물 확산 영역 위를 노출시킴과 동시에 상기 콘트롤 게이트의 측벽부 및 상기 제1불순물 확산 영역의 일부를 피복하는 상기 제4절연막으로 이루어지는 측벽 스페이서막을 형성하는 공정, 상기 제2불순물 확산 영역 위로부터 상기 제3절연막 또는 제4절연막상에 나란히 연속하는 제1폴리실리콘막을 형성하는 공정, 상기 제1폴리 실리콘막에 이온 주입하여 상기 제1폴리 실리콘막을 도전체로 하는 공정, 상기 제1폴리 실리콘막 보다도 두꺼운 막 두께의 제2폴리 실리콘막을 상기 제1폴리 실리콘막상에 형성하는 공정, 상기 제2폴리 실리콘막에 이온 주입하여 상기 제2폴리 실리콘막을 도전체로 하는 공정, 상기 제2폴리 실리콘막상에 금속 실리사이드막을 형성하는 공정, 및 상기 금속 실리사이드막 및 상기 제1, 제2폴리 실리콘막을 패터닝하여, 상기 금속 실리사이드막 및 제1, 제2폴리 실리콘막으로 이루어지는 전극 배선막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1폴리 실리콘막은 대략 200Å 내지 500Å의 막두께이고, 상기 제2폴리 실리콘막은 대략 2,000Å 내지 3,000Å의 막 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제2불순물 확산 영역의 표층으로부터 상기 콘트롤 게이트상에 적층된 상기 제3절연막의 높이는 대략 4,000Å 내지 6,000Å의 막 두께이고, 상기 제2불순물 확산 영역을 사이에 두고 인접하는 상기 측벽 스페이서막 사이의 폭은 대략 1,000Å 내지 4,000Å인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드막인 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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