KR100467018B1 - 콘텍홀을 갖는 반도체 소자의 형성방법 - Google Patents

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Abstract

콘텍홀을 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 n형 불순물확산층을 갖는 반도체기판 전면에 층간절연막을 형성하고, 층간절연막을 패터닝하여 n형 불순물확산층의 소정영역을 노출시키는 콘텍홀을 형성한다. 콘텍홀을 포함하는 반도체기판 전면에 도프트 폴리실리콘막(doped polycrystalline silicon layer)을 형성한다. 이때, 도프트 폴리실리콘막은 적어도 Ⅴ족 원소 중 포스포러스(P;phosphorus)에 비하여 확산 계수가 작은 원소로 도핑된 폴리실리콘막을 포함한다. 이로 인하여, 도프트 폴리실리콘막 내의 불순물이 n형 불순물확산층으로 확산되는 현상을 최소화할 수 있다. 그 결과, 트랜지스터의 소오스영역 및 드레인 영역간의 펀치스루(punch through) 특성을 개선할 수 있다.

Description

콘텍홀을 갖는 반도체 소자의 형성방법{Method of forming semiconductor device having contact holes}
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 콘텍홀을 갖는 반도체 소자의 형성방법에 관한 것이다.
반도체소자 중 콘텍홀은 통상, 절연막인 층간절연막을 관통하여 상기 층간절연막 하부의 물질막을 노출시킨다. 상기 콘텍홀을 채우는 콘텍플러그는 하부의 물질막과 전기적으로 접속한다. 콘텍플러그는 도프트 폴리실리콘막 또는 금속막으로 형성될 수 있다.
도 1은 종래의 콘텍홀을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, p형 반도체기판(1)에 소자분리막(2)을 형성하여 활성영역을 한정한다. 상기 활성영역을 가로지르는 게이트 패턴(5)을 형성한다. 상기 게이트 패턴(5)은 차례로 적층된 게이트절연막(3) 및 게이트 전극(4)으로 구성된다. 상기 게이트 패턴(5) 양측의 활성영역에 n형 불순물확산층들(6,7)을 형성한다. 상기 n형 불순물확산층들(6,7)은 소오스 영역(6) 및 드레인 영역(7)에 해당한다. 상기 게이트 패턴(5) 및 상기 소오스/드레인 영역(6,7)은 트랜지스터(NMOS transistor)를 구성한다.
상기 트랜지스터를 갖는 반도체기판(1) 전면상에 층간절연막(8)을 형성한다. 상기 층간절연막(8)을 패터닝하여 상기 소오스/드레인 영역(6,7)의 소정영역을 노출시키는 콘텍홀들(9)을 형성한다. 상기 콘텍홀들(9)을 채우는 콘텍플러그(10)들을 형성한다. 이때, 상기 콘텍플러그들(10)의 하부면은 상기 소오스/드레인 영역(6,7)과 전기적 접촉을 이룬다. 상기 콘텍플러그들(10)은 포스포러스 도프트 폴리실리콘막(P-doped poly silicon layer; Phosphorus doped polycrytalline silicon layer)으로 형성한다. 이때, 상기 콘텍플러그(10)의 도핑 불순물인포스포러스(P;Phosphorus)가 상기 소오스/드레인 영역(6,7)으로 확산(d)될 수 있다. 이로 인하여, 상기 소오스/드레인 영역(6,7)의 농도가 증가하고, 후속의 열공정에 의하여 상기 소오스/드레인 영역에 추가확산 영역(f)이 발생할 수 있다. 반도체소자의 고집적화 경향에 따라, 상기 콘텍플러그(10)와 상기 소오스/드레인 영역(6,7)간의 접촉저항이 증가하게 되어 상기 콘텍플러그(10)내의 도핑 불순물 농도를 증가시킬 수 있다. 이에 따라, 상기 소오스/드레인 영역(6,7)의 농도가 더욱 증가하여, 상기 추가확산 영역(f)은 더욱 확대될 수 있다. 그 결과, 상기 드레인 영역(7)에 인가되는 전압이 증가함에 따라, 상기 드레인 영역(7)의 에너지 장벽이 낮아지는 현상, 즉, DIBL(Drain Induced Barrier lowering) 현상이 더욱 심화 될 수 있다. 상기 DIBL 현상이 심화될수록, 상기 소오스 영역(6)과 상기 드레인 영역(7) 간에 펀치스루(punch through) 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘텍홀을 채우는 도프트 폴리실리콘막 내의 불순물이 상기 콘텍홀이 노출시키는 불순물확산층으로 확산되는 것을 최소화시킬 수 있는 반도체 소자의 형성방법을 제공하는데 있다.
도 1은 종래의 콘텍홀을 갖는 반도체소자의 형성방법을 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 6A은 종래기술을 적용하여 형성된 트렌지스터의 특성을 설명하기 위한 게이트 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 6B는 본 발명을 적용하여 형성된 트렌지스터의 특성을 설명하기 위한 게이트 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판에 n형 불순물확산층을 갖는 반도체기판 전면에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 패터닝하여 상기 n형 불순물확산층의 소정영역을 노출시키는 콘텍홀을 형성한다. 상기 콘텍홀을 포함하는 반도체기판 전면에 도프트 폴리실리콘막(doped polycrystalline silicon layer)을 형성한다. 이때, 상기 도프트 폴리실리콘막은 적어도 Ⅴ족 원소 중 포스포러스에 비하여 확산 계수가 작은 원소로 도핑된 폴리실리콘막을 포함한다.
본 발명의 일 실시예에 따른 반도체소자의 형성방법은 p형 반도체기판에 n형 불순물확산층을 형성하는 단계를 포함한다. 상기 n형 불순물확산층을 갖는 반도체기판 전면에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 n형 불순물확산층의 소정영역을 노출시키는 콘텍홀을 형성한다. 상기 콘텍홀 내부를 채우는 아세닉 도프트 폴리실리콘막(As doped poly silicon layer)을 형성한다.
구체적으로, 상기 아세닉 도프트 폴리실리콘막을 형성하는 방법은 상기 콘텍홀 내부의 일부를 채우는 제1 아세닉 도프트 폴리실리콘막을 형성하고, 상기 제1 아세닉 도프트 폴리실리콘막 상에 상기 콘텍홀을 채우는 제2 아세닉 도프트 폴리실리콘막을 형성하는 단계를 포함한다. 이때, 상기 제2 아세닉 도프트 폴리실리콘막의 증착율은 상기 제1 아세닉 도프트 폴리실리콘막에 비하여 크다.
본 발명의 다른 실시예에 따른 반도체소자의 형성방법은 p형 반도체기판에 n형 활성영역을 형성하는 단계를 포함한다. 상기 n형 활성영역을 갖는 반도체기판 전면에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 n형 활성영역의 소정영역을 노출시키는 콘텍홀을 형성한다. 상기 콘텍홀 내부를 포함한 반도체기판 전면에 아세닉 도프트 폴리실리콘막을 형성하고, 상기 아세닉 도프트 폴리실리콘막 상에 상기 콘텍홀을 채우는 포스포러스 도프트 폴리실리콘막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
(실시예 1)
도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이고, 도 6A는 종래기술을 적용하여 형성된 트랜지스터의 특성을 설명하기 위한 게이트 전압에 따른 드레인 전류를 나타내는 그래프이며, 도 6B는 본 발명을 적용하여 형성된 트랜지스터의 특성을 설명하기 위한 게이트 전압에 따른 드레인 전류를 나타내는 그래프이다. 도 6A 및 도 6B의 그래프들의 가로축은 게이트 전압을 나타내고, 그래프들의 세로축은 드레인 전류를 나타낸다.
도 2를 참조하면, p형 반도체기판(101)에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 활성영역을 갖는 반도체기판(101) 전면에 게이트절연막(103), 게이트 전극막(104) 및 하드마스크막(105)을 차례로 형성한다. 상기 소자분리막(102)은 트렌치 소자분리막으로 형성할 수 있으며, 상기 게이트절연막(103)은 일반적인 게이트절연막으로 사용되는 열산화막으로 형성할 수 있다. 상기 게이트 전극막(104)은 도프트 폴리실리콘막 또는 폴리사이드막으로 형성할 수있다. 상기 폴리사이드막은 차례로 적층된 도프트 폴리실리콘막 및 금속실리사이드막으로 구성된다. 상기 하드마스크막(105)은 상기 게이트 전극막(104) 및 일반적인 층간절연막으로 사용되는 실리콘산화막에 대하여 식각선택비를 갖는 절연막, 예를 들면, 실리콘질화막으로 형성할 수 있다.
도 3을 참조하면, 상기 하드마스크막(105), 상기 게이트 전극막(104) 및 상기 게이트 절연막(103)을 연속적으로 패터닝하여 차례로 적층된 게이트절연막 패턴(103a), 게이트 전극(104a) 및 하드마스크 패턴(105a)을 형성한다. 상기 하드마스크 패턴(105a), 상기 게이트 전극(104a) 및 상기 게이트절연막 패턴(103a)은 게이트 패턴(106)을 구성한다. 상기 게이트 패턴(106)은 상기 활성영역을 가로지른다. 상기 게이트 패턴(106) 및 상기 소자분리막(102)을 이온주입마스크로 사용하여 n형 불순물이온들을 주입하여 상기 활성영역에 불순물확산층(108)을 형성한다. 상기 게이트 패턴(106) 양측벽에 스페이서(107)를 형성한다. 상기 스페이서(107)는 일반적인 층간절연막으로 사용되는 실리콘산화막에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다.
상기 스페이서(107)를 형성한 후에, 상기 게이트 패턴(106), 상기 스페이서(107) 및 상기 소자분리막(102)을 이온주입 마스크로 사용하여, 상기 n형 불순물 이온들의 도즈(dose)보다 높은 도즈로 n형 불순물 이온들을 주입하여 고농도 불순물확산층(미도시함)을 추가로 형성할 수 있다.
상기 n형 불순물확산층(108)은 소오스/드레인 영역에 해당하고, 상기 n형 불순물확산층(108) 및 상기 게이트 패턴(106)은 트랜지스터를 구성한다. 상기 n형 불순물확산층(108)을 갖는 반도체기판(101) 전면에 층간절연막(109)을 형성한다. 상기 층간절연막(109)은 일반적인 층간절연막으로 사용되는 CVD 실리콘산화막으로 형성하는 것이 바람직하다.
도 4, 도 5, 도 6A 및 도 6B을 참조하면, 상기 층간절연막(109)을 패터닝 하여 상기 n형 불순물확산층(108)의 소정영역을 노출시키는 콘텍홀(110)을 형성한다. 이때, 상기 콘텍홀(110)은 상기 스페이서(107)에 기인하여 자기정렬 콘텍홀로 형성될 수 있다. 다시 말해서, 상기 콘텍홀(110)의 측벽 일부분은 상기 스페이서(107)의 일측벽으로 이루어질 수 있다.
상기 반도체기판(101) 전면에 상기 콘텍홀(110) 내부를 채우는 아세닉 도프트 폴리실리콘막(120, As doped polycrystalline silicon layer; 이하 As doped poly-silicon layer)을 형성한다. 상기 아세닉 도프트 폴리실리콘막(120)은 Ⅴ족원소 중 포스포러스에 비하여 확산계수가 낮은 아세닉(As; Arsenic) 불순물로 도핑된다. 상기 아세닉 도프트 폴리실리콘막(120)을 상기 층간절연막(109)이 노출될때가지 평탄화시키어 상기 콘텍홀(110) 내부에 콘텍플러그(120a)를 형성한다.
상기 아세닉(As)의 확산 계수는 0.32㎠/sec이다. 이는 포스포러스(P; phosphorus)의 확산계수인 10.5㎠/sec에 비하여 약 1/33 배로 작다. 이로 인하여, 상기 콘텍플러그(120a)내의 불순물이 상기 n형 불순물확산층(108)으로 확산되는 현상을 최소화할 수 있다. 이에 따라, 상기 n형 불순물확산층(108)의 불순물 농도가 증가하여, 상기 n형 불순물확산층(108)이 추가확산 되는 현상을 최소화할 수 있다. 그 결과, 상기 트랜지스터의 펀치스루(punch through) 특성을 개선할 수 있다. 상기 트랜지스터의 개선된 특성을 설명하기 위한 그래프를 도 6A 및 도 6B에 도시하였다.
종래기술을 적용하여 형성된 트랜지스터인 시료 1은 상기 게이트 패턴(106)의 폭이 0.205마이크로미터(㎛)이고, 상기 게이트 패턴(106)의 길이(length)는 0.18마이크로미터(㎛)이다. 상기 시료 1의 상기 n형 불순물확산층(108)은 포스포러스 불순물 이온들을 1.4×1013atoms/㎠ 의 도즈(dose)량으로 20KeV의 에너지로 주입하여 형성하였다. 상기 시료 1의 상기 콘텍플러그(120a)는 1.0×1020atoms/㎤의 농도로 도핑된 포스포러스 도프트 폴리실리콘막으로 형성하였다.
상기 시료 1의 게이트 전압에 따른 드레인 전류의 특성 그래프를 도 6A에 도시하였다. 곡선(151)은 상기 시료 1의 드레인에 0.1V를 인가 한후, 상기 게이트 전극(104a)을 변화시키면서 측정한 드레인 전류들을 도시한 그래프이며, 곡선(152)는 상기 시료 1의 드레인에 2.0V를 인가한 후, 상기 게이트 전극(104a)을 변화시키면서 측정한 드레인 전류들을 도시한 그래프이다. 상기 측정한 드레인 전류들 중 소정의 드레인 전류(Idc), 예컨대, 10-7A/㎛ 에 상응하는 상기 곡선(151)의 게이트 전압은 1.18V이며, 상기 곡선(152)의 게이트 전압은 0.96V이다. 상기 게이트 전압들간의 전압차(△Va)는 0.22V이다.
본 발명을 적용하여 형성된 트랜지스터인 시료 2는 상기 시료 1과 유사하다. 상기 시료 2와 상기 시료 1의 차이점은 상기 콘텍플러그(120a)를 형성한 물질막이다.
상기 시료 2의 경우, 상기 콘텍플러그(120a)는 3.0×1020atoms/㎤의 농도로 도핑된 아세닉 도프트 폴리실리콘막으로 형성하였다. 상기 시료 2의 게이트 전압에 따른 드레인 전류의 특성 그래프를 도 6B에 도시하였다. 곡선(161)은 상기 시료 2의 드레인에 0.1V를 인가한 후, 상기 게이트 전압을 변화시키면서 측정한 드레인 전류들을 도시한 그래프이다. 곡선(162)는 상기 시료 2의 드레인에 2.0V를 인가한 후, 상기 게이트 전압을 변화시키면서 측정한 드레인 전류들을 도시한 그래프이다. 상기 소정의 드레인 전류(Idc)가 10-7A/㎛ 일때, 상기 곡선(161)의 게이트 전압은 0.98V이며, 상기 곡선(162)의 게이트 전압은 0.93V이다. 이들 전압들간의 전압차(△Vb)는 0.05V이다.
상기 전압차(△Va)와 상기 전압차(△Vb)를 비교하면, 상기 전압차(△Vb)가 작다. 이는, 상기 콘텍플러그(120a)를 상기 아세닉 도프트 폴리실리콘막으로 형성함을써, 상기 콘텍플러그(120a)내의 불순물들이 상기 n형 불순물확산층(108)으로 확산되는 정도가 최소화되었음을 의미한다. 다시 말해서, 상기 n형 불순물확산층(108)이 종래에 비하여 낮은 불순물 농도를 가짐으로써, 추가확산되는 현상이 최소화되었다. 그 결과, 상기 드레인에 인가되는 전압이 높아질지라도, 상기 드레인의 에너지장벽이 낮아지는 현상(DIBL; Drain Induce Barrier Lowering)이 최소화될 수 있다. 이에 따라, 상기 n형 불순물확산층들(108, 소오스/드레인 영역) 간의 펀치스루(punch through) 특성을 개선할 수 있다.
상기 아세닉 도프트 폴리실리콘막(120)은 매엽식 증착장비(single wafertype deposition apparatus)로 형성하는 것이 바람직하다. 상기 매엽식 증착장비는 반도체기판인 웨이퍼가 1매씩 장착되는 챔버 및 로드락(load lock)를 갖는다. 이로 인하여, 여러장의 웨이퍼를 동시에 공정을 진행하는 배치형 증착장비(batch type depostion apparatus)에 비하여 장비의 외부로부터 유입되는 산소량을 최소화 할 수 있다. 그 결과, 상기 아세닉 도프트 폴리실리콘막(120)과 상기 n형 불순물확산층(108) 사이의 계면에 형성될 수 있는 자연산화막을 최소화할 수 있다. 이에 따라, 상기 아세닉 도프트 폴리실리콘막(120) 및 상기 n형 불순물확산층(108)의 접촉저항을 감소시킬수 있다. 상기 아세닉 도프트 폴리실리콘막(120)의 도핑 방식은 상기 챔버내에서 인시츄(in-situ) 방식으로 도핑되는 것이 바람직하다.
다른 방법으로, 상기 아세닉 도프트 폴리실리콘막(120)을 차례로 적층된 제1 및 제2 아세닉 도프트 폴리실리콘막(115, 117)의 이중막으로 형성할 수 있다. 상기 제1 및 제2 아세닉 도프트 폴리실리콘막(115, 117)의 증착율을 달리하여, 상기 콘텍홀(110) 내부의 보이드(void)를 방지함과 동시에, 상기 아세닉 도프트 폴리실리콘막(120)의 생산 효율(throughput)을 향상시킬 수 있다. 이 방법은 먼저, 상기 콘텍홀(110) 내부의 일부를 채우는 제1 아세닉 도프트 폴리실리콘막(115)을 형성한다. 상기 제1 아세닉 도프트 폴리실리콘막(115) 상에 상기 콘텍홀(110) 내부를 완전히 채우는 제2 아세닉 도프트 폴리실리콘막(117)을 형성한다. 이때, 상기 제2 아세닉 도프트 폴리실리콘막(117)은 상기 제1 아세닉 도프트 폴리실리콘막(115)에 비하여 높은 증착율(high deposition rate)로 형성한다.
다시 말해서, 상기 제2 아세닉 도프트 폴리실리콘막(117)에 비하여 낮은 증착율로 형성되는 상기 제1 아세닉 도프트 폴리실리콘막(115)으로 상기 콘텍홀(110) 내부의 일부를 채운다. 이때, 상기 제1 아세닉 도프트 폴리실리콘막(115)은 낮은 증착율로 인하여 상기 제2 아세닉 도프트 폴리실리콘막(117)에 비하여 우수한 스텝커버러지 특성을 갖는다. 이로 인하여, 상기 콘텍홀(110)의 일부는 보이드 없이 채울수 있다. 그 결과, 상기 콘텍홀(110)의 나머지 내부는 종횡비가 감소한다. 상기 제1 아세닉 도프트 폴리실리콘막(115) 상에 상기 콘텍홀(110)을 채우는 상기 제2 아세닉 도프트 폴리실리콘막(117)을 형성한다. 이때, 상기 제2 아세닉 도프트 폴리실리콘막(117)은 상기 제1 아세닉 도프트 폴리실리콘막(117)에 비하여 높은 증착율로 형성됨으로, 생산성을 향상시킬 수 있다.
상기 제1 아세닉 도프트 폴리실리콘막(115)은 100Å/min 내지 300Å/min의 증착율로 형성하는 것이 바람직하다. 상기 제2 아세닉 도프트 폴리실리콘막(117)은 800Å/min 내지 1500Å/min의 증착율로 형성하는 것이 바람직하다.
(실시예 2)
본 발명의 다른 실시예에 따른 반도체 소자의 형성방법은 상술한 실시예와 유사하다. 다른 점은 콘텍홀을 채우는 도전막을 이중막으로 형성하되, 상기 이중막의 각각은 다른 불순물로 도핑된다. 본 발명의 다른 실시예에서, 게이트 패턴 및 층간절연막을 형성하는 방법은 도 2 및 도 3에서 설명한 방법과 동일하므로, 중복을 피하기 위하여 생략한다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 형성방법을 설명하기 위한 단면도들이다.
도 7 및 도 8을 참조하면, 상기 층간절연막(109)을 패터닝하여 상기 n형 불순물확산층(108)의 소정영역을 노출시키는 콘텍홀(110)을 형성한다. 상기 콘텍홀(110)을 갖는 반도체기판(101) 전면에 콘포말하게 아세닉 도프트 폴리실리콘막(200)을 형성하고, 상기 아세닉 도프트 폴리실리콘막(200) 상에 상기 콘텍홀(110)을 채우는 포스포러스 도프트 폴리실리콘막(210)을 형성한다. 이때, 포스포러스에 비하여 낮은 확산계수를 갖는 아세닉으로 도핑된 상기 아세닉 도프트 폴리실리콘막(200)으로 인하여, 상기 포스포러스 도프트 폴리실리콘막(210)의 불순물인 포스포러스가 상기 n형 불순물확산층(108)으로 확산되는 현상을 최소화할 수 있다. 그 결과, 트랜지스터의 펀치스루(punch through) 특성을 개선할 수 있다.
상기 포스포러스 도프트 폴리실리콘막(210) 및 상기 아세닉 도포트 폴리실리콘막(200)을 상기 층간절연막(109)이 노출될때까지 평탄화시키어 상기 콘텍홀(110) 내부에 차례로 적층된 아세닉 도프트 폴리실리콘막 패턴(200a) 및 포스포러스 도프트 폴리실리콘막 패턴(210a)을 형성한다. 상기 아세닉 및 포스포러스 도프트 폴리실리콘막 패턴(200a, 210a)은 콘텍플러그(220)를 구성한다. 상기 콘텍플러그(220)는 일반적으로, 아세닉에 비하여 비저항이 낮은 포스포러스로 도핑된 상기 포스포러스 도프트 폴리실리콘막 패턴(210a)을 포함한다. 이로 인하여, 상기 콘텍플러그(220)의 저항이 감소한다.
상기 아세닉 도프트 폴리실리콘막(200)은 반도체기판인 웨이퍼를 1매씩 챔버내에 인입하여 물질막을 형성하는 매엽식 증착장비로 형성하는 것이 바람직하다. 상기 아세닉 도프트 폴리실리콘막(200)의 도핑방법은 폴리실리콘막을 형성함과 동시에 도핑을 진행하는 인시츄(in-situ)방식을 사용하는 것이 바람직하다.
상기 포스포러스 도프트 폴리실리콘막(210)은 상기 매엽식 증착장비로 형성할 수 있다. 이에 더하여, 상기 포스포러스 도프트 폴리실리콘막(210)은 배치형 증착장비로 형성할 수 있다. 상기 포스포러스 도프트 폴리실리콘막(210)의 도핑방법은 상기 인시츄(in-situ)방식을 사용할 수 있다. 이와는 달리, 언도프트(undoped) 폴리실리콘막을 형성한 후, POCl3으로 도핑할 수 있다.
상술한 바와 같이, 본 발명에 따르면, n형 불순물확산층을 노출시키는 콘텍홀의 내부에 포스포러스에 비하여 확산계수가 작은 아세닉으로 도핑된 폴리실리콘막을 형성함으로써, 도핑된 폴리실리콘막 내의 불순물이 상기 n형 불순물확산층으로 확산되는 현상을 최소화할 수 있다. 그 결과, 소오스 영역과 드레인 영역간의 펀치스루 특성을 개선할 수 있다.

Claims (22)

  1. n형 불순물확산층을 갖는 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 n형 불순물확산층의 소정영역을 노출시키는 콘텍홀을 형성하는 단계; 및
    상기 콘텍홀을 포함하는 반도체기판 전면에 도프트 폴리실리콘막을 형성하는 단계를 포함하되, 상기 도프트 폴리실리콘막은 Ⅴ족 원소 중 포스포러스(P;Phosphorus)에 비하여 확산 계수가 작은 원소에 의해 인시츄(in-situ)로 도핑된 적어도 하나의 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 도프트 폴리실리콘막은 아세닉 도프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  3. 제 2 항에 있어서,
    상기 아세닉 도프트 폴리실리콘막을 형성하는 단계는,
    상기 콘텍홀 내부의 일부를 채우는 제1 아세닉 도프트 폴리실리콘막을 형성하는 단계; 및
    상기 제1 아세닉 도프트 폴리실리콘막 상에 상기 콘텍홀을 채우는 제2 아세닉 도프트 폴리실리콘막을 형성하는 단계를 포함하되, 상기 제2 아세닉 도프트 폴리실리콘막은 상기 제1 아세닉 도프트 폴리실리콘막에 비하여 높은 증착율로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 도프트 폴리실리콘막은 차례로 적층된 아세닉 도프트 폴리실리콘막 및 포스포러스 도프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 도프트 폴리실리콘막을 형성한 후에,
    상기 도프트 폴리실리콘막을 상기 층간절연막이 노출될때까지 평탄화하여 상기 콘텍홀 내에 콘텍플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  6. p형 반도체기판에 n형 불순물확산층을 형성하는 단계;
    상기 n형 불순물확산층을 갖는 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 n형 불순물확산층의 소정영역을 노출시키는 콘텍홀을 형성하는 단계; 및
    상기 콘텍홀 내부를 채우는 아세닉 도프트 폴리실리콘막을 형성하는 단계를 포함하되, 상기 아세닉 도프트 폴리실리콘막은 인시츄(in-situ)방식으로 도핑하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 n형 불순물확산층을 형성하는 단계는,
    상기 p형 반도체기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역을 가로지르는 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴 양측의 활성영역에 n형 불순물이온들을 주입하여 상기 n형 불순물확산층을 형성하는 단계를 포함하는 반도체소자의 형성방법.
  8. 제 6 항에 있어서,
    상기 층간절연막은 CVD 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 제 6 항에 있어서,
    상기 아세닉 도프트 폴리실리콘막은 매엽식(single wafer type) 증착장비로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  10. 삭제
  11. 제 6 항에 있어서,
    상기 아세닉 도프트 폴리실리콘막을 형성하는 단계는,
    상기 콘텍홀 내부의 일부를 채우는 제1 아세닉 도프트 폴리실리콘막을 형성하는 단계; 및
    상기 제1 아세닉 도프트 폴리실리콘막 상에 상기 콘텍홀 내부를 채우는 제2 아세닉 도프트 폴리실리콘막을 형성하는 단계를 포함하되, 상기 제2 아세닉 도프트 폴리실리콘막은 상기 제1 아세닉 도프트 폴리실리콘막에 비하여 높은 증착율로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 제 6 항에 있어서,
    상기 아세닉 도프트 폴리실리콘막을 형성한 후에,
    상기 아세닉 도프트 폴리실리콘막을 상기 층간절연막이 노출될때까지 평탄화시키어 상기 콘텍홀 내부에 콘텍플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. p형 반도체기판에 n형 불순물확산층을 형성하는 단계;
    상기 n형 불순물확산층을 갖는 반도체기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 n형 불순물확산층의 소정영역을 노출시키는 콘텍홀을 형성하는 단계;
    상기 콘텍홀 내부를 포함하는 반도체기판 전면에 콘포말하게 아세닉 도프트 폴리실리콘막을 형성하는 단계; 및
    상기 아세닉 도프트 폴리실리콘막 상에 상기 콘텍홀 내부를 채우는 포스포러스 도프트 폴리실리콘막을 형성하는 단계를 포함하되, 상기 아세닉 도프트 폴리실리콘막은 인시츄(in-situ)방식으로 도핑하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 n형 불순물확산층을 형성하는 단계는,
    상기 p형 반도체기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역을 가로지르는 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴 양측의 활성영역에 n형 불순물이온들을 주입하여 상기 n형 불순물확산층을 형성하는 단계를 포함하는 반도체소자의 형성방법.
  15. 제 13 항에 있어서,
    상기 층간절연막은 CVD 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 제 13 항에 있어서,
    상기 아세닉 도프트 폴리실리콘막은 매엽식(single wafer type) 증착장비로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  17. 삭제
  18. 제 13 항에 있어서,
    상기 포스포러스 도프트 폴리실리콘막은 매엽식 증착장비로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  19. 제 13 항에 있어서,
    상기 포스포러스 도프트 폴리실리콘막은 배치형(batch type) 증착장비로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
  20. 제 13 항에 있어서,
    상기 포스포러스 도프트 폴리실리콘막은 인시츄 방식으로 도핑하는 것을 특징으로 하는 반도체소자의 형성방법.
  21. 제 13 항에 있어서,
    상기 포스포러스 도프트 폴리실리콘막은 POCl3으로 도핑하는 것을 특징으로하는 반도체소자의 형성방법.
  22. 제 13 항에 있어서,
    상기 포스포러스 도프트 폴리실리콘막을 형성한 후에,
    상기 포스포러스 및 아세닉 도프트 폴리실리콘막을 상기 층간절연막이 노출될때까지 평탄화시키어 상기 콘텍홀 내부에 차례로 적층된 아세닉 도프트 폴리막 패턴 및 포스포러스 도프트 폴리막 패턴을 형성하는 단계를 포함하되, 상기 아세닉 및 포스포러스 도프트 폴리막 패턴은 상기 콘텍홀 내부를 채우는 콘텍플러그를 구성하는 것을 특징으로 하는 반도체소자의 형성방법.
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