KR101145313B1 - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트저항을 감소시키고 채널효율을 증가시킬 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 상기 비트라인과 교차하는 방향의 게이트라인을 형성하는 단계; 및 상기 게이트라인의 양측벽에 채널막을 형성하는 단계를 포함하고, 상술한 본 발명은 공정 난이도가 높은 비트라인콘택 공정이 생략되므로 공정이 단순화되어 비용을 절감할 수 있고, 아울러 공정 불량이 적어 수율을 향상시킬 수 있는 효과가 있다. 또한, 본 발명은 기판 위에 비트라인을 형성하므로써 패터닝이 용이하다. 또한, 본 발명은 게이트전극 양측벽에 형성되는 채널막을 이용한 양면 채널을 형성하므로써 채널효율을 증가시킬 수 있는 효과가 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 수직 채널을 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM의 집적도가 증가함에 따라 2차원(2 Dimension; 2D) 구조의 한계가 크게 대두되고 있다. 그 해결 방법으로 수직게이트(Vertical gate; VG) 구조의 3차원 DRAM(이하 'VG DRAM'이라 약칭함)을 연구 개발하고 있다.
수직게이트 구조의 3차원 DRAM은 바디(Body)와 바디 상에 형성된 필라(Pillar)로 이루어진 활성영역(Active region), 매립비트라인(Buried Bitline; BBL) 및 수직게이트(Vertical gate; VG)를 포함한다. 이웃하는 활성영역은 트렌치(Trench)에 의해 분리되며, 트렌치 내부를 부분 매립하는 매립비트라인(BBL)이 형성된다. 매립비트라인(BBL)은 바디의 어느 하나의 측벽과 전기적으로 연결된다. 매립비트라인 상부에 형성되는 수직게이트(VG)는 필라(Pillar)의 측벽에 형성되고, 필라의 내부에는 소스(Source)와 드레인(Drain)이 형성된다. 수직게이트(VG)에 의해 소스와 드레인 사이에 수직채널(Vertical Channel)이 형성된다.
하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 OSC(One-Side-Contact) 공정이 필요하다. OSC 공정은 SSC(Single-Side-contact) 공정이라고도 한다. 이하, OSC 공정을 '측벽콘택 공정'이라 약칭하기로 한다. 측벽콘택 공정은 이웃하는 활성영역 중 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 공정이다. 측벽콘택은 비트라인콘택이다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 트렌치(12)에 의해 분리된 복수의 활성영역(13)이 형성된다. 활성영역(13)의 상부에는 하드마스크막(14)이 형성된다. 활성영역(13)의 측벽에는 절연막(15)이 형성되며, 절연막(15)은 활성영역(13)의 어느 하나의 측벽 일부를 노출시키도록 패터닝되어 있다. 이를 측벽콘택이라 한다. 측벽콘택을 통해 활성영역(13)에 연결되는 매립비트라인(17)이 형성된다. 매립비트라인(17)은 트렌치(12)를 부분 매립한다.
그러나, 종래기술은 활성영역(13)이 높은 종횡비를 갖기 때문에 측벽콘택을 형성하기 위한 공정 공정 난이도가 높고 측벽콘택의 특성을 균일하게 확보하기 어렵다. 결국 반도체장치의 전기적 특성의 열화가 발생한다.
본 발명은 비트라인콘택없이 비트라인 패터닝이 용이하고 채널효율을 증가시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 기판 상부에 형성된 비트라인; 상기 비트라인 상에 형성된 절연막; 상기 절연막 상에 형성된 게이트라인; 및 상기 게이트라인의 양측벽에 형성되고 일부가 상기 비트라인과 접촉하는 채널막을 포함하는 것을 특징으로 한다. 상기 채널막은 상기 게이트라인의 양측벽에 형성된 제1채널막; 및 상기 제1채널막의 측벽을 덮고 일측 끝단이 상기 비트라인과 접촉하도록 연장된 제2채널막을 포함하는 것을 특징으로 한다. 상기 제2채널막의 타측 끝단은 상기 게이트라인의 상부까지 연장되고, 상기 제2채널막의 타측 끝단에 연결되는 콘택플러그를 더 포함하고, 상기 콘택플러그에 연결된 스토리지노드를 더 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 비트라인을 형성하는 단계; 상기 비트라인 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 상기 비트라인과 교차하는 방향의 게이트라인을 형성하는 단계; 및 상기 게이트라인의 양측벽에 형성되고 일부가 상기 비트라인과 접촉하는채널막을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 채널막을 형성하는 단계는, 상기 게이트라인을 포함한 전면에 제3도전막을 형성하는 단계; 상기 제3도전막을 에치백하는 단계; 및 상기 제3도전막을 포함한 전면에 제4도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 공정 난이도가 높은 비트라인콘택 공정이 생략되므로 공정이 단순화되어 비용을 절감할 수 있고, 아울러 공정 불량이 적어 수율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 기판 위에 비트라인을 형성하므로써 패터닝이 용이하다.
또한, 본 발명은 게이트전극 양측벽에 형성되는 채널막을 이용하여 수직구조의 양면 채널을 형성하므로써 채널효율을 증가시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 도면이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 도면이다. 이하, 설명의 편의상 A-A' 방향은 비트라인과 교차하는 방향으로 절취한 단면이라 하고, B-B' 방향은 게이트라인과 교차하는 방향으로 절취한 단면이라 한다.
도 2를 참조하면, 기판(21) 상부에 제1절연막(22)이 형성되고, 제1절연막(22) 상에 비트라인(BL)이 형성된다. 비트라인(BL)은 금속막(23)과 폴리실리콘막(24)이 적층된다.
비트라인(BL) 상에 제2절연막(25A)이 형성되고, 제2절연막(25A) 상에 게이트전극(26A)이 형성된다. 게이트전극(26A)의 상부에는 게이트하드마스크막(27A)이 형성된다. 게이트전극(26A)의 양측벽에 형성되고 일부가 비트라인(BL)과 접촉하는 채널막(29A, 30)이 형성된다. 채널막(29A, 30)은 게이트전극(26A)의 양측벽에 형성된 제1채널막(29A)과 제1채널막(29A)의 측벽을 덮고 일측 끝단이 비트라인(BL)과 접촉하도록 연장된 제2채널막(30)을 포함한다. 제2채널막(30)의 타측 끝단은 게이트하드마스크막(27A)의 상부까지 연장된다. 제2채널막(30)의 타측 끝단에 연결되는 콘택플러그(33)를 포함한다. 콘택플러그(33)에 연결된 스토리지노드(34)를 포함한다. 콘택플러그(33)는 층간절연막(31)에 형성된 콘택홀(도면부호 생략)에 매립되어 제2채널막(30)과 연결된다.
게이트전극(26A) 및 게이트하드마스크막(27A)이 적층된 구조는 게이트라인(G)이 된다. 게이트라인(G)의 양측벽과 제1채널막(29A) 사이에 형성된 게이트절연막(28A)을 더 포함한다. 비트라인(BL)과 게이트전극(26A)은 서로 교차한다. 바람직하게, 수직방향으로 서로 교차한다.
도 2에 따르면, 게이트전극(26A)이 비트라인(BL)의 상부에 형성되고, 게이트전극(26A)과 비트라인(BL)은 서로 수직방향으로 교차한다. 그리고, 게이트전극(26A)의 양측벽에 제1,2채널막(29A, 30)이 형성된다. 이에 따라 제1,2채널막(29A, 30)은 수직방향의 채널을 형성한다. 아울러, 제1,2채널막(29A, 30)은 양면 채널을 형성한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다. 이하, 설명의 편의상 A-A' 방향은 비트라인과 교차하는 방향으로 절취한 단면이라 하고, B-B' 방향은 게이트라인과 교차하는 방향으로 절취한 단면이라 한다.
도 3a에 도시된 바와 같이, 기판(21) 상에 제1절연막(22)을 형성한다. 기판(21)은 실리콘기판을 포함한다. 제1절연막(22)은 산화막을 포함하는데, 예컨대, 실리콘산화막을 포함한다.
제1절연막(22) 상에 제1도전막을 형성한다. 제1도전막은 금속막(23)과 폴리실리콘막(24)을 적층하여 형성한다. 금속막(23)은 텅스텐막을 포함한다. 폴리실리콘막(24)은 도우프드 폴리실리콘막을 포함하는데, 예를 들어, N형 불순물이 도핑된 폴리실리콘막을 포함한다. 제1도전막은 N형 불순물이 도핑된 폴리실리콘막을 단독으로 사용할 수도 있다.
이어서, 제1도전막을 패터닝하여 비트라인(BL)을 형성한다. 이에 따라, 비트라인(BL)은 어느 한 방향(예, B-B' 방향)으로 연장된다. 비트라인(BL)은 금속막(23)과 폴리실리콘막(24)이 적층된 구조가 된다.
도 3b에 도시된 바와 같이, 비트라인(BL)을 포함한 전면에 제2절연막(25)을 형성한다. 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 제2절연막(25)을 평탄화한다. 제2절연막(25)은 비트라인(BL)과 게이트라인간의 층간절연막 역할을 한다. 제2절연막(25)은 그 두께를 적절히 제어한다. 이로써 게이트전극이 채널을 제어하는데 유리하다. 바람직하게, 제2절연막(25)은 100～300Å의 두께로 형성한다. 100Å보다 얇게 되면 비트라인(BL)과 게이트라인간의 간섭이 발생하고, 300Å보다 두꺼우면 채널을 제어하기 어렵다.
제2절연막(25) 상에 제2도전막(26)을 형성한다. 제2도전막(26)은 게이트전극으로 사용되는 물질이다. 제2도전막(26)은 금속막 또는 폴리실리콘막을 포함한다. 또한, 제2도전막(26)은 금속막과 폴리실리콘막을 적층하여 형성할 수 있다.
이어서, 제2도전막(26) 상에 하드마스크막(27)을 형성한다. 하드마스크막(27)은 실리콘질화막 등의 질화막을 포함한다. 하드마스크막(27)은 그 두께를 적절히 제어한다. 이로써 게이트전극이 채널을 제어하는데 유리하다. 바람직하게, 하드마스크막(27)은 100～300Å의 두께로 형성한다. 100Å보다 얇게 되면 게이트전극과 콘택플러그간의 간섭이 발생하고, 300Å보다 두꺼우면 채널을 제어하기 어렵다. 하드마스크막(27)은 게이트하드마스크막이 된다.
도 3c에 도시된 바와 같이, 제2도전막(26)을 패터닝하여 게이트전극(26A)을 형성한다. 제2도전막(26)을 패터닝하기 위해 감광막을 이용하여 게이트마스크(도시 생략)를 이용할 수 있다. 먼저, 하드마스크막(27)을 식각하여 게이트하드마스크막(27A)을 형성한 후, 게이트하드마스크막(27A)을 식각장벽으로 이용하여 제2도전막(26)을 식각한다. 게이트전극(26A)은 비트라인(BL)과 수직방향으로 교차하는 방향으로 패터닝된다. 제2도전막(26) 식각후에 제2절연막(25)을 식각한다. 예컨대, B-B' 방향에서 제2절연막(25)이 식각되어 제2절연막(25A)이 잔류한다. A-A' 방향에서는 제2도전막(26), 하드마스크막(27) 및 제2절연막(25)을 식각하지 않는다. 이로써 비트라인(BL)과 게이트전극(26A)이 수직방향으로 교차하면서 형성된다.
위와 같이, 비트라인(BL) 상부에 게이트전극(26A)이 형성되는 구조가 된다. 게이트전극(26A) 및 게이트하드마스크막(27A)이 적층된 구조를 게이트라인(G)이라 한다.
도 3d에 도시된 바와 같이, 게이트하드마스크막(27A)을 포함한 전면에 게이트절연막(28)을 형성한다. 게이트절연막(28)은 실리콘산화막을 포함한다. 또한, 게이트절연막(28)은 고율전율을 갖는 물질로 형성할 수도 있다.
게이트절연막(28) 상에 제3도전막(29)을 형성한다. 제3도전막(29)은 폴리실리콘막으로 형성하며, 얇은 두께로 형성한다. 제3도전막(29)은 언도우프드 폴리실리콘막, P형 불순물이 도핑된 폴리실리콘막, N형 불순물이 도핑된 폴리실리콘막 중에서 선택된 어느 하나를 포함한다.
도 3e에 도시된 바와 같이, 제3도전막(29)과 게이트절연막(28)을 선택적으로 식각한다. 예컨대, 에치백공정을 진행하며, 이에 따라, 제1채널막(29A)과 게이트절연막(28A)이 게이트전극(26A)의 측벽에 잔류한다. 제1채널막(29A)과 게이트전극(26A)에 의해 수직방향의 채널이 형성된다. 제1채널막(29A)과 게이트절연막(28A)은 게이트하드마스크막(27A) 및 제2절연막(25A)의 측벽에도 잔류한다
제1채널막(29A)과 게이트절연막(28A)을 에치백공정을 통해 선택적으로 식각하면, 비트라인(BL)의 상부 표면이 노출된다.
도 3f에 도시된 바와 같이, 제4도전막(30)을 형성한다. 제4도전막(30)은 폴리실리콘막을 포함한다. 제4도전막(30)은 언도우프드 폴리실리콘막, P형 불순물이 도핑된 폴리실리콘막, N형 불순물이 도핑된 폴리실리콘막 중에서 선택된 어느 하나를 포함한다. 제4도전막(30)은 제1채널막(29A)과 연결되며, 게이트절연막(28A) 및 게이트하드마스크막(27A)에 의해 게이트전극(26A)과는 절연된다. 아울러, 제4도전막(30)은 비트라인(BL)과 연결된다. 결국, 제4도전막(30)과 비트라인(BL)은 콘택플러그 없이 직접 연결된다. 제4도전막(30)은 채널이 된다. 이하, '제2채널막(30)'이라 약칭하기로 한다.
도 3g에 도시된 바와 같이, 제2채널막(30) 상에 제3절연막(31)을 형성한다. 제3절연막(31)은 실리콘산화막을 포함한다.
제3절연막(31)을 선택적으로 패터닝하여 콘택홀(32)을 형성한다. 콘택홀(32)은 제2채널막(30)의 일부 표면을 노출시키며, 바람직하게는 게이트하드마스크막(27A) 상부의 제2채널막(30)을 일부 노출시킨다.
도 3h에 도시된 바와 같이, 콘택홀(32)에 매립되는 콘택플러그(33)를 형성한다. 이때, 콘택플러그(33)는 스토리지노드콘택플러그가 된다. 콘택플러그(33)는 폴리실리콘을 증착한후 CMP 또는 에치백공정을 진행하여 형성한다.
콘택플러그(33) 상에 스토리지노드(34)를 형성한다. 스토리지노드(34)는 실린더 형태를 갖는다. 다른 실시예에서, 스토리지노드(34)는 필라형태를 가질 수 있다.
상술한 실시예에 따르면, 본 발명의 반도체장치는 게이트전극(26A)의 양측벽에 채널막이 형성되는 수직구조의 양면 채널을 갖는다. 이에 따라 채널면적을 두배로 증가시켜 채널효율이 증대된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 제1절연막
23 : 금속막 24 : 폴리실리콘막
25A : 제2절연막 26A : 게이트전극
27A : 게이트하드마스크막 28A : 게이트절연막
29A : 제1채널막 30 : 제2채널막
33 : 콘택플러그 34 : 스토리지노드

Claims (15)

  1. 기판 상부에 형성된 비트라인;
    상기 비트라인 상에 형성된 절연막;
    상기 절연막 상에 형성된 게이트라인;
    상기 게이트라인의 양측벽에 형성된 제1채널막; 및
    상기 제1채널막의 측벽을 덮고 일측 끝단이 상기 비트라인과 접촉하도록 연장된 제2채널막
    을 포함하는 반도체장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2채널막의 타측 끝단은 상기 게이트라인의 상부까지 연장되고, 상기 제2채널막의 타측 끝단에 연결되는 콘택플러그를 더 포함하는 반도체장치.
  4. 제3항에 있어서,
    상기 콘택플러그에 연결된 스토리지노드를 더 포함하는 반도체장치.
  5. 제1항에 있어서,
    상기 게이트라인은 게이트전극과 게이트하드마스크막이 적층된 구조를 갖는 반도체장치.
  6. 제1항에 있어서,
    상기 게이트라인의 양측벽과 상기 제1채널막 사이에 형성된 게이트절연막을 더 포함하는 반도체장치.
  7. 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 비트라인을 형성하는 단계;
    상기 비트라인 상에 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 상기 비트라인과 교차하는 방향의 게이트라인을 형성함과 동시에 상기 비트라인 표면을 일부 노출시키는 단계;
    상기 게이트라인을 포함한 전면에 제1채널막을 형성하는 단계;
    상기 제1채널막을 에치백하는 단계; 및
    상기 제1채널막을 포함한 전면에 상기 비트라인과 접촉하는 제2채널막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 비트라인을 형성하는 단계는,
    상기 제1절연막 상에 제1도전막을 형성하는 단계; 및
    상기 제1도전막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 제8항에 있어서,
    상기 제1도전막을 형성하는 단계는,
    금속막과 폴리실리콘막을 적층하거나 또는 폴리실리콘막을 단독으로 형성하는 반도체장치 제조 방법.
  10. 제7항에 있어서,
    상기 게이트라인을 형성하는 단계는,
    상기 제2절연막 상에 제2도전막을 형성하는 단계;
    상기 제2도전막 상에 게이트하드마스크막을 형성하는 단계;
    상기 게이트하드마스크막과 제2도전막을 식각하는 단계; 및
    상기 제2절연막을 식각하여 상기 비트라인의 표면 일부를 노출시키는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 제2도전막을 형성하는 단계는,
    금속막과 폴리실리콘막을 적층하거나 또는 폴리실리콘막을 단독으로 형성하는 반도체장치 제조 방법.
  12. 삭제
  13. 제7항에 있어서,
    상기 제1채널막과 제2채널막은 언도우프드 폴리실리콘막, N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
  14. 제7항에 있어서,
    상기 제2채널막을 형성하는 단계 이후에,
    상기 제2채널막 상에 제3절연막을 형성하는 단계;
    상기 제3절연막을 식각하여 상기 제2채널막의 일부 표면을 노출시키는 콘택홀을 형성하는 단계
    상기 콘택홀에 콘택플러그를 형성하는 단계; 및
    상기 콘택플러그에 연결되는 스토리지노드를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  15. 제7항에 있어서,
    상기 제2절연막은 100～300Å의 두께로 형성하는 반도체장치 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101883380B1 (ko) * 2011-12-26 2018-07-31 삼성전자주식회사 커패시터를 포함하는 반도체 소자
JP7341810B2 (ja) * 2019-09-13 2023-09-11 キオクシア株式会社 半導体記憶装置
US11889680B2 (en) * 2020-08-28 2024-01-30 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11848360B2 (en) * 2021-06-17 2023-12-19 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0151197B1 (ko) * 1994-11-21 1998-10-01 문정환 반도체 메모리장치 및 그 제조방법
KR20070047572A (ko) * 2005-11-02 2007-05-07 삼성전자주식회사 반도체 장치 및 그 형성 방법
KR20070052653A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
KR20100077565A (ko) * 2008-12-29 2010-07-08 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5960282A (en) * 1998-12-04 1999-09-28 United Semiconductor Corp. Method for fabricating a dynamic random access memory with a vertical pass transistor
KR100467018B1 (ko) * 2002-06-27 2005-01-24 삼성전자주식회사 콘텍홀을 갖는 반도체 소자의 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0151197B1 (ko) * 1994-11-21 1998-10-01 문정환 반도체 메모리장치 및 그 제조방법
KR20070047572A (ko) * 2005-11-02 2007-05-07 삼성전자주식회사 반도체 장치 및 그 형성 방법
KR20070052653A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
KR20100077565A (ko) * 2008-12-29 2010-07-08 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법

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