JP7341810B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は，半導体記憶装置に関する。
ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
半導体記憶装置の高密度化が進み、ビット線の線幅が細くなっている。このため、ビット線とトランジスタ間の抵抗が大きくなり、半導体記憶装置の高速化の障害となる可能性がある。
米国特許第１００７９２３８号公報
本発明は，ビット線とトランジスタ間接続の低抵抗化を図った半導体記憶装置を提供することを目的とする。
一態様に係る半導体記憶装置は，複数のワード線、複数のビット線、複数の第１の半導体トランジスタを備える。複数のワード線は、第１の方向に沿う。複数のビット線は前記第１の方向と異なる第２の方向に沿い、かつ第１、第２、および第３の面を有する。第１の面は、前記第１、第２の方向のいずれとも異なる第３の方向を向く。第２の面は、前記第２、第３の方向のいずれとも異なる第４の方向を向く。第３の面は、前記第２の面の反対側に配置される。複数の第１の半導体トランジスタは、前記複数のワード線のいずれかに接続されるゲートと、前記複数のビット線のいずれかの前記第１の面、および前記第２または第３の面に接続されるチャネルと、を有する。
実施形態に係る半導体記憶装置を模式的に表す斜視図である。 メモリセルを模式的に表す斜視図である。 メモリセルを模式的に表す横断面図である。 実施形態に係るメモリセルの配置を模式的に表す上面図である。 比較形態に係るメモリセルの配置を模式的に表す上面図である。 変形例１に係るメモリセルの配置を模式的に表す上面図である。 変形例２に係るメモリセルの配置を模式的に表す上面図である。 変形例３に係るメモリセルの配置を模式的に表す上面図である。 半導体記憶装置の製造工程の一例を表すフロー図である。 製造工程中の半導体記憶装置を模式的に表す断面図である。 製造工程中の半導体記憶装置を模式的に表す断面図である。 製造工程中の半導体記憶装置を模式的に表す断面図である。 製造工程中の半導体記憶装置を模式的に表す断面図である。 製造工程中の半導体記憶装置を模式的に表す断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。
図１は、実施形態に係る半導体記憶装置を模式的に表す斜視図である。
この半導体記憶装置は、ビット線ＢＬ、ワード線ＷＬ（ＷＬｕ、ＷＬｄ）、およびメモリセルＭＣ（ＭＣｕ、ＭＣｄ）を有する。
Ｘ軸方向（第２の方向の一例）に沿うビット線ＢＬ（１）～ＢＬ（ｊ）がＹ軸方向に並んで配置される（ｊ：整数）。ビット線ＢＬは、Ｚ軸正方向（第１、第２の方向のいずれとも異なる第３の方向の一例）を向く上面（第1の面の一例）、Ｚ軸負方向を向く下面（第１の面と反対側の第４の面の一例）、Ｙ軸正負の方向（第２、第３の方向のいずれとも異なる第４の方向およびその反対方向の一例）を向く２つの側面（第２，第３の面の一例）を有する。
Ｙ軸方向（第１の方向の一例）に沿うワード線ＷＬｕ（１）～ＷＬｕ（ｉ）、ＷＬｄ（１）～ＷＬｄ（ｉ）がビット線ＢＬの上下（Ｚ軸正負の方向）にＸ軸方向に並んで配置される（ｉ：整数）。
メモリセルＭＣｕ（ｉ，ｊ）、ＭＣｄ（ｉ，ｊ）は、ビット線ＢＬ（ｉ）とワード線ＷＬｕ（ｊ）の交点の上方、ビット線ＢＬ（ｉ）とワード線ＷＬｄ（ｊ）の交点の下方に配置される。
後述のように、メモリセルＭＣｕ（ｉ，ｊ）、ＭＣｄ（ｉ，ｊ）は、ビット線ＢＬ（ｉ）の上面（または下面）、および側面に接続されている。この結果、メモリセルＭＣとビット線ＢＬ間の接触抵抗の低減が図られる。
図２は、ビット線ＢＬとワード線ＷＬ（ＷＬｕ、ＷＬｄ）に接続されたメモリセルＭＣ（ＭＣｕ、ＭＣｄ）を表す斜視図である。図３は、メモリセルＭＣ（ＭＣｕ、ＭＣｄ）を模式的に表す断面図である。
メモリセルＭＣ（ＭＣｕ、ＭＣｄ）は、トランジスタ１０（１０ｕ、１０ｄ）とキャパシタ３０（３０ｕ、３０ｄ）が接続されてなる。
図２では、見易さのために、トランジスタ１０とキャパシタ３０を分離して表し、かつ後述の基板２１、層間絶縁層２２～２７の記載を省略している。
トランジスタ１０ｕ（第１の半導体トランジスタの一例），１０ｄ（第２の半導体トランジスタの一例）は、上下に配置され、酸化物半導体をチャネル層１３とする酸化物半導体トランジスタであり、ゲート電極１４がチャネル層１３を囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。トランジスタ１０は、基板２１の厚さ方向（Ｚ方向）にソース電極１１，ゲート電極１４，ドレイン電極１２が配置されたいわゆる縦型トランジスタでもある。
キャパシタ３０（３０ｕ，３０ｄ）は、セル電極３１，絶縁膜３２，プレート電極３３を有する。セル電極３１は、トランジスタ１０のドレイン電極１２に接続される。トランジスタ１０がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のスイッチングトランジスタとして動作することで、キャパシタ３０に電荷が蓄積、保持される。
トランジスタ１０（１０ｕ，１０ｄ）は、ビット線ＢＬ（ソース電極１１），ドレイン電極１２，チャネル層（酸化物半導体層）１３，ゲート電極１４（ワード線ＷＬ（ＷＬｕ，ＷＬｄ）），ゲート絶縁層１５，酸化物層１７を有する。
ソース電極１１、ドレイン電極１２は、導電性材料（例えば、金属、金属化合物、半導体、又は、導電性酸化物）から構成できる。ソース電極１１、ドレイン電極１２は、複合材料（例えば、金属と導電性酸化物の積層構造、タングステン（Ｗ）と酸化インジウムスズ（ＩＴＯ）との積層構造）とできる。例えば、ソース電極１１、ドレイン電極１２のチャネル層１３側の表面を、酸化インジウムスズとできる。
ソース電極１１は、ビット線ＢＬの一部を構成する。
ドレイン電極１２は、キャパシタ３０のセル電極３１に接続される。ドレイン電極１２からキャパシタ３０に電流が流れることで、キャパシタ３０に電荷が注入される。
チャネル層１３（チャネルの一例）は、ソース電極１１とドレイン電極１２を電気的に接続する。トランジスタ１０のオン動作時に、チャネル層１３に電流経路となるチャネルが形成される。
チャネル層１３は、酸化物半導体であり、例えば、インジウム（Ｉｎ）を含む。チャネル層１３は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、酸化インジウム、酸化ガリウム、及び、酸化亜鉛（インジウム-ガリウム-亜鉛-酸化物）を含む、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）である。
ゲート電極１４は、ソース電極１１、ドレイン電極１２の間に、両者と離間して配置され、ワード線ＷＬの一部を構成する。
ゲート電極１４は、例えば、金属、金属化合物、又は、半導体である。ゲート電極１４は、例えば、Ｗ（タングステン）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｍｏ（モリブデン）、Ｃｏ（コバルト）、Ｒｕ（ルテニウム）のいずれかである。
ゲート絶縁層１５は、チャネル層１３の外周を囲む。ゲート絶縁層１５は、例えば、酸化物または酸窒化物（一例として、酸化シリコン）である。
酸化物層１７は、チャネル層１３とソース電極１１（ビット線ＢＬ）の間に配置され、チャネル層１３とソース電極１１間の接続抵抗の低減が図られる。
チャネル層１３は酸化物半導体であり酸素を含む。このため、チャネル層１３内の酸素が、ソース電極１１（ビット線ＢＬ）の金属と結合し、その界面に高抵抗の金属酸化物層を形成することがある。酸化物層１７は、チャネル層１３内の酸素とソース電極１１（ビット線ＢＬ）内の金属の反応を防止するバリア層として機能し、金属酸化物層の形成を防止する。
チャネル層１３がインジウム-ガリウム-亜鉛-酸化物（ＩＧＺＯ：Ｉｎ－Ｇａ－Ｚｎ ｏｘｉｄｅ）である場合、酸化物層１７は、インジウム-ガリウム-シリコン-酸化物(例えば、ＩｎＧａＳｉＯ)、ガリウム酸化物(例えば、Ｇａ２Ｏ３)、アルミニウム酸化物（例えば、Ａｌ２Ｏ３）、及び、ハフニウム酸化物（例えば、ＨｆＯ２）のいずれかを選択できる。
基板２１は、半導体（例えば、シリコン）の基板である。
層間絶縁層２２～２７は、例えば、酸化物（一例として、酸化シリコン）であり、その上下の層を電気的に分離する。
図４は、メモリセルＭＣ（チャネル層１３）、ビット線ＢＬ（ソース電極１１）、ワード線ＷＬ（ゲート電極１４）のＸＹ平面上での位置関係を表す。
ここでは、図１～図３に示されるように、メモリセルＭＣｕ（ｉ、ｊ）、ＭＣｄ（ｉ、ｊ）は、Ｚ軸に沿って上下に配置されるとしている。但し、後述のように、メモリセルＭＣｕ（ｉ、ｊ）、ＭＣｄ（ｉ、ｊ）をＸＹ平面上にずらして配置することも可能である。この点、後述の図６，図７も同様である。
図２～図４に示されるように、メモリセルＭＣ（チャネル層１３）は、ワード線ＷＬ（ゲート電極１４）に対しては、その中央近傍に配置される。
一方、メモリセルＭＣ（チャネル層１３）は、ビット線ＢＬ（ソース電極１１）に対しては、その辺（側面）近傍に配置される。すなわち、チャネル層１３の中心軸Ｃ０は、ビット線ＢＬの中心軸Ｃ１と一致せず、ビット線ＢＬの辺近傍に配置される。
従って、メモリセルＭＣ（チャネル層１３）は、ソース電極１１（ビット線ＢＬ）の上面（または下面）および側面に接続される。このため、チャネル層１３とビット線ＢＬ間の接触面積が確保され、接続抵抗の低減が図られる。この結果、半導体記憶装置の高速化が容易となる。
ここで、図４に示されるように、メモリセルＭＣは、ビット線ＢＬに沿っては、ビット線ＢＬの対向する両側面（Ｙ軸正方向および負方向の２側面）に交互に配置される。一方、メモリセルＭＣは、ワード線ＷＬに沿っては、対向する側面の一方に配置される。より詳細には、メモリセルＭＣは、奇数番目のワード線ＷＬ（１）、ＷＬ（３）、…上では、Ｙ軸正方向の側面に配置され、偶数番目のワード線ＷＬ（２）、ＷＬ（４）、…上では、Ｙ軸負方向の側面に配置される。
メモリセルＭＣをビット線ＢＬに沿って、その両側面に交互に配置することで、同一のビット線ＢＬ上でのメモリセルＭＣ間の距離を確保できる。例えば、全てのメモリセルＭＣをビット線ＢＬのＹ軸正方向の辺に配置すると、Ｘ軸方向に隣接するメモリセルＭＣ（例えば、メモリセルＭＣ（１，１）、ＭＣ（２，１））間の距離が、図４の配置よりも小さくなる。
このように、ビット線ＢＬ上でのメモリセルＭＣ間の距離を確保すると、メモリセルＭＣ間の結合（容量結合）を低減できる。メモリセルＭＣ間の結合が大きくなると、あるメモリセルＭＣにデータを書き込むときに、隣接するメモリセルＭＣが影響（干渉）を受ける可能性がある。
但し、必ずしも、メモリセルＭＣ間の距離を確保しなくてもよい。この場合でも、接続抵抗の低減を図ることができる。
（比較形態）
図５は、比較形態に係るメモリセルＭＣの配置を表す。
メモリセルＭＣｕ，ＭＣｄ（チャネル層１３）は、ビット線ＢＬ（ソース電極１１）に対して、その中央近傍に配置され、ビット線ＢＬの上面（または下面）のみに接続される。ビット線ＢＬの上面での接触面積は、図４の場合より大きい。しかし、ビット線ＢＬの側面での接触は無いので、全接触面積は、図４の場合より小さく、接続抵抗は大きくなる。
なお、酸化物層１７が無い場合、既述のように、チャネル層１３とビット線ＢＬの境界に金属酸化物層が形成され、接続抵抗がさらに増大する可能性がある。
（変形例１）
図６は、変形例１に係るメモリセルＭＣの配置を表す。
ここでは、ビット線ＢＬ（ソース電極１１）のＹ軸正方向の辺に沿ってメモリセルＭＣを配置している。この場合でも、チャネル層１３とビット線ＢＬ間の接触面積は、図４の場合と同様とできる。
ここでは、図４の場合より、ビット線ＢＬの幅を小さくしているが、この幅の大小は接触面積に影響してはいない。このように、ビット線ＢＬの幅の狭小化とその辺へのメモリセルＭＣの配置を併用することができる。
（変形例２）
図７は、変形例２に係るメモリセルＭＣの配置を表す。
メモリセルＭＣの配置は、図４と同様であるが、ワード線ＷＬの幅が一定では無い。すなわち、ワード線ＷＬの幅は、メモリセルＭＣ（チャネル層１３）の配置されている箇所（略円形状の部位：第１の部位の一例）では大きく、メモリセルＭＣの配置されていない箇所（略矩形状の部位：第２の部位の一例）では小さい。
メモリセルＭＣ間においてワード線ＷＬの幅が小さくなっている。この結果、メモリセルＭＣ間での結合（容量結合）、すなわち、干渉が低減される。
（変形例３）
図８は、変形例３に係るメモリセルＭＣの配置を表す。
ここでは、メモリセルＭＣｕ，ＭＣｄがずれて配置されている。すなわち、上下に配置されるトランジスタ１０ｕ（ｉ，ｊ）および１０ｄ（ｉ，ｊ）のチャネル層１３が、ビット線ＢＬの対向する側面それぞれに接続されている。すなわち、トランジスタ１０ｕ（ｉ，ｊ）のチャネル層１３は、トランジスタ１０ｄ（ｉ，ｊ）のチャネル層１３と直接には接続されず、前者はビット線ＢＬ（ｊ）のいずれかの側面（第２、第３の面の一方）に、後者はビット線ＢＬ（ｊ）のこの側面と対向する側面（第２、第３の面の他方）に接続される。
この場合でも、メモリセルＭＣｕ，ＭＣｄは、ビット線ＢＬの上面（または下面）および側面と接続され、接続面積を確保することができる。
ここでは、メモリセルＭＣｕ（ｉ，ｊ）は、図４と同様に配置され、メモリセルＭＣｄ（ｉ，ｊ）は、メモリセルＭＣｕ（ｉ，ｊ）が配置されたビット線ＢＬ（ｊ）の側面とは反対側のビット線ＢＬ（ｊ）の側面に配置される。
既述の実施形態、変形例１，２では、上下に配置されるトランジスタ１０ｕ（ｉ，ｊ）および１０ｄ（ｉ，ｊ）のチャネル層１３が、ビット線ＢＬ（ｊ）の同一の側面に接続されている。すなわち、トランジスタ１０ｕ（ｉ，ｊ）のチャネル層１３は、トランジスタ１０ｄ（ｉ，ｊ）のチャネル層１３と接続され、両者はビット線ＢＬ（ｊ）のいずれかの側面（第２、第３の面の一方）に接続される。
但し、これらの例において、変形例３と同様に、トランジスタ１０ｕ（ｉ，ｊ）および１０ｄ（ｉ，ｊ）のチャネル層１３をビット線ＢＬ（ｊ）の対向する側面それぞれに接続してもよい。すなわち、トランジスタ１０ｕ（ｉ，ｊ）のチャネル層１３は、トランジスタ１０ｄ（ｉ，ｊ）のチャネル層１３と直接には接続されず、前者はビット線ＢＬ（ｊ）のいずれかの側面（第２、第３の面の一方）に、後者はビット線ＢＬ（ｊ）のこの側面と対向する側面（第２、第３の面の他方）に接続される。
（製造方法）
次に、半導体記憶装置の製造方法について説明する。
図９は、半導体記憶装置の製造手順の一例を示すフロー図である。図１０～図１４は、実施形態の半導体記憶装置の製造方法を示す模式断面図である。
（１）下側メモリセルＭＣｄの作成（ステップＳ１１，図１０）
メモリセルＭＣｄを作成する。基板２１上に、キャパシタ３０ｄ、トランジスタ１０ｄ（ドレイン電極１２、ワード線ＷＬｄ，チャネル層１３、ゲート絶縁層１５）、層間絶縁層２２～２４が作成される。
この段階ではソース電極１１（ビット線ＢＬ）は、作成されていない。
この工程は、通常の半導体記憶装置の作成と同様とできるので、詳細な説明を省略する。
但し、チャネル層１３の軸Ｃ０は、ビット線ＢＬの軸Ｃ１とずらされる。
（２）積層体の作成（ステップＳ１２，図１１）
積層体を作成する。すなわち、次のように、層間絶縁層２４上に、酸化物層１７，ビット線ＢＬ（ソース電極１１）、層間絶縁層２５、ワード線ＷＬｕ（ゲート電極１４）、層間絶縁層２６，ドレイン電極１２を順に作成する。
このとき、ビット線ＢＬ（ソース電極１１）に先だって、酸化物層１７（のパターン）が形成され、結果として、ビット線ＢＬの下面に配置される。
（３）貫通孔Ｈの形成（ステップＳ１３，図１２）
積層体に貫通孔Ｈを形成する（図１２）。すなわち、ドレイン電極１２、層間絶縁層２６、ゲート電極１４、及び、層間絶縁層２５を貫通し、ビット線ＢＬ（ソース電極１１）に達する貫通孔Ｈを形成する。
貫通孔Ｈの軸Ｃ０は、ビット線ＢＬ（ソース電極１１）の辺に沿い、ビット線ＢＬの側面が貫通孔Ｈ内に配置される。このとき、層間絶縁層２５およびビット線ＢＬの双方がエッチングされる。しかし、層間絶縁層２５とビット線ＢＬのエッチングレートの大きさが異なるため（層間絶縁層２５のエッチングレートが大きい：選択比大）、ビット線ＢＬは事実上エッチングされない。この結果、ビット線ＢＬの上面と一方の側面が貫通孔Ｈ内に露出される。
（４）ゲート絶縁層１５および酸化物層１７（低抵抗層）の作成（ステップＳ１４，図１３）
次に、ゲート絶縁層１５を形成する。このときに堆積されるメモリセルＭＣｕ側のゲート絶縁層１５は、メモリセルＭＣｄ側のゲート絶縁層１５と接続される。
また、酸化物層１７を形成する。このとき、ビット線ＢＬ（ソース電極１１）の上面および側面に酸化物層１７が形成される。この結果、ステップＳ１２で形成された酸化物層１７のパターンと併せ、ビット線ＢＬの上下面および側面に酸化物層１７が配置されることになる。
既述のように、酸化物層１７は、チャネル層１３とソース電極１１（ビット線ＢＬ）の界面での高抵抗の金属酸化物層の形成を防止する。この結果、チャネル層１３とソース電極１１間の低抵抗化が図られる。
（５）チャネル層１３の作成（ステップＳ１５，図１４）
貫通孔Ｈをチャネル層１３で埋め込む（図１４）。このときに堆積されるメモリセルＭＣｕ側のチャネル層１３は、メモリセルＭＣｄ側のチャネル層１３と接続される。
（６）キャパシタ３０ｕの作成（ステップＳ１６，図３）
キャパシタ３０ｕ、層間絶縁層２７が形成される。
以上により、図１～図４に示す半導体記憶装置が作成される。
以上では、メモリセルＭＣｕ，ＭＣｄが上下に配置されている。変形例３のようにメモリセルＭＣｕ，ＭＣｄがＸＹ平面上でずれた構成とするには、ビット線ＢＬの対向する側面の双方を露出させ、この両側面にメモリセルＭＣｕ，ＭＣｄそれぞれのチャネル層１３を配置すればよい。
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ（ＭＣｕ，ＭＣｄ）： メモリセル、ＢＬ： ビット線、ＷＬ（ＷＬｕ、ＷＬｄ）： ワード線、１０（１０ｕ，１０ｄ）： トランジスタ、１１： ソース電極、１２： ドレイン電極、１３： チャネル層、１４： ゲート電極、１５： ゲート絶縁層、１７： 酸化物層、２１： 基板、２２-２７： 層間絶縁層、３０（３０ｕ，３０ｄ）： キャパシタ、３１： セル電極、３２： 絶縁膜、３３： プレート電極

Claims (12)

  1. 第１の方向に沿う複数のワード線と、
    前記第１の方向と異なる第２の方向に沿う複数のビット線であって、
    前記第１、第２の方向のいずれとも異なる第３の方向を向く第１の面と、
    前記第２、第３の方向のいずれとも異なる第４の方向を向く第２の面と、
    前記第２の面の反対側に配置される第３の面と、を有する、複数のビット線と、
    前記複数のワード線のいずれかに接続されるゲートと、
    前記複数のビット線のいずれかの前記第１の面、および前記第２または第３の面に接続されるチャネルと、
    を有する複数の第１の半導体トランジスタと、
    を具備する半導体記憶装置であって、
    前記複数の第１の半導体トランジスタのうちの一つのチャネルが、前記第２の面、第３の面のうち一方のみ、および前記第１の面に接続され、
    前記複数の第１の半導体トランジスタのうちの一つのチャネルが酸化物半導体を含み、
    前記半導体記憶装置が、前記複数のビット線の一つと前記複数の第１の半導体トランジスタのうちの一つのチャネルの間に配置され、前記酸化物半導体と異なる酸化物層をさらに具備し、
    前記酸化物層が、前記第１の方向において、前記第２、第３の面の一方と前記チャネルとの間に配置される部分を備える、半導体記憶装置。
  2. 第１の方向に沿う複数のワード線と、
    前記第１の方向と異なる第２の方向に沿う複数のビット線であって、
    前記第１、第２の方向のいずれとも異なる第３の方向を向く第１の面と、
    前記第２、第３の方向のいずれとも異なる第４の方向を向く第２の面と、
    前記第２の面の反対側に配置される第３の面と、を有する、複数のビット線と、
    前記複数のワード線のいずれかに接続されるゲートと、
    前記複数のビット線のいずれかの前記第１の面、および前記第２または第３の面に接続されるチャネルと、
    を有する複数の第１の半導体トランジスタと、
    前記複数のビット線を挟んで、前記複数のワード線と対向して配置される複数の第２のワード線と、
    前記複数の第２のワード線のいずれかに接続されるゲートと、
    前記複数のビット線のいずれかの、前記第１の面と反対側の第４の面、および前記第２または第３の面に接続されるチャネルと、を備える、複数の第２の半導体トランジスタと、
    を具備し、
    前記複数の第１の半導体トランジスタのうちの一つおよび前記複数の第２の半導体トランジスタのうちの一つのそれぞれのチャネルが、前記第２、第３の面の一方に接続される、半導体記憶装置。
  3. 第１の方向に沿う複数のワード線と、
    前記第１の方向と異なる第２の方向に沿う複数のビット線であって、
    前記第１、第２の方向のいずれとも異なる第３の方向を向く第１の面と、
    前記第２、第３の方向のいずれとも異なる第４の方向を向く第２の面と、
    前記第２の面の反対側に配置される第３の面と、を有する、複数のビット線と、
    前記複数のワード線のいずれかに接続されるゲートと、
    前記複数のビット線のいずれかの前記第１の面、および前記第２または第３の面に接続されるチャネルと、
    を有する複数の第１の半導体トランジスタと、
    前記複数のビット線を挟んで、前記複数のワード線と対向して配置される複数の第２のワード線と、
    前記複数の第２のワード線のいずれかに接続されるゲートと、
    前記複数のビット線のいずれかの、前記第１の面と反対側の第４の面、および前記第２または第３の面に接続されるチャネルと、を備える、複数の第２の半導体トランジスタと、
    を具備し、
    前記複数の第１の半導体トランジスタのうちの一つのチャネルが、前記第２、第３の面の一方に接続され、
    前記複数の第２の半導体トランジスタのうちの一つのチャネルが、前記第２、第３の面の他方に接続される、半導体記憶装置。
  4. 前記複数の第１の半導体トランジスタのチャネルが、前記複数のビット線のいずれかに沿って、前記第２の面、第３の面に交互に接続される、
    請求項１ないし３のいずれかに記載の半導体記憶装置。
  5. 前記複数の第１の半導体トランジスタのチャネルが、前記複数のビット線のいずれかに沿って、前記第２の面、第３の面のうち一方のみに接続される、
    請求項１ないし３のいずれかに記載の半導体記憶装置。
  6. 前記複数の第１の半導体トランジスタのチャネルが、前記複数のワード線のいずれかに沿って、前記第２の面、第３の面のうち一方のみに接続される、
    請求項１ないし３のいずれかに記載の半導体記憶装置。
  7. 前記複数のワード線が、前記複数の第１の半導体トランジスタのゲートと接続される第１の部位と、前記ゲートと接続されない、前記第１の部位よりも幅が狭い、第２の部位と、を有する、
    請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 前記複数のビット線の幅が一定である、
    請求項１乃至６のいずれかに記載の半導体記憶装置。
  9. 前記複数の第１の半導体トランジスタのうちの一つのチャネルが酸化物半導体を含み、
    前記半導体記憶装置が、前記複数のビット線の一つと前記複数の第１の半導体トランジスタのうちの一つのチャネルの間に配置され、前記酸化物半導体と異なる酸化物層をさらに具備する
    請求項２または３に記載の半導体記憶装置。
  10. 前記酸化物層は、前記第１の方向において、前記第２、第３の面の一方と前記チャネルとの間に配置される部分を備える、
    請求項９に記載の半導体記憶装置。
  11. 前記酸化物半導体が、インジウム-ガリウム-亜鉛-酸化物を含み、
    前記酸化物層が、インジウム-ガリウム-シリコン-酸化物、ガリウム酸化物、アルミニウム酸化物、およびハフニウム酸化物のうちの１つを含む、
    請求項１、９、または１０に記載の半導体記憶装置。
  12. 前記複数の第１の半導体トランジスタのチャネルにそれぞれ接続される複数のキャパシタ
    をさらに具備する請求項１乃至１１のいずれか１項に記載の半導体記憶装置。
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