KR102098588B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 단결정 채널 영역을 갖는 수직 셀을 포함하는 반도체 소자의 제조 방법에 관한 것이다. 상기 방법은 기판상에 다수의 층간 절연층들, 다수의 희생층들 및 제1 캡핑층을 형성하고, 상기 제1 캡핑층, 상기 층간 절연층들, 및 상기 희생층들을 관통하여 상기 기판의 표면의 일부를 노출시키는 채널 홀을 형성하고, 상기 채널 홀의 내벽 상에 컨포멀하게 유전체 패턴을 형성하고, 상기 유전체 패턴 및 상기 노출된 기판의 표면상에 비정질 채널 활성 패턴을 컨포멀하게 형성하고, 상기 비정질 채널 활성 패턴 상에 채널 코어 패턴을 형성하고, 상기 제1 캡핑층 및 상기 비정질 채널 활성 패턴 상에 결정화용 비정질 실리콘 층을 형성하고, 상기 결정화용 비정질 실리콘 층 상에 금속 촉매층을 형성하고, 및 어닐링 공정을 수행하여 상기 결정화용 비정질 실리콘 층 및 상기 비정질 채널 활성 패턴을 결정화용 단결정 실리콘 층 및 단결정 채널 활성 패턴으로 변환시키는 것을 포함할 수 있다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor Device and Method for manufacturing the same}
본 발명은 단결정 채널 영역을 갖는 수직 셀을 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자의 크기를 축소하고 성능을 개선하기 위하여, 다수의 메모리 셀들을 기판상에 수직하게 형성하는 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 단결정 채널 영역을 갖는 수직 셀을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 단결정 채널 영역을 갖는 수직 셀을 포함하는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 단결정 채널 영역을 갖는 수직 셀을 포함하는 반도체 소자들을 갖는 반도체 모듈 및 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은, 기판 상에 교대로 반복적으로 적층된 다수의 층간 절연층들 및 다수의 희생층들을 형성하고, 상기 층간 절연층들 및 상기 희생층들 상에 제1 캡핑층을 형성하고, 상기 제1 캡핑층, 상기 층간 절연층들, 및 상기 희생층들을 관통하여 상기 기판의 표면의 일부를 노출시키는 채널 홀을 형성하고, 상기 채널 홀의 내벽 상에 컨포멀하게 유전체 패턴을 형성하고, 상기 유전체 패턴 및 상기 노출된 기판의 표면상에 비정질 채널 활성 패턴을 컨포멀하게 형성하고, 상기 비정질 채널 활성 패턴 상에 상기 채널 홀을 채우는 채널 코어 패턴을 형성하고, 상기 제1 캡핑층 및 상기 비정질 채널 활성 패턴 상에 결정화용 비정질 실리콘 층을 형성하고, 상기 결정화용 비정질 실리콘 층 상에 금속 촉매층을 형성하고, 및 어닐링 공정을 수행하여 상기 결정화용 비정질 실리콘 층 및 상기 비정질 채널 활성 패턴을 결정화용 단결정 실리콘 층 및 단결정 채널 활성 패턴으로 변환시키는 것을 포함할 수 있다.
또한, 상기 결정화용 비정질 실리콘 층과 상기 금속 촉매층 사이에 절연성 배리어 층을 형성하는 것을 더 포함할 수 있다.
또한, 상기 결정화용 비정질 실리콘 층과 상기 절연성 배리어 층 사이에 상기 유전체 패턴, 상기 비정질 채널 활성 패턴, 및 상기 채널 코어 패턴과 수직으로 정렬하는 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
또한, 상기 마스크 패턴은 상기 결정화용 비정질 실리콘 층의 표면의 일부를 노출시킬 수 있다.
또한, 상기 마스크 패턴의 측면과 상기 결정화용 비정질 실리콘 층의 측면이 정렬하도록 상기 결정화용 비정질 실리콘 층을 선택적으로 식각하여 상기 제1 캡핑층의 표면의 일부를 노출시키는 것을 더 포함할 수 있다.
또한, 상기 비정질 채널 활성 패턴과 상기 결정화용 비정질 실리콘 층 사이에 비정질 채널 패드 패턴을 형성하는 것을 더 포함할 수 있다.
또한, 상기 어닐링 공정에 의하여 상기 비정질 채널 패드 패턴은 단결정 채널 패드 패턴으로 변환될 수 있다.
또한, 상기 비정질 채널 활성 패턴, 상기 비정질 채널 패드 패턴, 및 상기 결정화용 비정질 실리콘 층은 물질적으로 연속하도록 비정질 실리콘을 포함하고, 및 상기 단결정 채널 활성 패턴, 상기 단결정 채널 패드 패턴, 및 상기 결정화용 단결정 실리콘 층은 물질적으로 연속하도록 단결정 실리콘을 포함할 수 있다.
또한, 상기 금속 촉매층과 접촉하는 상기 결정화용 비정질 실리콘 층의 일부를 실리사이드화시켜 금속 실리사이드 층을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은, 기판 상에 교대로 반복적으로 적층된 층간 절연층들 및 희생층들을 포함하는 적층 구조체를 형성하고, 상기 적층 구조체를 수직으로 관통하여 상기 기판의 표면을 노출시키는 채널 홀을 형성하고, 상기 채널 홀 내부에 비정질 실리콘을 포함하는 예비 채널 구조체를 형성하고, 상기 예비 채널 구조체 상에 금속 촉매층을 형성하고, 어닐링 공정을 수행하여 상기 비정질 실리콘을 단결정화시켜 단결정 실리콘을 포함하는 채널 구조체를 형성하고, 상기 금속 촉매층을 제거하고, 상기 채널 구조체 상에 비트 라인 플러그 및 비트 라인을 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 단결정 채널 패턴들을 가지므로, 우수한 캐리어 이동도와 빠른 동작, 낮은 누설 전류 및 우수한 데이터 보존 능력, 및 긴 수명을 가질 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법들 및 결정화 방법들은 결정화된 채널 영역 내의 금속 오염을 최소화할 수 있다.
도 1은 본 발명의 일 실시 예에 의한 반도체 소자의 레이아웃이다.
도 2는 도 1에 도시된 I-I' 방향의 종단면도이다.
도 3 내지 도 27은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 도면들이다.
도 28a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 28b 및 28c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다. 따라서, 예시적인 용어인 ‘아래’는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시 예에 의한 반도체 소자의 레이아웃이고, 도 2는 도 1에 도시된 I-I'방향의 종단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100)는 기판(110) 상에 형성된 적층 구조체들(120), 라인 분리 패턴들(130), 채널 구조체들(140), 제1 내지 제3 캡핑층들(150, 153, 155), 소자 분리 패턴들(160), 비트 라인 플러그들(170), 및 비트 라인들(180)을 포함할 수 있다.
상기 적층 구조체들(120)은 기판(110) 상에 교대로 반복적으로 적층된 복수의 층간 절연층들(121) 및 복수의 워드라인들(125)을 각각 포함할 수 있다. 상기 층간 절연층들(121) 중 몇 개는 상대적으로 두꺼울 수 있다. 상기 층간 절연층들(121)은 실리콘 산화물을 포함할 수 있다. 상기 워드라인들(125)은 워드라인 전극들(123) 및 블로킹 패턴들(124)을 각각 포함할 수 있다. 상기 워드라인 전극들(123)은 금속, 금속 화합물, 또는 금속 합금 중 하나를 포함할 수 있다. 상기 블로킹 패턴들(124)은 상기 워드라인 전극들(123)을 각각 감쌀 수 있다. 상기 블로킹 패턴들(124)은 층간 절연층들(121)보다 상대적으로 높은 일함수를 갖는 절연물을 포함할 수 있다. 예를 들어, 상기 블로킹 패턴들(124)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 란탄 산화물(LaO), 또는 알루미늄 산화물(AlO) 같은 금속 산화물을 포함할 수 있다.
상기 라인 분리 패턴들(130)은 상부에 위치한 상기 층간 절연층들(121) 및 상기 워드라인들(125)을 부분적으로 수직으로 관통할 수 있다. 상기 라인 분리 패턴들(130)은 실리콘 산화물을 포함할 수 있다. 상기 라인 분리 패턴들(130)에 의해 분리된 상기 워드라인들(125)은 스트링 선택 라인(String Selection Line; SSL)일 수 있다.
상기 채널 구조체들(140)은 상기 층간 절연층들(121) 및 상기 워드라인들(125)을 수직으로 관통하여 상기 기판(110)과 접촉할 수 있다. 상기 채널 구조체들(140)은 채널 홀들(H) 내에 컨포멀하게 형성된 유전체 패턴들(141), 단결정 채널 활성 패턴들(142), 채널 코어 패턴들(143) 및 단결정 채널 패드 패턴들(144)을 각각 포함할 수 있다.
상기 유전체 패턴들(141)은 상기 층간 절연층들(121) 및 상기 블로킹 패턴들(124)과 직접적으로 접촉할 수 있다.
도 2를 더 참조하면, 상기 유전체 패턴들(141)은 상기 채널 홀들(H)의 내벽들 상에 컨포멀하게 형성된 장벽 유전체 패턴들(141a), 트랩 유전체 패턴들(141b) 및 터널 유전체 패턴들(141c)을 포함할 수 있다. 상기 장벽 유전체 패턴들(141a)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 트랩 유전체 패턴들(141b)은 실리콘 질화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 알루미늄 산화물 (AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 란타늄 산화물(LaO) 중 어느 하나를 포함할 수 있다. 상기 터널 유전체 패턴들(141c)은 예를 들어 실리콘 산화물 및 질소 도핑된 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
상기 단결정 채널 활성 패턴들(142)은 단결정 실리콘을 포함할 수 있다. 상기 단결정 채널 활성 패턴들(142)의 말단(EP)은 상기 단결정 채널 활성 패턴들(142)의 상부 및 중간 부분들보다 높은 농도의 금속을 포함할 수 있다. 상기 단결정 채널 활성 패턴들(142)의 말단(EP)의 금속 농도는 약 1019/㎠ 이하일 수 있다.
상기 채널 코어 패턴들(143)은 상기 단결정 채널 활성 패턴들(142) 상에 상기 채널 홀들(H)을 채우는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 채널 코어 패턴들(143)은 실리콘 산화물을 포함할 수 있다.
상기 단결정 채널 패드 패턴들(144)은 상기 채널 코어 패턴들(143) 상에 형성될 수 있다. 상기 단결정 채널 패드 패턴들(144)의 측면들은 상기 단결정 채널 활성 패턴들(142)로 둘러싸일 수 있다. 상기 단결정 채널 패드 패턴들(144)은 단결정 실리콘을 포함할 수 있다. 상기 단결정 채널 패드 패턴들(144)은 상기 단결정 채널 활성 패턴들(142)과 물질적으로 연속하도록 동일한 물질을 포함할 수 있다.
상기 제1 캡핑층(150)은 최상위의 층간 절연층(121) 상에 상기 라인 분리 패턴들(130)을 덮도록 형성될 수 있다. 상기 제2 캡핑층(153)은 상기 제1 캡핑층(150) 상에 상기 채널 구조체들(140)을 덮도록 형성될 수 있다. 상기 제3 캡핑층(155)은 상기 제2 캡핑층(153) 상에 상기 소자 분리 패턴들(160)을 덮도록 형성될 수 있다. 상기 제1 내지 제3 캡핑층(150, 153, 155)은 실리콘 산화물을 포함할 수 있다.
상기 소자 분리 패턴들(160)은 상기 적층 구조체(120), 상기 제2 캡핑층(153), 및 상기 제1 캡핑층(150)을 수직으로 관통하여 상기 기판(110)과 접촉할 수 있으며, 상기 채널 구조체들(140)과 수평 방향으로 소정 간격 이격될 수 있다. 상기 소자 분리 패턴(160)은 실리콘 산화물을 포함할 수 있다.
상기 소자 분리 패턴(160)의 측면들 상에 절연성 스페이서들(165)이 배치될 수 있다. 상기 스페이서들(165)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 스페이서들(165)은 상기 소자 분리 패턴들(160)과 상기 적층 구조체들(120) 사이에 개재되어 상기 블로킹 패턴들(124)과 직접적으로 접촉할 수 있다.
상기 비트라인 플러그들(170)은 상기 제2 및 제3 캡핑층들(153, 155)을 수직으로 관통하여 상기 채널 구조체들(140)의 단결정 채널 패드 패턴들(144) 상에 형성될 수 있다. 예를 들어, 상기 비트라인 플러그들(170)은 상기 단결정 채널 패드 패턴들(144)과 전기적으로 연결되도록 직접적으로 접촉할 수 있다. 상기 비트라인 플러그들(170)은 금속 화합물 또는 금속 실리사이드를 포함할 수 있다. 상기 비트라인 플러그들(170)의 측면은 절연성 물질로 형성된 상기 제2 및 제3 캡핑층들(153, 155)로 둘러싸일 수 있다.
상기 비트라인들(180)은 상기 제3 캡핑층(155) 상에 상기 비트라인 플러그들(170)과 전기적으로 연결되도록 형성될 수 있다. 상기 비트라인들(180)은 금속 또는 금속 화합물을 포함할 수 있다. 평면상에서, 상기 비트라인들(180)은 서로 평행한 라인 형상일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)는 단결정 채널 활성 패턴들(142) 및 단결정 채널 패드 패턴들(144)을 포함할 수 있다. 따라서, 반도체 소자(100)는 우수한 캐리어 이동도, 빠른 동작, 낮은 누설 전류, 우수한 데이터 보존 능력, 및 길어진 수명을 가질 수 있다. 단결정 채널 패턴들(142, 144)의 전기적 저항이 낮으므로 반도체 소자(100)는 저전압, 저전류에서도 우수한 성능을 가지며 안정적으로 동작할 수 있다.
도 3 내지 도 27은 본 발명의 다양한 실시 예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 도 1의 I-I'방향의 종단면도들이다.
도 3을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법은, 기판(110) 상에 다수의 층간 절연층들(121) 및 다수의 희생층들(122)을 교대로 반복적으로 형성하는 것을 포함할 수 있다. 상기 층간 절연층들(121)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물 층들을 형성하는 것을 포함할 수 있다. 상기 희생층들(122)을 형성하는 것은 증착 공정을 수행하여 실리콘 질화물 층들을 형성하는 것을 포함할 수 있다.
도 4를 참조하면, 상기 방법은, 라인 분리 트렌치들(Tl)을 형성하는 것을 포함할 수 있다. 상기 라인 분리 트렌치들(Tl)은 상부에 위치한 상기 층간 절연층들(121)의 수 개 및 상기 희생층들(122)의 수 개를 절단할 수 있다. 상기 라인 분리 트렌치들(Tl)의 바닥은 상기 층간 절연층들(121) 중 하나의 중간에 위치할 수 있다. 상기 라인 분리 트렌치들(Tl)에 의해 절단된 상기 희생층들(122)의 수 개는 추후에 스트링 선택 라인(String Selective Line; SSL)이 형성될 층에 해당하는 희생층들(122)을 포함할 수 있다.
도 5를 참조하면, 상기 방법은, 상기 라인 분리 트렌치들(Tl) 내부를 채우는 라인 분리 패턴들(130)을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 라인 분리 패턴들(130)의 상면이 상기 최상위의 층간 절연층(121)과 동일하도록 형성하는 것을 포함할 수 있다(co-planar).
상기 라인 분리 패턴들(130)을 형성하는 것은 상기 라인 분리 트렌치들(Tl) 내부를 채우도록 절연성 물질을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 라인 분리 패턴들(130)은 실리콘 산화물을 포함할 수 있다. 여기서, 상기 라인 분리 트렌치들(Tl)는 상기 층간 절연층들(121)과 물질적으로 연속하도록 형성될 수 있다. 도면에서는 상기 라인 분리 패턴(130)과 상기 층간 절연층들(120)과의 구분을 위해 상기 라인 분리 패턴(130)을 점선으로 표시하였다.
도 6을 참조하면, 상기 방법은, 상기 최상위의 층간 절연층(121) 상에 상기 라인 분리 패턴들(130)을 덮도록 제1 캡핑층(150)을 형성하고, 및 상기 제1 캡핑층(150), 상기 층간 절연층들(121) 및 상기 희생층들(122)을 수직으로 관통하여 상기 기판(110)을 노출하는 다수의 채널 홀들(H)을 형성하는 것을 포함할 수 있다. 상기 제1 캡핑층(150)은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 다수의 채널 홀들(H)의 내부에 노출된 상기 기판(110)의 표면이 리세스될 수 있다.
도 7을 참조하면, 상기 방법은, 선택적 에피텍셜 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 상기 채널 홀들(H) 내에 노출된 상기 기판(110)의 표면 상에 결정 성장막(145)을 형성하는 것을 포함할 수 있다.
도 8을 참조하면, 상기 방법은, 상기 채널 홀들(H)의 내벽들 상에 유전체 층(41)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 유전체 층(41)은 다층의 유전물들을 포함할 수 있다. 예를 들어, 상기 유전체 층(41)은 상기 채널 홀들(H)의 내벽들 상에 컨포멀하게 형성된 장벽 유전체 층(41a), 트랩 유전체 층(41b) 및 터널 유전체 층(41c)을 포함할 수 있다. 상기 장벽 유전체 층(41a)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 트랩 유전체 층(41b)은 예를 들어, 실리콘 질화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO) 또는 란타늄 산화물(LaO) 중 어느 하나를 포함할 수 있다. 상기 트랩 유전체 층(41b)은 상기 반도체 소자(100)의 동작에 따라 정보를 가지는 전하(charge)를 트랩할 수 있다. 상기 터널 유전체 층(41c)은 예를 들어, 실리콘 산화물 및 질소 도핑된 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
도 9를 참조하면, 상기 방법은, 에치-백 공정을 수행하여 상기 채널 홀들(H)의 바닥에 상기 기판(110)의 표면을 노출하고, 및 상기 제1 캡핑층(150)을 노출하는 것을 포함할 수 있다. 이 공정에서, 상기 채널 홀들(H) 내에 남아 있는 유전체 층(41)은 도 2를 참조하여, 터널 유전체 패턴(141a), 트랩 유전체 패턴(141b) 및 장벽 유전체 패턴(141c)을 포함하는 유전체 패턴(141)으로 변형될 수 있다.
도 10을 참조하면, 상기 방법은, 상기 채널 홀들(H)의 내부에 비정질 채널 활성층(42a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 비정질 채널 활성층(42a)을 형성하는 것은 증착 공정을 수행하여 상기 채널 홀들(H) 내부의 상기 유전체 패턴(141) 상에 비정질 실리콘(a-Si) 층을 컨포멀하게 형성하는 것을 포함할 수 있다.
도 11을 참조하면, 상기 방법은, 상기 채널 홀들(H)의 내부를 채우는 채널 코어층(43)을 형성하는 것을 포함할 수 있다. 상기 채널 코어층(43)을 형성하는 것은 상기 채널 홀들(H)의 내부를 채우도록 상기 비정질 채널 활성층(42a) 상에 절연성 물질을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 채널 코어층(43)은 실리콘 산화물을 포함할 수 있다.
도 12를 참조하면, 상기 방법은, CMP 같은 평탄화 공정 및/또는 에치-백 공정을 수행하여 상기 제1 캡핑층(150)을 노출시키고, 상기 채널 코어층(43) 및 상기 비정질 채널 활성층(42a)을 채널 코어 패턴들(143) 및 비정질 채널 활성 패턴들(142a)로 변형시키고, 및 상기 채널 코어 패턴들(143)의 상부들을 리세스하여 채널 패드 공간들(Sp)을 형성하는 것을 포함할 수 있다.
도 13을 참조하면, 상기 방법은, 상기 채널 패드 공간들(Sp) 내에 비정질 채널 패드 패턴들(144a)을 형성하고, 및 상기 제1 캡핑층(150) 상에 결정화용 비정질 실리콘 층(210a)을 형성하는 것을 포함할 수 있다. 상기 비정질 채널 패드 패턴들(144a)을 형성하는 것은 증착 공정 등을 수행하여 상기 채널 패드 공간들(Sp) 내에 비정질 실리콘(a-Si)을 형성하는 것을 포함할 수 있다. 상기 결정화용 비정질 실리콘 층(210a)을 형성하는 것은 증착 공정 등을 수행하여 상기 제1 캡핑층(150) 상에 비정질 실리콘(a-Si)을 형성하는 것을 포함할 수 있다. 따라서, 비정질 채널 활성 패턴들(142a), 비정질 채널 패드 패턴들(144a) 및 결정화용 비정질 실리콘 층(210a)은 물질적으로 연속할 수 있다. 도면에서는 상기 비정질 채널 패드 패턴들(144a)과 상기 결정화용 비정질 실리콘 층(210a)과의 구분을 위해 그 경계 부분들을 점선으로 표시하였다. 이 공정에서, 유전체 패턴(141), 비정질 채널 활성 패턴(142a), 채널 코어 패턴(143), 및 비정질 채널 패드 패턴(144a)을 포함하는 예비 채널 구조체(140p)가 형성될 수 있다.
도 14a 내지 도 14d는 본 발명의 제1 실시 예에 의한 결정화 방법을 설명하는 도면들이다. 상기 결정화 방법은 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 패드 패턴들(144a) 및 상기 비정질 채널 활성 패턴들(142a)을 단결정 실리콘(c-Si)으로 결정화하는 것을 포함할 수 있다.
도 14a를 참조하면, 상기 결정화 방법은, 상기 결정화용 비정질 실리콘 층(210a) 상에 절연성 배리어 층(220)을 형성하는 것을 포함할 수 있다. 상기 절연성 배리어 층(220)을 형성하는 것은 증착 공정을 수행하여 상기 비정질 결정화용 실리콘 층(210a) 상에 약 0.5㎚ 내지 20㎚의 두께로 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 또는 실리콘 산질화물(SiON) 중 어느 하나를 형성하는 것을 포함할 수 있다.
도 14b를 참조하면, 상기 결정화 방법은, 상기 절연성 배리어 층(220) 상에 금속 촉매층(230)을 형성하는 것을 포함할 수 있다. 상기 금속 촉매층(230)을 형성하는 것은 증착 공정 또는 스퍼터링 공정을 수행하여 상기 절연성 배리어 층(220) 상에 금속을 형성하는 것을 포함할 수 있다. 상기 금속 촉매층(230)은 예를 들어, 니켈(Ni), 구리(Cu) 또는 팔라듐(Pd) 중 어느 하나를 포함할 수 있다.
도 14c를 참조하면, 상기 결정화 방법은, 어닐링(annealing) 공정을 수행하여 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 패드 패턴(144a) 및 상기 비정질 채널 활성 패턴(142a)을 단결정 실리콘(c-Si)으로 결정화하는 것을 포함할 수 있다. 상기 어닐링 공정은 약 400℃ 내지 650℃의 온도에서 수행될 수 있다.
상기 단결정 실리콘으로 결정화하는 것은, 상기 어닐링 공정에 의해 상기 금속 촉매층(230)의 금속이 확산되고, 상기 확산된 금속이 상대적으로 얇은 상기 절연성 배리어 층(220)을 통과하여 상기 결정화용 비정질 실리콘 층(210a)의 상면과 직접적으로 접촉하고, 상기 결정화용 비정질 실리콘 층(210a)이 금속 유도 결정화법(Metal Induced Crystallization; MIC)에 의해 단결정 실리콘으로 결정화하고, 및 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)이 상기 MIC에 의해 단결정 실리콘으로 결정화하는 것을 포함할 수 있다.
구체적으로, 본 실시 예에서는 상기 금속 촉매층(230)이 상기 결정화용 비정질 실리콘 층(210a) 상에 전면적으로 형성되어 있다. 따라서, 상기 어닐링 공정 시 상기 금속 촉매층(230) 하부에 배치된 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 패드 패턴들(144a), 및 상기 비정질 채널 활성 패턴들(142a)은 모두 상기 결정화용 비정질 실리콘 층(210a)의 상면에서부터 하부 방향(즉, 흰색 화살표 방향)으로 상기 MIC에 의해 단결정화될 수 있다.
이 공정에서, 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 어닐링 공정에 의해 결정화되어 결정화용 단결정 실리콘 층(210), 단결정 채널 활성 패턴들(142) 및 단결정 채널 패드 패턴들(144)로 변환될 수 있다.
도 14d를 참조하면, 상기 결정화 방법은, 상기 금속 촉매층(230)을 제거하고, 및 CMP 같은 평탄화 공정을 수행하여 상기 제1 캡핑층(150)을 노출하는 것을 포함할 수 있다. 이 공정에서, 상기 단결정 채널 활성 패턴(142) 및 상기 단결정 채널 패드 패턴(144), 상기 유전체 패턴(141), 및 상기 채널 코어 패턴(143)을 포함하는 채널 구조체(140)가 형성될 수 있다.
도 15a 내지 도 15e는 본 발명의 제2 실시 예에 의한 결정화 방법을 설명하는 도면들이다.
도 15a를 참조하면, 상기 결정화 방법은 상기 결정화용 비정질 실리콘 층(210a) 상에 마스크용 절연층(220)을 형성하는 것을 포함할 수 있다. 상기 마스크용 절연층(220)을 형성하는 것은 증착 공정을 수행하여 상기 결정화용 비정질 실리콘 층(210a) 상에 전면적으로 약 20㎚ 이상의 두께로 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 또는 실리콘 산질화물(SiON) 중 어느 하나를 형성하는 것을 포함할 수 있다.
도 15b를 참조하면, 상기 결정화 방법은, 상기 마스크용 절연층(220)의 일부를 제거하여 상기 다수 채널 홀들(H) 상에 수직으로 중첩되도록 배치되는 마스크 패턴들(241)을 형성하는 것을 포함할 수 있다. 상기 마스크 패턴들(241)을 형성하는 것은 에칭 공정 등을 수행하여 상기 마스크용 절연층(220)이 상기 채널 홀들(H)과 수직으로 중첩되어 배치되도록 상기 마스크용 절연층(220)의 일부를 제거하여 상기 결정화용 비정질 실리콘 층(210a)의 일부 표면을 노출하는 것을 포함할 수 있다.
도 15c를 참조하면, 상기 결정화 방법은, 상기 결정화용 비정질 실리콘 층(210a) 및 상기 마스크 패턴들(241)의 표면을 전면적으로 덮는 절연성 배리어 층(220)을 형성하고, 및 상기 배리어 층(220) 상에 금속 촉매층(230)을 형성하는 것을 포함할 수 있다. 상기 배리어 층(220)을 형성하는 것은 증착 공정을 수행하여 상기 결정화용 비정질 실리콘 층(210a) 및 상기 마스크 패턴들(241)의 표면 상에 전면적으로 약 0.5㎚ 내지 20㎚의 두께로 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 또는 실리콘 산질화물(SiON) 중 어느 하나를 형성하는 것을 포함할 수 있다. 상기 금속 촉매층(230)을 형성하는 것은 증착 공정 또는 스퍼터링 공정을 수행하여 상기 절연성 배리어 층(220) 상에 금속을 형성하는 것을 포함할 수 있다. 상기 금속 촉매층(230)은 예를 들어, 니켈(Ni), 구리(Cu) 또는 팔라듐(Pd) 중 어느 하나를 포함할 수 있다.
도 15d를 참조하면, 상기 결정화 방법은, 어닐링(annealing) 공정을 수행하여 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 패드 패턴들(144a) 및 상기 비정질 채널 활성 패턴들(142a)을 단결정 실리콘(c-Si)으로 결정화하는 것을 포함할 수 있다. 상기 어닐링 공정은 약 400℃ 내지 650℃의 온도에서 수행될 수 있다.
상기 단결정 실리콘으로 결정화하는 것은, 상기 어닐링 공정에 의해 상기 금속 촉매층(230)의 금속이 확산되고, 상기 확산된 금속이 상대적으로 얇은 상기 절연성 배리어 층(220)을 통과하여 상기 결정화용 비정질 실리콘 층(210a)의 상면 일부와 직접적으로 접촉하고, 상기 상면 일부를 포함하는 상기 결정화용 비정질 실리콘 층(210a)의 제1 영역들(A)이 MIC에 의해 단결정 실리콘으로 결정화하고, 상기 일부 상면을 포함하지 않는 상기 결정화용 비정질 실리콘 층(210a)의 제2 영역들(B)이 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization; MILC)에 의해 단결정 실리콘으로 결정화하고, 및 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)이 상기 MILC에 의해 단결정 실리콘으로 결정화하는 것을 포함할 수 있다.
구체적으로, 본 실시 예에서는 상기 금속 촉매층(230)과 상기 결정화용 비정질 실리콘 층(210a) 사이에 상대적으로 두꺼운 상기 마스크 패턴들(241)이 부분적으로 개재되어 있다. 이로 인해, 상기 결정화용 비정질 실리콘 층(210a)은 상기 금속 촉매층(230)으로부터 확산된 금속과 직접적으로 접촉하는 상기 제1 영역들(A) 및 상기 마스크 패턴들(241)에 의해 상기 확산된 금속과 직접적으로 접촉하지 않는 상기 제2 영역들(B)을 포함할 수 있다. 따라서, 상기 어닐링 공정 시 상기 제1 영역들(A)은 상기 결정화용 비정질 실리콘 층(210a)의 일부 상면에서부터 하부 방향(즉, 흰색 화살표 방향)으로 상기 MIC에 의해 단결정화될 수 있고, 상기 제2 영역들(B)은 상기 제1 영역들(A)의 경계에서부터 측면 방향(예컨대, 검정색 화살표 중 좌측 및/또는 우측 방향)으로 상기 MILC에 의해 결정화될 수 있다. 또한, 상기 마스크 패턴들(241)의 하부에 배치된 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 제2 영역들(B)의 경계에서부터 측면 방향(예컨대, 검정색 화살표 중 하부 방향)으로 상기 MILC에 의해 단결정화 될 수 있다.
이 공정에서, 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 어닐링 공정에 의해 결정화되어 결정화용 단결정 실리콘 층(210), 단결정 채널 활성 패턴들(142) 및 단결정 채널 패드 패턴들(144)로 변환될 수 있다.
한편, 상기 MILC에 의해 결정화된 단결정 실리콘은 상기 MIC에 의해 결정화된 단결정 실리콘에 비해 결정 크기(grain size)가 상대적으로 더 클 수 있으며, 결정 내 금속 농도는 약 ~100배 정도 더 낮을 수 있다.
도 15e를 참조하면, 상기 결정화 방법은, 상기 금속 촉매층(230)을 제거하고, 및 CMP와 같은 평탄화 공정을 수행하여 상기 제1 캡핑층(150)을 노출하는 것을 포함할 수 있다. 이 공정에서, 상기 단결정 채널 활성 패턴(142) 및 상기 단결정 채널 패드 패턴(144), 상기 유전체 패턴(141), 및 상기 채널 코어 패턴(143)을 포함하는 채널 구조체(140)가 형성될 수 있다.
도 16a 내지 도 16c는 본 발명의 제3 실시 예에 의한 결정화 방법을 설명하는 도면들이다.
도 15a, 도 15b 및 도 16a를 참조하면, 상기 결정화 방법은, 상기 결정화용 비정질 실리콘 층(210a) 상에 마스크용 절연층(220)을 형성하고, 및 상기 결정화용 비정질 실리콘 층(210a) 및 상기 마스크용 절연층(220)의 일부를 제거하여 상기 다수의 채널 홀들(H) 상에 수직으로 중첩되어 배치되며 측면이 노출된 결정화용 비정질 실리콘 패턴들(211a) 및 마스크 패턴들(241)을 형성하는 것을 포함할 수 있다.
도 16b를 참조하면, 상기 결정화 방법은 상기 제1 캡핑층(150), 상기 결정화용 비정질 실리콘 패턴들(211a) 및 상기 마스크 패턴들(241)의 표면을 전면적으로 덮는 배리어 층(220)을 형성하고, 및 상기 배리어 층(220) 상에 금속 촉매층(230)을 형성하는 것을 포함할 수 있다. 상기 배리어 층(220)을 형성하는 것은 증착 공정을 수행하여 상기 제1 캡핑층(150), 상기 결정화용 비정질 실리콘 패턴들(211a) 및 상기 마스크 패턴들(241)의 표면 상에 전면적으로 약 0.5㎚ 내지 20㎚의 두께로 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 또는 실리콘 산질화물(SiON)을 형성하는 것을 포함할 수 있다. 상기 금속 촉매층(230)을 형성하는 것은 증착 공정 또는 스퍼터링 공정을 수행하여 상기 배리어 층(220) 상에 금속을 형성하는 것을 포함할 수 있다. 상기 금속 촉매층(230)을 형성하는 금속은 예를 들어, 니켈(Ni), 구리(Cu) 또는 팔라듐(Pd) 중 어느 하나를 포함할 수 있다.
도 16c를 참조하면, 상기 결정화 방법은, 어닐링(annealing) 공정을 수행하여 상기 결정화용 비정질 실리콘 패턴들(211a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)을 단결정 실리콘(c-Si)으로 결정화하는 것을 포함할 수 있다. 상기 어닐링 공정은 약 400℃ 내지 650℃의 온도에서 수행될 수 있다.
상기 단결정 실리콘으로 결정화하는 것은, 상기 어닐링 공정에 의해 상기 금속 촉매층(230)의 금속이 확산되고, 상기 확산된 금속이 상대적으로 얇은 상기 절연성 배리어 층(220)을 통과하여 상기 결정화용 비정질 실리콘 패턴들(211a)의 측면과 직접적으로 접촉하고, 상기 결정화용 비정질 실리콘 패턴들(211a)이 MIC에 의해 단결정 실리콘으로 결정화하고, 및 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)이 MILC에 의해 단결정 실리콘으로 결정화하는 것을 포함할 수 있다.
구체적으로, 본 실시 예에서는 상기 결정화용 비정질 실리콘 패턴들(211a)의 상면과 상기 금속 촉매층(230) 사이에 상대적으로 두꺼운 마스크 패턴들(241)이 개재되어 있고, 상기 결정화용 비정질 실리콘 패턴들(211a)의 측면과 상기 금속 촉매층(230) 사이에 상대적으로 얇은 절연성 배리어 층(220)이 개재되어 있다. 따라서, 상기 어닐링 공정시 상기 결정화용 비정질 실리콘 패턴들(211a)은 상기 측면에서부터 좌측 및/또는 우측 방향(즉, 흰색 화살표 방향)으로 상기 MIC에 의해 단결정화될 수 있다. 또한, 상기 마스크 패턴들(241)의 하부에 배치된 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 MIC에 의해 단결정화된 영역의 경계에서부터 측면 방향(예컨대, 검정색 화살표 방향)으로 상기 MILC에 의해 단결정화될 수 있다.
이 공정에서, 상기 결정화용 비정질 실리콘 패턴들(211a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 어닐링 공정에 의해 결정화되어 결정화용 단결정 실리콘 패턴들(211), 단결정 채널 활성 패턴들(142) 및 단결정 채널 패드 패턴들(144)로 변환될 수 있다.
이후, 도 15e를 참조하여 설명된 공정들이 수행될 수 있다.
도 17a 내지 도 17d는 본 발명의 제4 실시 예에 의한 결정화 방법을 설명하는 도면들이다.
도 15a, 도 15b 및 도 17a를 참조하면, 상기 결정화 방법은, 상기 비정질 결정화용 실리콘 층(210a) 상에 마스크용 절연층(240)을 형성하고, 상기 마스크용 절연층(240)의 일부를 제거하여 상기 다수 채널 홀들(H) 상에 수직으로 중첩되도록 배치되는 마스크 패턴들(241)을 형성하고, 및 상기 결정화용 비정질 실리콘 층(210a) 및 상기 마스크 패턴들(241)의 표면을 전면적으로 덮는 실리사이드용 금속층(250)을 형성하는 것을 포함할 수 있다.
본 실시 예에서, 상기 마스크 패턴들(241)은 실리사이드 공정 시, 예비 채널 구조체들(140p) 상에서, 상기 결정화용 비정질 실리콘 층(210a)과 상기 실리사이드용 금속층(250)이 직접 접촉되지 않도록 하여 금속 실리사이드 층(260)이 형성되는 것을 방지할 수 있다.
상기 실리사이드용 금속층(250)을 형성하는 것은 증착 공정 또는 스퍼터링 공정을 수행하여 상기 결정화용 비정질 실리콘 층(210a) 및 상기 마스크 패턴들(241)의 표면에 전면적으로 금속을 형성하는 것을 포함할 수 있다. 상기 실리사이드용 금속층(250)은 예를 들어, 니켈(Ni), 구리(Cu) 또는 팔라듐(Pd) 중 어느 하나를 포함할 수 있다.
도 17b를 참조하면, 상기 결정화 방법은, 실리사이드 공정을 수행하여 금속 실리사이드 층(260)을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드 층(260)을 형성하는 것은 약 350℃ 내지 450℃의 온도로 약 3분~5분 동안 열처리하여 상기 실리사이드용 금속층(250)과 상기 결정화용 비정질 실리콘 층(210a)의 상면이 직접적으로 접촉하는 부위에 금속 실리사이드 층(260)을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드 층(260)은 예를 들어, 니켈 실리사이드(NiSiX), 구리 실리사이드(CuSiX) 및 팔라듐 실리사이드(PdSiX) 중 어느 하나를 포함할 수 있다.
도 17c를 참조하면, 상기 결정화 방법은 상기 실리사이드용 금속층(250)을 제거하는 것을 포함할 수 있다.
본 실시 예 및 후술될 실시 예에서는 상기 금속 실리사이드 층(260)을 금속 촉매로 사용하여 어닐링 공정 시 상기 MIC 및 MILC에 의한 단결정화가 진행될 수 있다.
도 17d를 참조하면, 상기 결정화 방법은, 어닐링 공정을 수행하여 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)을 단결정 실리콘(c-Si)으로 결정화하는 것을 포함할 수 있다. 상기 어닐링 공정은 약 400℃ 내지 650℃의 온도에서 수행될 수 있다.
상기 단결정 실리콘으로 결정화하는 것은, 상기 어닐링 공정에 의해 상기 금속 실리사이드 층(260)의 금속이 확산되고, 상기 확산된 금속이 상기 결정화용 비정질 실리콘 층(210a)의 일부 상면과 직접적으로 접촉하고, 상기 일부 상면을 포함하는 상기 결정화용 비정질 실리콘 층(210a)의 제1 영역들(A)이 MIC에 의해 단결정 실리콘으로 결정화하고, 상기 일부 상면을 포함하지 않는 상기 결정화용 비정질 실리콘 층(210a)의 제2 영역들(B)이 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization; MILC)에 의해 단결정 실리콘으로 결정화하고, 및 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)이 상기 MILC에 의해 단결정 실리콘으로 결정화하는 것을 포함할 수 있다.
구체적으로, 본 실시 예에서는 상기 금속 실리사이드 층(260)이 상기 결정화용 비정질 실리콘 층(210a)의 상부에 부분적으로 형성되어 있다. 이로 인해, 상기 결정화용 비정질 실리콘 층(210a)은 상기 어닐링 공정시 상기 금속 실리사이드 층(260)으로부터 확산된 금속과 직접적으로 접촉하는 상기 제1 영역들(A) 및 상기 확산된 금속과 직접적으로 접촉하지 않는 상기 제2 영역들(B)을 포함할 수 있다. 따라서, 상기 어닐링 공정시 상기 제1 영역들(A)은 상기 결정화용 비정질 실리콘 층(210a)의 상기 일부 상면에서부터 하부 방향(즉, 흰색 화살표 방향)으로 상기 MIC에 의해 단결정화될 수 있고, 상기 제2 영역들(B)은 상기 제1 영역들(A)의 경계에서부터 측면 방향(예컨대, 검정색 화살표 중 좌측 및/또는 우측 방향)으로 상기 MILC에 의해 결정화될 수 있다. 또한, 상기 마스크 패턴들(241)의 하부에 배치된 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 제2 영역들(B)의 경계에서부터 측면 방향(예컨대, 검정색 화살표 중 하부 방향)으로 상기 MILC에 의해 단결정화 될 수 있다.
이 공정에서, 상기 결정화용 비정질 실리콘 층(210a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 어닐링 공정에 의해 결정화되어 결정화용 단결정 실리콘 층(210), 단결정 채널 활성 패턴들(142) 및 단결정 채널 패드 패턴들(144)로 변환될 수 있다.
이후, 상기 결정화 방법은, 도 15e를 참조하여 설명된 공정들이 수행될 수 있다.
도 18a 내지 도 18d는 본 발명의 제5 실시 예에 의한 결정화 방법을 설명하는 도면들이다.
도 15a, 도 15b, 도 16a 및 도 18a를 참조하면, 상기 결정화 방법은, 상기 비정질 결정화용 실리콘 층(210a) 상에 마스크용 절연층(220)을 형성하고, 상기 비정질 결정화용 실리콘 층(210a) 및 상기 마스크용 절연층(220)의 일부를 제거하여 상기 다수의 채널 홀들(H) 상에 수직으로 중첩되어 배치되며 측면이 노출된 결정화용 비정질 실리콘 패턴들(211a) 및 마스크 패턴들(241)을 형성하고, 및 상기 제1 캡핑층(150), 상기 결정화용 비정질 실리콘 패턴들(211a) 및 상기 마스크 패턴(241)의 표면을 전면적으로 덮는 실리사이드용 금속층(250)을 형성하는 것을 포함할 수 있다.
상기 실리사이드용 금속층(250)을 형성하는 것은 증착 공정 또는 스퍼터링 공정을 수행하여 상기 제1 캡핑층(150), 상기 결정화용 비정질 실리콘 패턴들(211a) 및 상기 마스크 패턴들(241)의 표면에 전면적으로 금속을 형성하는 것을 포함할 수 있다. 상기 실리사이드용 금속층(250)은 예를 들어, 니켈(Ni), 구리(Cu) 또는 팔라듐(Pd) 중 어느 하나를 포함할 수 있다.
도 18b를 참조하면, 상기 결정화 방법은, 실리사이드 공정을 수행하여 금속 실리사이드 층(260)을 형성하는 것을 포함할 수 있다.
상기 금속 실리사이드 층(260)을 형성하는 것은 약 350℃ 내지 450℃의 온도로 약 3분~5분 동안 열처리하여 상기 실리사이드용 금속층(250)과 상기 결정화용 비정질 실리콘 패턴들(211a)의 측면이 직접적으로 접촉하는 부위에 금속 실리사이드 층(260)을 형성하는 것을 포함할 수 있다. 상기 금속 실리사이드 층(260)은 예를 들어, 니켈 실리사이드(NiSiX), 구리 실리사이드(CuSiX) 및 팔라듐 실리사이드(PdSiX) 중 어느 하나를 포함할 수 있다.
도 18c을 참조하면, 상기 결정화 방법은 상기 실리사이드용 금속층(250)을 제거하는 것을 포함할 수 있다.
도 18d를 참조하면, 상기 결정화 방법은, 어닐링 공정을 수행하여 상기 결정화용 비정질 실리콘 패턴들(211a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴(144a)을 단결정 실리콘(c-Si)으로 결정화하는 것을 포함할 수 있다. 상기 어닐링 공정은 약 400℃ 내지 650℃의 온도에서 수행될 수 있다.
상기 단결정 실리콘으로 결정화하는 것은, 상기 결정화 방법은, 상기 어닐링 공정에 의해 상기 금속 실리사이드 층(260)의 금속이 확산되고, 상기 확산된 금속이 상기 결정화용 비정질 실리콘 패턴들(211a)의 측면과 직접적으로 접촉하고, 상기 결정화용 비정질 실리콘 패턴들(211a)이 MIC에 의해 단결정 실리콘으로 결정화하고, 및 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)이 MILC에 의해 단결정 실리콘으로 결정화하는 것을 포함할 수 있다.
구체적으로, 본 실시 예에서는 상기 금속 실리사이드 층(260)이 상기 결정화용 비정질 실리콘 패턴들(211a)의 측면에 형성되어 있다. 따라서, 상기 어닐링 공정시 상기 결정화용 비정질 실리콘 패턴들(211a)은 상기 측면에서부터 좌측 및/또는 우측 방향(즉, 흰색 화살표 방향)으로 상기 MIC에 의해 단결정화될 수 있다. 또한, 상기 마스크 패턴들(241)의 하부에 배치된 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 MIC에 의해 단결정화된 영역의 경계에서부터 측면 방향(예컨대, 검정색 화살표 방향)으로 상기 MILC에 의해 단결정화될 수 있다.
이 공정에서, 상기 결정화용 비정질 실리콘 패턴들(211a), 상기 비정질 채널 활성 패턴들(142a) 및 상기 비정질 채널 패드 패턴들(144a)은 상기 어닐링 공정에 의해 결정화되어 결정화용 단결정 실리콘 패턴들(211), 단결정 채널 활성 패턴들(142) 및 단결정 채널 패드 패턴들(144)로 변환될 수 있다.
이후, 상기 결정화 방법은, 도 15e를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다.
도 14a 내지 도 18d에서 상술한 바와 같이, 상기 어닐링 공정시 비정질 실리콘(a-Si)이 상기 MIC 및 상기 MILC에 의해 단결정 실리콘(c-Si)으로 결정화가 일어나 성장한 결정 말단에는 결정화 공정시 사용된 금속 촉매로부터 확산된 금속의 농도가 결정 선단 및 중간 부분들보다 높은 새로운 상이 존재할 수 있다. 예를 들어, 본 발명에서는 상기 단결정 채널 활성 패턴들(142)의 말단(EP)의 금속 농도가 상기 단결정 채널 활성 패턴들(142)의 상부 및 중간 부분들보다 상대적으로 더 높을 수 있다. 또한, 상기 단결정 채널 활성 패턴들(142)의 말단(EP)의 금속 농도는 약 1019/㎠ 이하일 수 있다.
도 19를 참조하면, 상기 방법은 상기 제1 캡핑층(150) 및 채널 구조체들(140) 상에 제2 캡핑층(153)을 형성하는 것을 포함할 수 있다. 상기 제2 캡핑층(153)은 실리콘 산화물을 포함할 수 있다.
도 20을 참조하면, 상기 방법은, 에칭 공정을 수행하여 상기 층간 절연층들(120), 상기 희생층들(122), 상기 제1 및 제2 캡핑층들(150, 153)을 수직으로 관통하여 상기 기판(110)과 접촉하는 소자 분리 트렌치들(Ti)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 트렌치들(Ti)은 상기 채널 구조체들(140)과 수평 방향으로 소정 간격 이격되도록 배치될 수 있다. 평면상에서 상기 소자 분리 트렌치들(Ti)과 상기 라인 분리 트렌치들(Tl)은 서로 평행한 라인 형태를 가질 수 있다.
도 21을 참조하면, 상기 방법은, 상기 소자 분리 트렌치들(Ti)을 통하여 상기 희생층들(122)을 제거하여 워드라인 공간들(Sw)을 형성하는 것을 포함할 수 있다.
도 22를 참조하면, 상기 방법은, 상기 워드라인 공간들(Sw) 내에 블로킹 층(24) 및 워드라인 전극 물질층(23)을 형성하는 것을 포함할 수 있다. 상기 블로킹 층(24)을 형성하는 것은 ALD 같은 증착 공정을 수행하여 알루미늄 산화물 같이 일 함수가 높은 절연물을 형성하는 것을 포함할 수 있다. 상기 워드라인 전극 물질층(23)을 형성하는 것은 증착 공정을 수행하여 텅스텐(W) 같은 금속을 형성하는 것을 포함할 수 있다.
도 23를 참조하면, 상기 방법은, 에치-백 공정 등을 수행하여 상기 제2 캡핑층(153)의 상부 및 소자 분리 트렌치들(Ti)의 내부에 노출된 상기 워드라인 전극 물질층(23) 및 상기 블로킹 층(24)을 제거하여 블로킹 패턴들(124) 및 워드라인 전극들(123)을 형성하는 것을 포함할 수 있다.
도 24를 참조하면, 상기 방법은, 상기 소자 분리 트렌치들(Ti)의 내벽 상에 스페이서들(165)을 형성하고, 및 공통 소스 전극들(CS)을 형성하는 것을 포함할 수 있다. 상기 스페이서들(165)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 공통 소스 전극들(CS)을 형성하는 것은 인(P, phosphorous), 비소(As, arsenic) 또는 붕소(B, boron) 같은 원소를 상기 기판(110) 내에 주입하는 것을 포함할 수 있다.
도 25를 참조하면, 상기 방법은 상기 소자 분리 트렌치들(Ti)을 채우는 소자 분리 패턴들(160)을 형성하는 것을 포함할 수 있다. 상기 소자 분리 패턴(160)은 실리콘 산화물을 포함할 수 있다.
도 26을 참조하면, 상기 방법은, 상기 소자 분리 트렌치들(Ti) 및 상기 제2 캡핑층(153)을 덮는 제3 캡핑층(155)을 형성하는 것을 포함할 수 있다. 상기 제3 캡핑층(155)은 실리콘 산화물을 포함할 수 있다.
도 27을 참조하면, 상기 방법은, 상기 단결정 채널 패드 패턴들(144)과 전기적으로 연결되는 비트라인 플러그들(170)을 형성하는 것을 포함할 수 있다. 상기 비트라인 플러그들(170)을 형성하는 것은 에칭 공정을 수행하여 상기 제2 및 제3 캡핑층들(153, 155)을 수직으로 관통하여 상기 채널 구조체들(140)의 상부에 배치된 상기 단결정 채널 패드 패턴들(144)의 표면을 노출하는 비아 홀들을 형성하고, 상기 비아 홀들 내부에 도전성 물질을 채우는 것을 포함할 수 있다. 상기 비트라인 플러그들(170)은 금속, 금속 화합물, 및/또는 금속 실리사이드를 포함할 수 있다. 상기 비트라인 플러그들(170)의 측면은 상기 제2 및 제3 캡핑층들(153, 155)으로 둘러싸일 수 있다.
이후, 도 2를 더 참조하면, 상기 방법은, 상기 제3 캡핑층(155) 상에 상기 비트라인 플러그들(170)과 전기적으로 연결되는 비트라인들(180)을 형성하는 것을 더 포함할 수 있다. 상기 비트라인들(180)은 금속 또는 금속 화합물을 포함할 수 있다. 평면상에서, 상기 비트라인들(180)은 서로 평행한 라인 형태를 가질 수 있다.
본 발명의 기술적 사상에 의하면, 어닐링 공정에 의해 비정질 실리콘(a-Si)으로 형성된 채널 패턴들을 단결정 실리콘(c-Si)으로 결정화할 수 있으므로 채널 패턴들 내 결정 크기(grain size)를 크게 하여 전류의 이동도(mobility)가 향상될 수 있다. 또한, 본 발명의 기술적 사상에 의하면, 어닐링 공정에 의해 비정질 실리콘(a-Si)으로 형성된 채널 패턴들을 단결정 실리콘(c-Si)으로 결정화시 금속 촉매와 비정질 실리콘 사이에 절연성 배리어를 개재하여 그 두께에 따라 금속 촉매로부터 확산되는 금속의 양을 억제 및 조절할 수 있으므로 단결정 실리콘으로 결정화된 채널 패턴들 내의 금속 오염을 최소화할 수 있다. 이에 따라, 단결정 실리콘으로 결정화된 채널 패턴들 내의 누설 전류(leakage current)를 저감시킴으로써 반도체 소자의 전류 특성이 크게 개선될 수 있다.
도 28a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 28a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 메모리 소자들(2230)을 포함할 수 있다. 프로세서(2220) 또는 메모리 소자들(2230)은 본 발명의 일 실시예에 의한 반도체 소자(100)를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 28b 및 28c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다. 도 28b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 기능 유닛(2340)은 다양한 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 일 실시예에 의한 반도체 소자(100)를 포함할 수 있다.
도 28c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(241)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템은 본 발명의 일 실시예에 의한 반도체 소자(100)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자 110: 기판
120: 적층 구조체 121: 층간 절연층
122: 희생층들 125: 워드라인
123: 워드라인 전극들 124: 블로킹 패턴
130: 라인 분리 패턴 140: 채널 구조체
140p: 예비 채널 구조체 141: 유전체 패턴
141a: 터널 유전체 패턴 141b: 트랩 유전체 패턴
141c: 장벽 유전체 패턴 142: 단결정 채널 활성 패턴
142a: 비정질 채널 활성 패턴 143: 채널 코어 패턴
144: 단결정 채널 패드 패턴 144a: 비정질 채널 패드 패턴
145: 결정 성장막 150: 제1 캡핑층
153: 제2 캡핑층 155: 제3 캡핑층
160: 소자 분리 패턴 165: 스페이서들
170: 비트라인 플러그 180: 비트라인들
23: 워드라인 전극 물질층 24: 블로킹 층
210: 결정화용 단결정 실리콘 층
210a: 결정화용 비정질 실리콘 층
211: 결정화용 단결정 실리콘 패턴
211a: 결정화용 비정질 실리콘 패턴
220: 절연성 배리어 층 230: 금속 촉매층
240: 마스크용 절연층 241: 마스크 패턴
250: 실리사이드용 금속층 260: 금속 실리사이드 층
41: 유전체 층 41a: 터널 유전체 층
41b: 트랩 유전체 층 41c: 장벽 유전체 층
42: 채널 활성층 43: 채널 코어층
Tl: 라인 분리 트렌치 Ti: 소자 분리 트렌치
H: 채널 홀 CS: 공통 소스 전극
Sw: 워드라인 공간 Sp: 채널 패드 공간
EP: 말단

Claims (10)

  1. 기판 상에 교대로 반복적으로 적층된 다수의 층간 절연층들 및 다수의 희생층들을 형성하고,
    상기 층간 절연층들 및 상기 희생층들 상에 제1 캡핑층을 형성하고,
    상기 제1 캡핑층, 상기 층간 절연층들, 및 상기 희생층들을 관통하여 상기 기판의 표면의 일부를 노출시키는 채널 홀을 형성하고,
    상기 채널 홀의 내벽 상에 컨포멀하게 유전체 패턴을 형성하고,
    상기 유전체 패턴 및 상기 노출된 기판의 표면 상에 비정질 채널 활성 패턴을 컨포멀하게 형성하고,
    상기 비정질 채널 활성 패턴 상에 상기 채널 홀을 채우는 채널 코어 패턴을 형성하고,
    상기 제1 캡핑층 및 상기 비정질 채널 활성 패턴 상에 결정화용 비정질 실리콘 층을 형성하고,
    상기 결정화용 비정질 실리콘 층 상에 금속 촉매층을 형성하고, 및
    어닐링 공정을 수행하여 상기 결정화용 비정질 실리콘 층 및 상기 비정질 채널 활성 패턴을 결정화용 단결정 실리콘 층 및 단결정 채널 활성 패턴으로 변환시키는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 결정화용 비정질 실리콘 층과 상기 금속 촉매층 사이에 절연성 배리어 층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 결정화용 비정질 실리콘 층과 상기 절연성 배리어 층 사이에 상기 유전체 패턴, 상기 비정질 채널 활성 패턴, 및 상기 채널 코어 패턴과 수직으로 정렬하는 마스크 패턴을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 마스크 패턴은 상기 결정화용 비정질 실리콘 층의 표면의 일부를 노출시키는 반도체 소자 제조 방법.
  5. 제3항에 있어서,
    상기 마스크 패턴의 측면과 상기 결정화용 비정질 실리콘 층의 측면이 정렬하도록 상기 결정화용 비정질 실리콘 층을 선택적으로 식각하여 상기 제1 캡핑층의 표면의 일부를 노출시키는 것을 더 포함하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 비정질 채널 활성 패턴과 상기 결정화용 비정질 실리콘 층 사이에 비정질 채널 패드 패턴을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서,
    상기 어닐링 공정에 의하여 상기 비정질 채널 패드 패턴은 단결정 채널 패드 패턴으로 변환되는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 비정질 채널 활성 패턴, 상기 비정질 채널 패드 패턴, 및 상기 결정화용 비정질 실리콘 층은 물질적으로 연속하도록 비정질 실리콘을 포함하고, 및
    상기 단결정 채널 활성 패턴, 상기 단결정 채널 패드 패턴, 및 상기 결정화용 단결정 실리콘 층은 물질적으로 연속하도록 단결정 실리콘을 포함하는 반도체 소자 제조 방법.
  9. 제1항에 있어서,
    상기 금속 촉매층과 접촉하는 상기 결정화용 비정질 실리콘 층의 일부를 실리사이드화시켜 금속 실리사이드 층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  10. 기판 상에 교대로 반복적으로 적층된 층간 절연층들 및 희생층들을 포함하는 적층 구조체를 형성하고,
    상기 적층 구조체를 수직으로 관통하여 상기 기판의 표면을 노출시키는 채널 홀을 형성하고,
    상기 채널 홀 내부에 비정질 실리콘을 포함하는 예비 채널 구조체를 형성하고,
    상기 예비 채널 구조체 상에 결정화용 비정질 실리콘 층을 형성하고,
    상기 결정화용 비정질 실리콘 층 상에 금속 촉매층을 형성하고,
    어닐링 공정을 수행하여 상기 결정화용 비정질 실리콘 층을 단결정화시킨 결정화용 단결정 실리콘 층 및 상기 비정질 실리콘을 단결정화시켜 단결정 실리콘을 포함하는 채널 구조체를 형성하고,
    상기 금속 촉매층 및 상기 결정화용 단결정 실리콘 층을 제거하고,
    상기 채널 구조체 상에 비트 라인 플러그 및 비트 라인을 형성하는 것을 포함하는 반도체 소자 제조 방법.
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