KR102352232B1 - 콘택 구조체들을 갖는 반도체 소자의 제조 방법 - Google Patents

콘택 구조체들을 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

기판 상에 서로 평행하게 연장하는 배선 구조체들을 형성하고, 코팅 공정을 수행하여 배선 구조체들 사이를 채우는 액체 상태의 실리콘 소스 물질 층을 형성하고, 1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층을 경화시켜 비정질 실리콘 층을 형성하고, 및 상기 비정질 실리콘 층을 결정화하여 콘택 플러그들을 형성하는 것을 포함하는 반도체 소자의 제조 방법이 설명된다.

Description

콘택 구조체들을 갖는 반도체 소자의 제조 방법{Method of fabricating semiconductor device having contact structures}
본 발명은 콘택 구조체들을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 산업의 발전과 함께 반도체 소자는 점점 고집적화 되고 있어, 다양한 문제점들을 야기시키고 있다. 예컨데, 반도체 소자의 고집적화에 의해 콘택 홀의 사이즈가 감소함에 따라 액티브 영역과의 접촉 면적을 늘리기 위해 콘택 홀을 확대하는 공정을 수행함으로써, 콘택 홀의 내부 형상이 균일하지 않아 콘택 홀 내에 형성되는 콘택 플러그에 보이드(void) 같은 물리적 결함이 발생할 수 있다. 또한, 콘택 홀의 사이즈가 감소하면서 증착할 수 있는 폴리실리콘의 두께가 감소하면서 폴리실리콘 층의 모폴로지가 열화되어 콘택 플러그에 심(seam)이 발생할 수 있다. 이러한 보이드와 심 같은 물리적 결함은 소자의 저항성 불량을 야기할 수 있다.
본 발명이 해결하고자 하는 과제는 물리적 결함이 없는 콘택 구조체들을 갖는 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 포함하는 전자 장치들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 서로 평행하게 연장하는 배선 구조체들을 형성하고, 코팅 공정을 수행하여 배선 구조체들 사이를 채우는 액체 상태의 실리콘 소스 물질 층을 형성하고, 1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층을 경화시켜 비정질 실리콘 층을 형성하고, 및 상기 비정질 실리콘 층을 결정화하여 콘택 플러그들을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 액티브 영역을 정의하는 소자 분리 영역을 형성하고, 상기 기판 내에 상기 액티브 영역을 가로지르고 제1 방향으로 서로 평행하게 연장하는 게이트 구조체들을 형성하고, 상기 기판 상에 상기 제1 방향에 수직하는 제2 방향으로 서로 평행하게 연장하는 배선 구조체들을 형성하고, 상기 게이트 구조체들과 교차하는 상기 배선 구조체들 사이를 채우는 중간 층간 절연층 및 상기 게이트 구조체들 사이의 상기 배선 구조체들 사이를 채우는 희생 막을 형성하고, 상기 희생 막을 제거하여 상기 액티브 영역의 단부를 노출시키는 콘택 홀을 형성하고, 코팅 공정을 수행하여 상기 콘택 홀을 채우는 액체 상태의 실리콘 소스 물질 층을 형성하고, 1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층을 경화시켜 비정질 실리콘 층을 형성하고, 및 상기 비정질 실리콘 층을 결정화하여 콘택 플러그를 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 내에 서로 평행하게 연장하는 게이트 구조체들을 형성하고, 상기 기판 상에 상기 게이트 구조체들을 가로지르고 서로 평행하게 연장하는 배선 구조체들을 형성하고, 상기 배선 구조체들은 상기 게이트 구조체들과 교차하지 않는 제1 부분들 및 상기 게이트 구조체들과 교차하는 제2 부분들을 포함하고, 상기 배선 구조체들의 상기 제1 부분들 사이를 채우는 실리콘 산화막 및 상기 배선 구조체들의 상기 제2 부분들 사이를 채우는 실리콘 질화막을 형성하고, 에칭 공정을 수행하여 상기 제1 부분들 사이를 채우는 상기 실리콘 산화막을 제거하고, 코팅 공정을 수행하여 상기 기판 상에 상기 배선 구조체들의 상기 제1 부분들 사이를 채우는 액체 상태의 실리콘 소스 물질 층을 형성하고, 1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층을 비정질 실리콘 층으로 변형시키고, 2차 어닐링 공정을 수행하여 상기 비정질 실리콘 층을 경화시키고, 에치-백 공정을 수행하여 상기 비정질 실리콘 층을 부분적으로 제거하여 비정질 실리콘 패턴들의 상면들을 상기 배선 구조체들의 상면들보다 낮게 하고, 및 상기 비정질 실리콘 패턴들을 결정화하여 폴리실리콘 패턴들을 형성하는 것을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시 예에 의한 반도체 소자의 제조 방법은 코팅 공정을 이용하여 액체 상태의 실리콘 소스 물질을 콘택 홀에 채움으로써, 콘택 홀의 수평 폭이 줄어들고, 콘택 홀의 내벽 형상이 균일하지 않더라도 콘택 홀을 빈틈없이 채울 수 있다. 이에 따라, 심(seam) 또는 보이드(void) 같은 물리적 결함이 없는 콘택 패턴들을 형성함으로써, 반도체 소자의 전기적 특성을 향상시키는 효과가 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 레이아웃도이다.
도 2는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자를 설명하기 위하여 도 1의 I-I′방향 또는 II-II′방향을 따라 절단한 종단면도들(cross-sectional views)이다.
도 3 내지 도 19는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자들의 제조 방법들을 설명하는 도면들이다.
도 20 및 도 21은 각각 스핀 코팅 방법 및 슬롯 다이 코팅 방법을 설명하는 개념도들이다.
도 22은 본 발명의 기술적 사상의 일 실시 예에 의한 메모리 모듈을 개념적으로 도시한 도면이다.
도 23는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 24 및 도 25는 본 발명의 기술적 사상의 실시 예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시 예에 의한 반도체 소자의 레이아웃도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100)는 X 방향으로 연장하는 게이트 구조체들(20), 상기 X 방향에 수직하는 Y 방향으로 연장하는 배선 구조체들(40), 상기 X 방향 및 상기 Y 방향에 각각 사선의(diagonal) Z 방향으로 연장하는 바(bar) 모양의 액티브 영역들(11)을 포함할 수 있다. 상기 배선 구조체들(40)은 상기 액티브 영역들(11)의 중심부들과 중첩할 수 있다. 상기 반도체 소자(100)는 상기 액티브 영역들(11)의 양 단부와 중첩하는 콘택 구조체들(60)을 포함할 수 있다. 상기 콘택 구조체들(60)은 상기 액티브 영역들(11) 상의 콘택 플러그들(60L), 및 상기 콘택 플러그들 상의 콘택 패턴들(60U)을 포함할 수 있다.
도 2는 본 발명의 일 실시 예에 의한 반도체 소자(100)를 설명하기 위하여 도 1의 I-I′방향 및 II-II′방향을 따라 절단한 종단면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100)는 기판(10) 내에 형성되고, 액티브 영역들(11)을 정의하는 소자 분리 영역(12), 소스/드레인 영역들(15), 게이트 구조체들(20), 배선 구조체들(40), 콘택 구조체들(60), 및 커패시터 구조체들(80)을 포함할 수 있다. 상기 반도체 소자(100)는 상기 배선 구조체들(40)의 측벽들 상의 제1 스페이서들(51), 제2 스페이서들(52), 제3 스페이서들(53), 제4 스페이서들(54), 제5 스페이서들(55), 및 제6 스페이서들(56)을 더 포함할 수 있다. 상기 반도체 소자(100)는 상기 콘택 구조체들(60)을 전기적으로 분리하는 콘택 패턴 분리 영역들(70)을 더 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 소자 분리 영역(12)은 상기 기판(10) 내에 형성된 소자 분리 트렌치(12a) 및 상기 소자 분리 트렌치(12a) 내에 채워진 소자 분리 절연물(12b)을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물을 포함할 수 있다.
상기 액티브 영역들(11)은 상기 배선 구조체들(40)과 접촉하는 중심부들 및 상기 콘택 구조체들(60)과 접촉하는 양 단부들을 포함할 수 있다.
상기 소스/드레인 영역들(15)은 제1 소스/드레인 영역들(15A) 및 제2 소스/드레인 영역들(15B)을 포함할 수 있다. 상기 제1 소스/드레인 영역들(15A)은 상기 액티브 영역들(11)의 상기 중심부들 내에 형성될 수 있다. 상기 제2 소스/드레인 영역들(15B)은 상기 액티브 영역들(11)의 상기 양 단부들 내에 형성될 수 있다. 상기 제1 소스/드레인 영역들(15A)은 상기 배선 구조체들(40)과 접촉할 수 있다. 상기 제2 소스/드레인 영역들(15B)은 상기 콘택 구조체들(60)과 접촉할 수 있다.
상기 게이트 구조체들(20)은 게이트 절연 패턴들(22), 게이트 전극 패턴들(24), 및 게이트 캡핑 패턴들(26)을 포함할 수 있다. 상기 게이트 구조체들(20)은 상기 기판(10) 내에 매립될(buried) 수 있다.
상기 게이트 절연 패턴들(22)은 상기 액티브 영역들(11)의 상면들 및 측면들 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연 패턴들(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물, 알미늄 산화물, 또는 티타늄 산화물을 포함할 수 있다.
상기 게이트 전극 패턴들(24)은 상기 액티브 영역들(11)을 가로지르며 상기 소자 분리 영역들(12) 상으로 연장되도록 형성될 수 있다. 상기 게이트 전극 패턴들(24)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 금속 질화물, 텅스텐 또는 구리 같은 금속 중 하나 이상을 포함할 수 있다. 상기 게이트 전극 패턴들(24)은 디램(DRAM) 등과 같은 메모리 소자의 워드라인일 수 있다.
상기 게이트 캡핑 패턴들(26)은 상기 게이트 전극 패턴들(24) 상에 형성될 수 있다. 상기 게이트 캡핑 패턴들(26)은 실리콘 질화물을 포함할 수 있다.
상기 배선 구조체들(40)은 배선 콘택 패턴들(42), 배선 배리어 패턴들(44), 배선 전극 패턴들(46), 및 배선 캡핑 패턴들(48)을 포함할 수 있다.
상기 배선 콘택 패턴들(42)은 상기 액티브 영역들(11)들의 상기 중심부들과 접촉할 수 있다. 예를 들어, 상기 배선 콘택 패턴들(40)은 상기 제1 소스/드레인 영역들(15A)과 접촉할 수 있다. 상기 제1 소스/드레인 영역들(15A)과 접촉하는 상기 배선 콘택 패턴들(40)의 하면들은 상기 제1 소스/드레인 영역들(15A)과 접촉하지 않는 상기 배선 콘택 패턴들(40)의 하면들보다 낮은 레벨에 위치할 수 있다. 상기 배선 콘택 패턴들(42)은 폴리실리콘을 포함할 수 있다.
상기 배선 배리어 패턴들(44)은 상기 배선 콘택 패턴들(42) 상에 형성될 수 있다. 상기 배선 배리어 패턴들(53)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다.
상기 배선 전극 패턴들(46)은 상기 배선 배리어 패턴들(44) 상에 형성될 수 있다. 상기 배선 전극 패턴들(46)은 텅스텐 또는 구리 같은 금속을 포함할 수 있다.
상기 배선 캡핑 패턴들(48)은 상기 배선 전극 패턴들(46) 상에 형성될 수 있다. 상기 배선 캡핑 패턴들(48)은 실리콘 질화물을 포함할 수 있다.
상기 배선 콘택 패턴들(42)은 디램(DRAM) 등과 같은 메모리 소자의 비트 라인 콘택 (DC: direct contact)을 포함할 수 있고, 및 상기 배선 배리어 패턴들(44), 및 상기 배선 전극 패턴들(46)은 디램(DRAM) 등과 같은 메모리 소자의 비트 라인을 포함할 수 있다.
상기 배선 콘택 패턴들(42)의 측벽들, 상기 배선 배리어 패턴들(44)의 측벽들, 상기 배선 전극 패턴들(46)의 측벽들, 및 상기 배선 캡핑 패턴들(48)의 측벽들은 수직으로 정렬될 수 있다.
또한, 상기 배선 구조체들(40)은 상기 게이트 구조체들(20)과 수직으로 중첩하지 않는 제1 부분들(40A) 및 상기 게이트 구조체들(20)과 수직으로 중첩하는 제2 부분들(40B)을 포함할 수 있다. 예를 들어, 도 1을 참조하면, 상기 배선 구조체들(40)의 제1 부분들(40A)은 상기 게이트 구조체들(20)과 교차하지 않는 부분들일 수 있고, 상기 배선 구조체들(40)의 제2 부분들(40B)은 상기 게이트 구조체들(20)과 교차하는 부분들일 수 있다. 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 상면들은 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 상면들보다 높은 레벨에 위치할 수 있다.
상기 콘택 구조체들(60)은 콘택 플러그들(60L), 실리사이드 패턴들(60I), 및 콘택 패턴들(60U)을 포함할 수 있다. 상기 콘택 구조체들(60)은 상기 제2 소스/드레인 영역들(15B)과 상기 커패시터 구조체들(80)을 전기적으로 연결할 수 있다.
상기 콘택 플러그들(60L)은 상기 제2 소스/드레인 영역들(15B)과 접촉할 수 있다. 상기 콘택 플러그들(60L)은 폴리실리콘을 포함할 수 있다. 상기 콘택 플러그들(60L)은 상기 배선 구조체들(40)의 상기 제1 부분들(40A) 사이에 위치할 수 있다.
상기 실리사이드 패턴들(60I)은 상기 콘택 플러그들(60L)과 상기 콘택 패턴들(60U) 사이에 형성될 수 있다. 상기 실리사이드 패턴들(60I)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 또는 기타 금속 실리사이드를 포함할 수 있다. 예를 들어, 상기 실리사이드 패턴들(60I)은 코발트 실리사이드(CoSi)를 포함할 수 있다.
상기 콘택 패턴들(60U)은 상기 실리사이드 패턴들(60I) 상에 형성될 수 있다. 상기 콘택 패턴들(60U)은 콘택 배리어 패턴들(61U) 및 콘택 전극 패턴들(63U)을 포함할 수 있다.
상기 콘택 배리어 패턴들(61U)은 상기 실리사이드 패턴들(60I)의 상면들, 상기 제6 스페이서들(56)의 외측 면들 및 상면들, 상기 제5 스페이서들(55)의 상면들, 상기 제1 스페이서들(51)의 상면들 및 상기 배선 구조체들(40)의 상면들 상에 컨포멀하게 형성될 수 있다. 상기 콘택 배리어 패턴들(61U)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 기타 금속 질화물 중 하나 이상을 포함할 수 있다.
상기 콘택 전극 패턴들(63U)은 상기 콘택 배리어 패턴들(61U) 상에 형성될 수 있다. 상기 콘택 전극 패턴들(63U)은 텅스텐(W) 또는 구리(Cu) 같은 금속 물질을 포함할 수 있다. 상기 콘택 전극 패턴들(63U)의 상부의 수평 폭은 상기 콘택 전극 패턴들(63U)의 하부의 수평 폭보다 클 수 있다. 상기 콘택 전극 패턴들(63U)의 하부들은 상기 콘택 배리어 패턴들(61U)로 감싸질 수 있다.
상기 커패시터 구조체들(80)은 커패시터 하부 전극들(81), 커패시터 유전층(83), 및 커패시터 상부 전극(85)을 포함할 수 있다.
상기 커패시터 하부 전극들(81)은 상기 콘택 구조체들(60)과 각각 전기적으로 연결될 수 있다. 상기 커패시터 하부 전극들(81)은 상기 콘택 구조체들(60)의 상기 콘택 패턴들(60U)과 접촉할 수 있다. 상기 커패시터 하부 전극들(81)은 도핑된 다결정 실리콘, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다.
상기 커패시터 유전층(83)은 상기 커패시터 하부 전극들(81)의 표면들 및 상기 콘택 패턴 분리 영역들(70)의 표면들을 컨포멀하게 덮을 수 있다. 상기 커패시터 유전층(83)은 하프늄 산화물 (HfxOy), 알루미늄 산화물 (AlxOy), 티타늄 산화물 (TixOy), 탄탈륨 산화물 (TaxOy), 루데늄 산화물 (RuxOy), 또는 란탄 산화물 (LaxOy)같은 금속 산화물, 또는 실리콘 산화물 및 실리콘 질화물 중 어느 하나를 포함할 수 있다.
상기 커패시터 상부 전극(85)은 상기 커패시터 유전층(83) 상에 컨포멀하게 형성될 수 있다. 상기 커패시터 상부 전극(85)은 금속 또는 금속 화합물을 포함할 수 있다.
상기 콘택 패턴 분리 영역들(70)은 상기 콘택 패턴들(60U) 내에 형성된 콘택 패턴 분리 트렌치들(71) 및 상기 콘택 패턴 분리 트렌치들(71) 내에 채워진 콘택 패턴 분리 절연물(72)을 포함할 수 있다. 상기 콘택 패턴 분리 트렌치(71)는 상기 콘택 전극 패턴들(63U)의 상면들로부터 상기 기판(10)을 향하여 형성될 수 있다. 상기 콘택 패턴 분리 트렌치(71)에 의해 상기 배선 구조체들(40)의 상기 배선 캡핑 패턴들(48), 상기 배선 캡핑 패턴들(48)의 측벽들 상의 상기 제1 스페이서들(51), 상기 제5 스페이서들(55) 및 상기 제6 스페이서들(56)이 부분적으로 리세스될 수 있다. 상기 콘택 패턴 분리 절연물(73)은 실리콘 질화물을 포함할 수 있다.
상기 제1 스페이서들(51)은 상기 배선 구조체들(40)의 측벽들 상에 컨포멀하게 형성될 수 있다. 상기 제1 스페이서들(51)은 실리콘 질화물을 포함할 수 있다.
상기 제2 스페이서들(52)은 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 하부 측벽들 상의 상기 제1 스페이서들(51) 및 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 측벽들 상의 상기 제1 스페이서들(51) 상에 컨포멀하게 형성될 수 있다. 상기 제2 스페이서들(52)은 실리콘 산화물을 포함할 수 있다. 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 측벽들 상의 상기 제2 스페이서들(52)의 상면들은 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 하부 측벽들 상의 상기 제2 스페이서들(52)의 상면들보다 높은 레벨에 위치할 수 있다.
상기 제3 스페이서들(53)은 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 하부 측벽들 상의 상기 제2 스페이서들(52) 및 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 측벽들 상의 상기 제2 스페이서들(52) 상에 컨포멀하게 형성될 수 있다. 상기 제3 스페이서들(53)은 실리콘 질화물을 포함할 수 있다. 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 측벽들 상의 상기 제3 스페이서들(53)의 상면들은 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 하부 측벽들 상의 상기 제3 스페이서들(53)의 상면들보다 높은 레벨에 위치할 수 있다.
상기 제4 스페이서들(54)은 상기 콘택 플러그들(60L)의 측벽들 상에 형성될 수 있다. 예를 들어, 상기 제4 스페이서들(54)은 상기 콘택 플러그들(60L)의 측벽들과 상기 제3 스페이서들(53)의 외측 면들 사이에 위치할 수 있다. 상기 제4 스페이서들(54)은 실리콘 질화물을 포함할 수 있다. 상기 제4 스페이서들(54)의 하면들은 상기 콘택 플러그들(60L)의 하면들보다 높은 레벨에 위치할 수 있다.
상기 제5 스페이서들(55)은 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 상부 측벽들 상의 상기 제1 스페이서들(51) 상에 컨포멀하게 형성될 수 있다. 상기 제5 스페이서들(55)은 실리콘 질화물을 포함할 수 있다.
상기 제6 스페이서들(56)은 상기 제5 스페이서들(55) 상에 컨포멀하게 형성될 수 있다. 상기 제6 스페이서들(56)은 실리콘 질화물을 포함할 수 있다.
상기 반도체 소자(100)는 상기 배선 구조체들(40)의 상기 제2 부분들(40B) 사이를 채우는 중간 층간 절연층(37)을 더 포함할 수 있다. 구체적으로, 상기 중간 층간 절연층(37)은 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 측벽들 상의 상기 제3 스페이서들(53) 상에 형성되고, 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 사이를 채울 수 있다. 상기 중간 층간 절연층(37)은 실리콘 질화물을 포함할 수 있다. 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 상면들, 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 측벽들 상의 상기 제1, 제2, 및 제3 스페이서들(51, 52, 53)의 상면들, 및 상기 중간 층간 절연층(37)의 상면은 실질적으로 공면을 이룰 수 있다.
상기 반도체 소자(100)는 상기 소스/드레인 영역들(15) 및 상기 게이트 구조체들(20) 상의 제1 하부 층간 절연층(31) 및 상기 제1 하부 층간 절연층(31) 상의 제2 하부 층간 절연층(32)을 더 포함할 수 있다. 상기 제1 하부 층간 절연층(31)은 실리콘 산화물을 포함할 수 있다. 상기 제2 하부 층간 절연층(32)은 실리콘 질화물을 포함할 수 있다. 상기 제1 하부 층간 절연층(31) 및 상기 제2 하부 층간 절연층(32)은 상기 배선 구조체들(40) 및 상기 콘택 구조체들(60)에 의해 부분적으로 관통될 수 있다.
상기 반도체 소자(100)는 상기 커패시터 구조체들(80)을 덮는 커패시터 캡핑 절연층(90)을 더 포함할 수 있다. 상기 커패시터 캡핑 절연층(90)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 3 내지 도 19는 본 발명의 일 실시 예에 의한 반도체 소자를 제조하는 방법을 설명하기 위하여 도 1의 I-I′방향 및 II-II′방향을 따라 절단한 종단면도들이다.
도 3을 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(100)를 제조하는 방법은 기판(10)을 준비하고, 상기 기판(10) 내에 액티브 영역들(11)을 정의하는 소자 분리 영역들(12)을 형성하고, 상기 기판(10) 내에 게이트 구조체들(20) 및 소스/드레인 영역들(15)을 형성하고, 상기 기판(10) 상에 제1 하부 층간 절연 층(31) 및 제2 하부 층간 절연층(32)을 형성하고, 및 상기 기판(10) 상에 배선 구조체들(50)을 형성하는 것을 포함할 수 있다.
상기 기판(10)은 실리콘 웨이퍼 또는 SOI(silicon on insulator) 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다.
상기 소자 분리 영역들(12)을 형성하는 것은 STI(Shallow Trench Isolation) 공정을 수행하는 것을 포함할 수 있다. 상기 STI 공정은 상기 기판(10) 내에 소자 분리 트렌치(12a)를 형성하고, 상기 소자 분리 트렌치(12a) 내에 소자 분리 절연물(12b)을 채우는 것을 포함할 수 있다. 상기 소자 분리 절연물(12b)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 게이트 구조체들(20)을 형성하는 것은 상기 액티브 영역들(11)을 가로지르고 상기 소자 분리 영역들(12) 상으로 연장되는 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들에 의해 노출된 상기 액티브 영역들(11)의 표면 상에 게이트 절연 패턴들(22)을 형성하고, 상기 게이트 절연 패턴들(22) 및 상기 게이트 트렌치들에 의해 노출된 상기 소자 분리 영역들(12) 상에 상기 게이트 트렌치들을 부분적으로 채우는 게이트 전극 패턴들(24)을 형성하고, 및 상기 게이트 전극 패턴들(24) 상에 상기 게이트 트렌치들을 완전히 채우는 게이트 캡핑 패턴들(26)을 형성하는 것을 포함할 수 있다.
상기 게이트 절연 패턴들(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물 중 하나 이상을 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물 (HfxOy), 알루미늄 산화물 (AlxOy), 지르코늄 산화물 (ZrxOy), 란타늄 산화물 (LaxOy), 또는 티타늄 산화물 (TixOy) 중 하나 이상을 포함할 수 있다. 상기 게이트 전극 패턴들(24)은 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 텅스텐 (W), 또는 구리 (Cu) 중 하나 이상을 포함할 수 있다. 상기 게이트 캡핑 패턴들(26)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 소스/드레인 영역들(15)을 형성하는 것은 이온 주입 공정을 수행하여 상기 액티브 영역들(11) 내에 불순물 이온을 주입하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(15)은 제1 소스/드레인 영역들(15A) 및 제2 소스/드레인 영역들(15B)을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(15A)은 상기 배선 구조체들(50)과 접촉할 수 있고, 상기 제2 소스/드레인 영역들(15B)은 후술될 콘택 구조체들(60, 도 2 참조)과 접촉할 수 있다. 상기 소스/드레인 영역들(15)의 상면들은 상기 게이트 전극 패턴들(24)의 상면들보다 높은 레벨에 위치할 수 있다.
상기 제1 하부 층간 절연 층(31)은 증착 공정을 수행하여 상기 기판(10) 상에 상기 게이트 구조체들(20), 상기 소스/드레인 영역들(15), 및 상기 소자 분리 영역들(12)을 덮도록 전면적으로 형성될 수 있다. 상기 제1 하부 층간 절연 층(31)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 제2 하부 층간 절연 층(32)은 증착 공정을 수행하여 상기 제1 하부 층간 절연 층(31) 상에 전면적으로 형성될 수 있다. 상기 제2 하부 층간 절연 층(32)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 배선 구조체들(40)을 형성하는 것은 에칭 공정을 수행하여 상기 제2 하부 층간 절연 층(32), 상기 제1 하부 층간 절연 층(31), 및 상기 소스/드레인 영역들(15)의 상기 제1 소스/드레인 영역들(15A)의 상부들을 부분적으로 제거하여 상기 제1 소스/드레인 영역들(15A)의 표면들을 노출시키는 리세스 영역들을 형성하고, 증착 공정을 수행하여 상기 제2 하부 층간 절연 층(32) 상에 상기 리세스 영역들을 채우는 배선 콘택 층을 형성하고, 증착 공정을 수행하여 상기 배선 콘택 층 상에 배선 배리어 층을 형성하고, 증착 공정을 수행하여 상기 배선 배리어 층 상에 배선 전극 층을 형성하고, 증착 공정을 수행하여 상기 배선 전극 층 상에 배선 캡핑 층을 형성하고, 및 에칭 공정을 수행하여 상기 배선 캡핑 층, 상기 배선 전극 층, 상기 배선 배리어 층, 및 상기 배선 콘택 층을 패터닝하여 배선 콘택 패턴들(42), 배선 배리어 패턴들(44), 배선 전극 패턴들(46), 및 배선 캡핑 패턴들(48)을 형성하는 것을 포함할 수 있다.
상기 배선 구조체들(40)의 일부는 상기 제1 소스/드레인 영역들(15A)과 접촉하고, 상기 배선 구조체들(40)의 다른 일부는 상기 제1 소스/드레인 영역들(15A)과 접촉하지 않고 상기 제2 하부 층간 절연층(32)과 접촉할 수 있다. 또한, 상기 배선 구조체들(40)은 상기 게이트 구조체들(20)과 수직으로 중첩되지 않는 제1 부분들(40A) 및 상기 게이트 구조체들(20)과 수직으로 중첩하는 제2 부분들(40B)을 포함할 수 있다. 예를 들어, 도 1을 참조하면, 상기 배선 구조체들(40)의 상기 제1 부분들(40A)은 상기 게이트 구조체들(20)과 교차하지 않는 부분들일 수 있고, 상기 배선 구조체들(40)의 상기 제2 부분들(40B)은 상기 게이트 구조체들(20)과 교차하는 부분들일 수 있다.
상기 배선 콘택 패턴들(42)은 폴리실리콘(poly-silicon)을 포함할 수 있다. 상기 배선 배리어 패턴들(44)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리사이드(TiSi), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 실리사이드(TaSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 텅스텐 질화물(WN), 또는 텅스텐 실리사이드(WSi) 같은 금속 또는 금속 화합물을 포함할 수 있다. 상기 배선 전극 패턴들(46)은 텅스텐 (W) 또는 구리 (Cu) 같은 금속을 포함할 수 있다. 상기 배선 캡핑 패턴들(48)은 실리콘 질화물 (SiN)을 포함할 수 있다.
도 4를 참조하면, 상기 방법은 상기 배선 구조체들(40)의 측벽들 상에 제1 스페이서들(51) 및 제2 스페이서들(52)을 형성하고, 상기 배선 구조체들(40)의 상면들 및 상기 제2 스페이서 층(52)의 외측 면들 및 상기 제2 하부 층간 절연 층(32)의 표면을 덮는 제3 스페이서 물질 층(53a)을 형성하고, 및 상기 배선 구조체들(40) 사이를 채우는 희생 막(35)을 형성하는 것을 포함할 수 있다.
상기 제1 스페이서들(51) 및 상기 제2 스페이서들(52)을 형성하는 것은 증착 공정을 수행하여 상기 배선 구조체들(40)의 상면들 및 측벽들 및 상기 제2 하부 층간 절연 층(32)의 표면 상에 제1 스페이서 물질 층을 컨포멀하게 형성하고, 증착 공정을 수행하여 상기 제1 스페이서 물질 층 상에 제2 스페이서 물질 층을 컨포멀하게 형성하고, 및 에칭 공정을 수행하여 상기 배선 구조체들(40)의 상면들 및 상기 제2 하부 층간 절연 층(32)의 표면 상에 형성된 상기 제1 스페이서 물질 층 및 제2 스페이서 물질 층을 제거하는 것을 포함할 수 있다. 상기 제1 스페이서 물질 층은 실리콘 질화물 (SiN)을 포함할 수 있다. 상기 제2 스페이서 물질 층은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 제3 스페이서 물질 층(53a)은 증착 공정을 수행하여 상기 배선 구조체들(40)의 상면들, 상기 제2 스페이서 층(52)의 외측 면들 및 상기 제2 하부 층간 절연 층(32)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 제3 스페이서 물질 층(53a)은 실리콘 질화물 (SiN)을 포함할 수 있다.
상기 희생 막(35)은 증착 공정을 수행하여 상기 제3 스페이서 물질 층(53a) 상에 상기 배선 구조체들(40)의 사이를 채우는 희생 절연물 층을 형성하고, 평탄화 공정을 수행하여 상기 배선 구조체들(40)의 상면들 상의 상기 제3 스페이서 물질 층(53a)이 노출되도록 상기 희생 절연물 층을 제거하는 것을 포함할 수 있다. 상기 희생 막(35)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
도 5를 참조하면, 상기 방법은 상기 희생 막(35)을 패터닝하여 상기 배선 구조체들(40) 사이에 홀들(H)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 홀들(H)은 상기 배선 구조체들(40)의 상기 제2 부분들(40B) 사이에 형성될 수 있다. 상기 희생 막(35)을 패터닝하는 것은 상기 희생 막(35)을 갖는 상기 기판(10) 상에 상기 배선 구조체들(40)의 상기 제1 부분들(40A) 및 상기 배선 구조체들(40)의 상기 제1 부분들(40A) 사이의 희생 막(35)은 덮고 상기 배선 구조체들(40)의 상기 제2 부분들(40B) 및 상기 배선 구조체들(40)의 상기 제2 부분들(40B) 사이의 희생 막(35)은 노출시키는 마스크 패턴(M)을 형성하고, 에칭 공정을 수행하여 상기 노출된 희생 막(35)을 제거하는 것을 포함할 수 있다. 상기 마스크 패턴(M)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
도 6을 참조하면, 상기 방법은 상기 홀들(H)을 채우고 상기 배선 구조체들(40)을 덮는 중간 층간 절연층(37)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 중간 층간 절연층(37)은 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 사이를 채우고, 상기 배선 구조체들(40)의 상기 제2 부분들(40B)을 덮도록 형성될 수 있다. 상기 중간 층간 절연층(37)을 형성하는 것은 증착 공정을 수행하여 상기 기판(10) 상에 상기 홀들(H)을 채우는 절연 물질 층을 형성하고, 평탄화 공정을 수행하여 상기 마스크 패턴(M)이 노출될때까지 상기 절연 물질 층을 제거하는 것을 포함할 수 있다. 이에 따라, 이 공정에서 상기 중간 층간 절연층(37)의 상면은 상기 마스크 패턴(M)의 상면과 실질적으로 공면을 이룰 수 있다. 또한, 상기 중간 층간 절연층(37)의 상면은 상기 배선 구조체들(40)의 상기 제2 부분들(40B)의 상면들보다 높은 레벨에 위치할 수 있다. 상기 중간 층간 절연층(37)은 실리콘 질화물을 포함할 수 있다.
도 7을 참조하면, 상기 방법은 상기 중간 층간 절연층(37)을 식각 마스크로 이용하여 상기 마스크 패턴(M) 및 상기 배선 구조체들(40)의 상기 제1 부분들(40A) 사이의 상기 희생 막(35, 도 6 참조)을 제거하고, 및 상기 희생 막(35)의 하부의 상기 제3 스페이서 층(53), 상기 제2 하부 층간 절연 층(32), 및 상기 제1 하부 층간 절연 층(31)을 제거하여 콘택 홀들(CH)을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 측벽들 상의 상기 제2 스페이서들(52)상에 위치하는 제3 스페이서들(53)이 형성될 수 있다. 상기 콘택 홀들(CH)의 바닥면으로 상기 제2 소스/드레인 영역들(15B)의 일부 및 상기 소자 분리 영역들(12)의 일부가 노출될 수 있고, 상기 콘택 홀들(CH)의 내벽들로 상기 제3 스페이서들(53)의 외측 면들, 상기 제1 하부 층간 절연 층(31)의 측면들 및 상기 제2 하부 층간 절연 층(32)의 측면들이 노출될 수 있다. 이 공정에서, 중간 층간 절연층(37), 배선 구조체들(40), 제1 스페이서들(51), 제2 스페이서들(52) 및 제3 스페이서들(53)의 높이가 낮아질 수 있다.
도 8을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 콘택 홀들(CH)의 바닥면들과 내벽들 및 상기 배선 구조체들(40)의 상면들, 상기 제1 스페이서들(51)의 상면들, 상기 제2 스페이서들(52)의 상면들, 상기 제3 스페이서들(52)의 상면들, 및 상기 중간 층간 절연층(37) 상에 제4 스페이서 물질 층(54a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 제4 스페이서 물질 층(54a)은 실리콘 질화물 (SiN)을 포함할 수 있다.
도 9를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 콘택 홀들(CH)의 바닥면들 상의 상기 제4 스페이서 물질 층(54a)을 제거하고, 및 상기 콘택 홀들(CH)의 바닥면들 아래의 상기 제2 소스/드레인 영역들(15B)의 일부 및 상기 소자 분리 영역들(12)의 일부를 제거하여 상기 콘택 홀들(CH)의 바닥면들을 상기 기판(10)을 향하여 리세스하는 것을 포함할 수 있다. 이 공정에서 상기 배선 구조체들(40)의 상면들 및 상기 중간 층간 절연층(37)의 표면 상의 상기 제4 스페이서 물질 층(54a)은 제거될 수 있다. 그 결과, 상기 배선 구조체들(40)의 상기 제1 부분들(40a)의 측벽들 상의 상기 제3 스페이서들(53) 상에 위치하는 제4 스페이서들(54)이 형성될 수 있다.
도 10을 참조하면, 상기 방법은 코팅 공정을 수행하여 상기 기판(10) 상에 상기 콘택 홀들(CH)을 채우고 상기 배선 구조체들(40)의 상면들 및 상기 중간 층간 절연층(37)을 덮는 액체 상태의 실리콘 소스 물질 층(liquid-state silicon source material layer)(60a)을 형성하는 것을 포함할 수 있다. 상기 액체 상태의 실리콘 소스 물질 층(60a)은 솔벤트 및 실란 계열의 실리콘 물질을 포함할 수 있다. 상기 실란 계열의 실리콘 물질은 네오펜타실란(neopentasilane) 또는 시클로펜타실란(cyclopentasilane)을 포함할 수 있다. 상기 솔벤트는 톨루엔(toluene), 시클로옥탄(cyclooctane), 또는 에탄올(ethanol) 중 하나 이상을 포함할 수 있다. 예를 들어, 상기 액체 상태의 실리콘 소스 물질은 상기 네오펜타실란(neopentasilane)에 열 에너지(thermal energy) 또는 자외선(UV light)을 가하여 상기 네오펜타실란(neopentasilane)을 올리고머 형태로 만들고, 올리고머 형태의 네오펜타실란(neopentasilane)을 톨루엔(toluene), 시클로옥탄(cyclooctane), 또는 에탄올(ethanol) 중 하나 이상을 포함하는 솔벤트에 용해시켜 얻을 수 있다.
상기 코팅 공정은 스핀 코팅 공정 또는 슬롯-다이 코팅 공정을 포함할 수 있다. 예를 들어, 도 20을 참조하면, 상기 스핀 코팅 공정은 회전 가능한 스핀-척(201) 상에 웨이퍼(W)를 배치하고, 노즐(203)을 이용하여 상기 웨이퍼(W) 상에 코팅 물질(C)을 토출하고, 및 상기 스핀-척(201)을 화살표 방향으로 회전시켜 상기 코팅 물질(C)을 상기 웨이퍼(W) 상에 균일하게 코팅하는 공정이다. 또한, 도 21을 참조하면, 상기 슬롯-다이 코팅 공정은 고정-척(301) 상에 웨이퍼(W)를 배치하고, 코팅 물질(C)을 공급하는 유로(311) 및 상기 유로(311)와 연결되어 상기 코팅 물질(C)을 토출하는 노즐(313)을 포함하는 슬롯-다이 노즐(310)을 화살표 방향으로 이동시키면서 상기 웨이퍼(W) 상에 코팅 물질(C)을 코팅하는 공정이다.
도 11을 참조하면, 상기 방법은 1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층(60a)을 수소화된 비정질 실리콘 층(hydrogenated amorphous silicon layer)(60b)으로 변형시키는 것을 포함할 수 있다. 예를 들어, 상기 1차 어닐링 공정은 열적 어닐링(thermal annealing) 공정을 포함할 수 있다. 상기 액체 상태의 실리콘 소스 물질 층(60a)은 가연성이므로, 상기 1차 어닐링 공정은 산소 농도가 1ppm 미만인 질소 분위기에서 수행될 수 있다. 또한, 상기 1차 어닐링 공정은 350℃ 이상의 온도로 30초 내지 360초 동안 수행될 수 있다. 이 공정에서, 상기 액체 상태의 실리콘 소스 물질 층(60a)에 포함된 솔벤트가 휘발되면서 상기 비정질 실리콘 층(60b)의 높이는 낮아질 수 있다.
한편, 도 12를 참조하면, 상기 1차 어닐링 공정에서 상기 콘택 홀들(CH) 내의 상기 액체 상태의 실리콘 소스 물질 층(60a)이 화살표 방향으로 수축하여 상기 비정질 실리콘 층(60b)과 상기 콘택 홀들(CH)의 내부 측벽들 사이에 갭들(G)이 형성되는 문제가 발생할 수 있다.
이러한 문제를 해결하기 위해, 도 13을 참조하면, 상기 방법은 2차 어닐링 공정을 수행하여 상기 비정질 실리콘 층(60b)을 액화시킨 후 다시 경화시키는 것을 포함할 수 있다. 상기 2차 어닐링 공정은 레이저 어닐링(laser annealing) 공정 또는 플라즈마 어닐링(plasma annealing) 공정을 포함할 수 있다. 이때, 상기 비정질 실리콘 층(60b)의 높이는 도 11의 비정질 실리콘 층(60b)의 높이보다 더 낮아질 수 있다.
도 14를 참조하면, 상기 방법은 에치-백(etch-back) 공정을 수행하여 상기 비정질 실리콘 층(60b)을 부분적으로 제거하여 상기 콘택 홀들(CH)을 부분적으로 채우는 비정질 실리콘 패턴들(60b)을 형성하는 것을 포함할 수 있다. 상기 비정질 실리콘 패턴들(60b)의 상면들은 상기 배선 구조체들(40)의 상기 배선 전극 패턴들(46)의 상면보다 높은 레벨에 위치할 수 있다. 이때, 상기 배선 구조체들(40), 상기 제1 스페이서들(51), 상기 제2 스페이서들(52), 상기 제3 스페이서들(53), 상기 제4 스페이서들(54), 및 상기 중간 층간 절연층(37)의 높이가 낮아질 수 있다.
도 15를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 배선 구조체들(40)의 상기 제1 부분들(40A)의 상부 측벽들 상의 제2 스페이서들(52), 제3 스페이서들(53), 및 제4 스페이서들(54)을 제거하여 상부 홀들(UH)을 형성하는 것을 포함할 수 있다. 이때, 상기 비정질 실리콘 패턴들(60b)도 두께 방향으로 일부 제거될 수 있다. 상기 제2 스페이서들(52), 제3 스페이서들(53), 제4 스페이서들(54)의 상면들과 상기 비정질 실리콘 패턴들(60b)의 상면들은 실질적으로 공면을 이룰 수 있다. 상기 상부 홀들(UH)의 바닥면들로 상기 제2 스페이서들(52), 제3 스페이서들(53), 제4 스페이서들(54)의 상면들 및 상기 비정질 실리콘 패턴들(60b)의 상면들이 노출될 수 있고, 상기 상부 홀들(UH)의 내벽들로 상기 제1 스페이서들(51)이 외측 면들이 노출될 수 있다. 상기 상부 홀들(UH)의 수평 폭들은 상기 비정질 실리콘 패턴들(60b)의 수평 폭들보다 클 수 있다.
도 16을 참조하면, 상기 방법은 상기 상부 홀들(UH)의 내부 측벽들 상에 제5 스페이서들(55) 및 제6 스페이서들(56)을 형성하는 것을 포함할 수 있다.
상기 제5 스페이서들(55)을 형성하는 것은 상기 상부 홀들(UH)의 바닥면들 및 내부 측벽들, 상기 배선 구조체들(40)의 상면들, 상기 제1 스페이서들(51)의 상면들, 및 상기 중간 층간 절연층(37)의 상면 상에 제5 스페이서 물질 층을 컨포멀하게 형성하고, 에칭 공정을 수행하여 상기 상부 홀들(UH)의 바닥면들 상의 상기 제5 스페이서 물질 층을 제거하는 것을 포함할 수 있다. 이때, 상기 배선 구조체들(40)의 상면들, 상기 제1 스페이서들(51)의 상면들 및 상기 중간 층간 절연층(37) 상의 상기 제5 스페이서 물질 층이 제거될 수 있다.
또한, 상기 제6 스페이서들(56)을 형성하는 것은 상기 상부 홀들(UH)의 바닥면, 상기 제5 스페이서들(55)의 외측 면들, 상기 배선 구조체들(40)의 상면들, 상기 제1 스페이서들(51)의 상면들, 및 상기 중간 층간 절연층(37)의 상면 상에 제6 스페이서 물질 층을 컨포멀하게 형성하고, 에칭 공정을 수행하여 상기 상부 홀들(UH)의 바닥면들 상의 상기 제6 스페이서 물질 층을 제거하는 것을 포함할 수 있다. 이때, 상기 배선 구조체들(40)의 상면들, 상기 제1 스페이서들(51)의 상면들 및 상기 중간 층간 절연층(37) 상의 상기 제6 스페이서 물질 층이 제거될 수 있다.
상기 제5 스페이서들(55) 및 상기 제6 스페이서들(56)은 실리콘 질화물 (SiN)을 포함할 수 있다. 이 공정에서, 상기 비정질 실리콘 패턴들(60b)은 결정화될 수 있고, 그 결과 폴리실리콘을 포함하는 콘택 플러그들(60L)이 형성될 수 있다.
도 17을 참조하면, 상기 방법은 실리사이드 공정을 수행하여 상기 콘택 플러그들(60L) 상에 실리사이드 패턴들(60I)을 형성하는 것을 포함할 수 있다. 상기 실리사이드 패턴들(60I)은 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 또는 기타 금속 실리사이드를 포함할 수 있다. 예를 들어, 상기 실리사이드 패턴들(60I)은 코발트 실리사이드(CoSi)를 포함할 수 있다.
도 18을 참조하면, 상기 방법은 증착 공정을 수행하여 상기 상부 홀들(UH, 도 17 참조)의 바닥면, 상기 제5 스페이서들(56)의 외측 면들, 상기 배선 구조체들(40)의 상면들, 상기 제1 스페이서들(51)의 상면들, 및 상기 중간 층간 절연층(37)의 상면 상에 콘택 배리어 층(61a)을 컨포멀하게 형성하고, 상기 콘택 배리어 층(61a) 상에 상기 상부 홀들(UH)을 채우는 콘택 전극 층(63a)을 형성하는 것을 포함할 수 있다. 상기 콘택 배리어 층(61a)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 기타 금속 질화물 중 하나 이상을 포함할 수 있다. 상기 콘택 전극 층(63a)은 텅스텐(W) 또는 구리(Cu) 같은 금속 물질을 포함할 수 있다.
도 19를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 콘택 전극 층(63a) 및 상기 콘택 배리어 층(61a)을 부분적으로 제거하여 콘택 패턴 분리 트렌치들(71)을 형성하고, 및 상기 콘택 패턴 분리 트렌치(71)를 콘택 패턴 분리 절연물(73)로 채워 콘택 패턴 분리 영역들(70)을 형성하는 것을 포함할 수 있다.
상기 콘택 패턴 분리 트렌치들(71)에 의해 상기 콘택 배리어 층(61a) 및 상기 콘택 전극 층(63a)이 패터닝되어 콘택 배리어 패턴들(61U) 및 콘택 전극 패턴들(63U)을 포함하는 콘택 패턴들(60U)이 형성될 수 있다. 또한, 상기 콘택 패턴 분리 트렌치들(71)에 의해 상기 배선 구조체들(40)의 상기 배선 캡핑 패턴들(48), 상기 제1 스페이서들(51), 상기 제2 스페이서들(52), 상기 제3 스페이서들(53), 상기 제5 스페이서들(55), 상기 제6 스페이서들(56), 및 상기 중간 층간 절연층(37)이 부분적으로 제거될 수 있다.
다시 도 2를 참조하면, 상기 방법은 상기 콘택 패턴들(60U) 상에 커패시터 구조체들(80)을 형성하고, 상기 커패시터 구조체들(80)을 덮는 커패시터 캡핑 절연층(90)을 형성하는 것을 포함할 수 있다.
이상, 본 실시 예에 의한 반도체 소자(100)를 제조하는 방법에 관하여 설명하였다. 본 실시 예에 의한 반도체 소자(100)의 제조 방법은 스핀 코팅 또는 슬롯-다이 코팅 같은 코팅 공정을 수행하여 액체 상태의 실리콘 소스 물질로 콘택 홀들(CH)을 채움으로써, 콘택 홀들(CH)의 수평 폭들이 줄어들고, 콘택 홀들(CH)의 내벽들의 형상이 균일하지 않더라도 콘택 홀들(CH)을 완전히 채울 수 있다. 이에 따라, 심(seam) 또는 보이드(void) 같은 물리적 결함이 없는 콘택 패턴들을 형성할 수 있고, 그 결과, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시 예에 의한 상기 반도체 소자(100)를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 22를 참조하면, 본 발명의 일 실시예에 의한 메모리 모듈(2100)은 모듈 기판(2110), 상기 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120), 및 상기 모듈 기판(2110)의 한 변 상에 배열된 다수 개의 터미널들(2130)을 포함할 수 있다. 상기 모듈 기판(2110)은 PCB를 포함할 수 있다. 상기 메모리 소자들(2120)은 본 발명의 기술적 사상의 일 실시 예에 의한 상기 반도체 소자(100)를 포함할 수 있다. 상기 다수 개의 터미널들(2130)은 구리 같은 금속을 포함할 수 있다. 상기 각 터미널들은 상기 각 반도체 소자들(2120)과 전기적으로 연결될 수 있다. 상기 메모리 모듈(2100)은 누설 전류가 적고, 및 캐리어 이동도가 우수한 메모리 소자들(2120)을 포함하므로 퍼포먼스가 개선된다.
도 23은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 23을 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 일 실시 예에 의한 상기 반도체 소자(100)를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 24는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 24를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP(application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시 예에 의한 상기 반도체 소자(100)를 포함할 수 있다.
도 25를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시 예에 의한 상기 반도체 소자(100)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자
10: 기판 11: 액티브 영역
12: 소자 분리 영역 12a: 소자 분리 트렌치
12b: 소자 분리 절연물 15: 소스/드레인 영역
15A: 제1 소스/드레인 영역 15B: 제2 소스/드레인 영역
20: 게이트 구조체 22: 게이트 절연 패턴
24: 게이트 전극 패턴 26: 게이트 캡핑 패턴
31: 제1 하부 층간 절연층 32: 제2 하부 층간 절연층
35: 희생 막 37: 중간 층간 절연층
40: 배선 구조체 40A: 배선 구조체의 제1 부분
40B: 배선 구조체의 제2 부분 42: 배선 콘택 패턴
44: 배선 배리어 패턴 46: 배선 전극 패턴
48: 배선 캡핑 패턴
51: 제1 스페이서 52: 제2 스페이서
53: 제3 스페이서 54: 제4 스페이서
55: 제5 스페이서 56: 제6 스페이서
60: 콘택 구조체 60L: 콘택 플러그
60I: 실리사이드 패턴 60U: 콘택 패턴
61U: 콘택 배리어 패턴 63U: 콘택 전극 패턴
70: 콘택 패턴 분리 영역 71: 콘택 패턴 분리 트렌치
72: 콘택 패턴 분리 절연물 80: 커패시터 구조체
81: 커패시터 하부 전극 83: 커패시터 유전층
85: 커패시터 상부 전극 90: 커패시터 캡핑 절연층

Claims (10)

  1. 기판 내에 서로 평행하게 연장하는 게이트 구조체들을 형성하고,
    상기 기판 상에 상기 게이트 구조체들을 가로지르고 서로 평행하게 연장하는 배선 구조체들을 형성하고,
    상기 게이트 구조체들과 교차하는 상기 배선 구조체들 사이를 채우는 실리콘 질화막을 형성하고,
    코팅 공정을 수행하여 상기 게이트 구조체들, 배선 구조체들 및 상기 실리콘 질화막에 의해 둘러싸이는 콘택 홀들을 채우는 액체 상태의 실리콘 소스 물질 층을 형성하고,
    1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층을 경화시켜 비정질 실리콘 층을 형성하고, 및
    상기 비정질 실리콘 층을 결정화하여 콘택 플러그들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 액체 상태의 실리콘 소스 물질 층은 실란 계열의 실리콘 물질 및 솔벤트를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 실란 계열의 실리콘 물질은 시클로펜타실란(cyclopentasilane) 또는 네오펜타실란(neopentasilane)을 포함하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 솔벤트는 톨루엔(toluene), 시클로옥탄(cyclooctane) 또는 에탄올(ethanol) 중 하나 이상을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 1차 어닐링 공정은 산소 농도가 1ppm 미만인 질소 분위기에서 350℃ 이상의 온도로 30초 내지 360초 동안 수행되는 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    2차 어닐링 공정을 수행하여 상기 비정질 실리콘 층을 액화한 후 다시 경화시키는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 2차 어닐링 공정은 레이저 어닐링(laser annealing) 공정 또는 플라즈마 어닐링(plasma annealing) 공정을 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 코팅 공정은 스핀 코팅 공정 또는 슬롯-다이 코팅 공정을 포함하는 반도체 소자의 제조 방법.
  9. 기판 상에 액티브 영역을 정의하는 소자 분리 영역을 형성하고,
    상기 기판 내에 상기 액티브 영역을 가로지르고 제1 방향으로 서로 평행하게 연장하는 게이트 구조체들을 형성하고,
    상기 기판 상에 상기 제1 방향에 수직하는 제2 방향으로 서로 평행하게 연장하는 배선 구조체들을 형성하고,
    상기 게이트 구조체들과 교차하는 상기 배선 구조체들 사이를 채우는 중간 층간 절연층 및 상기 게이트 구조체들 사이의 상기 배선 구조체들 사이를 채우는 희생 막을 형성하고,
    상기 희생 막을 제거하여 상기 액티브 영역의 단부를 노출시키는 콘택 홀을 형성하고,
    코팅 공정을 수행하여 상기 콘택 홀을 채우는 액체 상태의 실리콘 소스 물질 층을 형성하고,
    1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층을 경화시켜 비정질 실리콘 층을 형성하고, 및
    상기 비정질 실리콘 층을 결정화하여 콘택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 기판 내에 서로 평행하게 연장하는 게이트 구조체들을 형성하고,
    상기 기판 상에 상기 게이트 구조체들을 가로지르고 서로 평행하게 연장하는 배선 구조체들을 형성하고, 상기 배선 구조체들은 상기 게이트 구조체들과 교차하지 않는 제1 부분들 및 상기 게이트 구조체들과 교차하는 제2 부분들을 포함하고,
    상기 배선 구조체들의 상기 제1 부분들 사이를 채우는 실리콘 산화막 및 상기 배선 구조체들의 상기 제2 부분들 사이를 채우는 실리콘 질화막을 형성하고,
    에칭 공정을 수행하여 상기 제1 부분들 사이를 채우는 상기 실리콘 산화막을 제거하고,
    코팅 공정을 수행하여 상기 기판 상에 상기 배선 구조체들의 상기 제1 부분들 사이를 채우는 액체 상태의 실리콘 소스 물질 층을 형성하고,
    1차 어닐링 공정을 수행하여 상기 액체 상태의 실리콘 소스 물질 층을 비정질 실리콘 층으로 변형시키고,
    2차 어닐링 공정을 수행하여 상기 비정질 실리콘 층을 경화시키고,
    에치-백 공정을 수행하여 상기 비정질 실리콘 층을 부분적으로 제거하여 비정질 실리콘 패턴들의 상면들을 상기 배선 구조체들의 상면들보다 낮게 하고, 및
    상기 비정질 실리콘 패턴들을 결정화하여 폴리실리콘 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102321868B1 (ko) 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치
US10559571B2 (en) 2017-04-13 2020-02-11 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor memory devices
CN110299360B (zh) 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
KR20210013799A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
KR20210049231A (ko) * 2019-10-24 2021-05-06 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US20220231146A1 (en) * 2021-01-19 2022-07-21 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure, semiconductor structure, transistor, and memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101556A (ja) 2003-08-28 2005-04-14 Seiko Epson Corp 半導体装置の製造方法、電子デバイスの製造方法、電子デバイス、及び表示装置
JP2008010860A (ja) * 2006-06-27 2008-01-17 Lg Philips Lcd Co Ltd 薄膜トランジスタ及びその製造方法
JP2011023760A (ja) 2010-11-02 2011-02-03 Semiconductor Energy Lab Co Ltd 配線を形成する方法及び半導体装置の作製方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100412743B1 (ko) * 1999-03-30 2003-12-31 세이코 엡슨 가부시키가이샤 박막 트랜지스터의 제조 방법
US7540920B2 (en) 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
JP2004304162A (ja) * 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
KR20060038589A (ko) 2004-10-30 2006-05-04 주식회사 하이닉스반도체 반도체 소자의 플러그 형성 방법
JP4324970B2 (ja) * 2005-03-28 2009-09-02 セイコーエプソン株式会社 光電変換装置、画像表示装置、光電変換装置の製造方法、および画像表示装置の製造方法
KR101132095B1 (ko) * 2007-03-15 2012-04-04 후지쯔 가부시끼가이샤 표면 소수화막, 표면 소수화막 형성 재료, 배선층, 반도체 장치 및 반도체 장치의 제조방법
US20090283766A1 (en) * 2008-05-19 2009-11-19 Silexos, Inc. Methods for increasing film thickness during the deposition of silicon films using liquid silane materials
JP2012142528A (ja) 2011-01-06 2012-07-26 Elpida Memory Inc 半導体装置の製造方法
NL2007372C2 (en) * 2011-09-08 2013-03-11 Univ Delft Tech A process for the manufacture of a semiconductor device.
KR101950349B1 (ko) 2012-12-26 2019-02-20 에스케이하이닉스 주식회사 보이드 프리 폴리실리콘 갭필 방법 및 그를 이용한 반도체장치 제조 방법
KR102098588B1 (ko) * 2013-06-28 2020-04-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101556A (ja) 2003-08-28 2005-04-14 Seiko Epson Corp 半導体装置の製造方法、電子デバイスの製造方法、電子デバイス、及び表示装置
JP2008010860A (ja) * 2006-06-27 2008-01-17 Lg Philips Lcd Co Ltd 薄膜トランジスタ及びその製造方法
JP2011023760A (ja) 2010-11-02 2011-02-03 Semiconductor Energy Lab Co Ltd 配線を形成する方法及び半導体装置の作製方法

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