KR20210013799A - 반도체 장치 - Google Patents

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KR20210013799A
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박태진
유원석
김근남
김효섭
박소현
허인경
황유상
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판, 기판 상에 배치되는 비트 라인 컨택, 비트 라인 컨택 상에 배치되는 비트 라인 구조체, 비트 라인 구조체의 적어도 일측에 형성되는 트렌치, 트렌치 내에 배치되고, 순차적으로 적층된 스토리지 컨택, 실리사이드 층 및 스토리지 패드를 포함하는 스토리지 컨택 구조체, 및 비트 라인 구조체와 스토리지 컨택 구조체 사이에 배치되는 스페이서 구조체를 포함하되, 스토리지 컨택의 상면은 비트 라인 컨택의 상면보다 낮게 형성된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다.
한편, 반도체 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 이러한 기생 커패시턴스 및 누설 전류는 반도체 장치의 동작 특성을 저하시키므로, 이들을 최소화시킬 수 있는 반도체 장치가 요구되는 실정이다.
본 발명이 해결하고자 하는 과제는, 스토리지 컨택 구조체를 향해 돌출된 추가 스페이서를 배치하여 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 스토리지 패드를 기판의 활성 영역에 인접하게 배치하여 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판, 기판 상에 배치되는 비트 라인 컨택, 비트 라인 컨택 상에 배치되는 비트 라인 구조체, 비트 라인 구조체의 적어도 일측에 형성되는 트렌치, 트렌치 내에 배치되고, 순차적으로 적층된 스토리지 컨택, 실리사이드 층 및 스토리지 패드를 포함하는 스토리지 컨택 구조체, 및 비트 라인 구조체와 스토리지 컨택 구조체 사이에 배치되는 스페이서 구조체를 포함하되, 스토리지 컨택의 상면은 비트 라인 컨택의 상면보다 낮게 형성된다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판, 기판 상에 배치되는 비트 라인 컨택, 비트 라인 컨택 상에 배치되는 비트 라인 구조체, 비트 라인 구조체의 적어도 일측에 형성되는 트렌치, 트렌치 내에 배치되고, 순차적으로 적층된 스토리지 컨택, 실리사이드 층 및 스토리지 패드를 포함하는 스토리지 컨택 구조체, 비트 라인 구조체의 측벽과 접하는 제1 스페이서, 및 제1 스페이서 상에 배치되고, 스토리지 패드의 측벽 및 실리사이드 층의 상면과 접하는 제2 스페이서를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 소자 분리막 및 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판, 기판 상에 배치되는 비트 라인 컨택, 비트 라인 컨택 상에 배치되는 비트 라인 구조체, 비트 라인 구조체의 적어도 일측에 형성되는 트렌치, 트렌치 내에 배치되고, 순차적으로 적층된 스토리지 컨택, 실리사이드 층 및 스토리지 패드를 포함하는 스토리지 컨택 구조체, 비트 라인 구조체와 스토리지 컨택 구조체 사이에 배치되고, 비트 라인 구조체의 측벽 상에 순차적으로 적층된 제1 내지 제4 스페이서, 및 스토리지 컨택 구조체 상에 배치되고, 스토리지 패드와 전기적으로 연결되는 커패시터를 포함하되, 스토리지 컨택의 상면은 비트 라인 컨택의 상면보다 낮게 형성되고, 제4 스페이서의 하면은 실리사이드 층의 상면과 접한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 2의 R영역을 확대한 확대도이다.
도 4 내지 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 2의 R영역을 확대한 확대도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 활성 영역(AR)을 포함할 수 있다. 활성 영역(AR)은 기판(도 2의 100) 내에 형성된 소자 분리막(도 2의 110)에 의해 정의될 수 있다. 활성 영역(AR)은 제1 방향(DR1)으로 연장될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(AR)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(AR) 상에서, 활성 영역(AR)을 가로질러 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 제2 방향(DR2)으로 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 동일한 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제3 방향(DR3)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 제3 방향(DR3) 연장될 수 있다.
비트 라인(BL)은 동일한 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(110), 워드 라인(WL), 비트 라인 구조체(120), 비트 라인 컨택(121), 절연 패턴(126), 스토리지 컨택 구조체(130), 스페이서 구조체(140), 층간 절연막(150) 및 커패시터(160)를 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
소자 분리막(110)은 기판(100) 내에 형성될 수 있다. 소자 분리막(110)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(110)은 기판(100) 내에서 활성 영역(AR)을 정의할 수 있다.
소자 분리막(110)에 의해 정의된 활성 영역(AR)은 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(AR)은 소자 분리막(110) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(AR)은 소자 분리막(110) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(AR)은 제2 방향(DR2) 및 제3 방향(DR3)에 대해 소정의 각도를 갖는 제1 방향(DR1)으로 연장될 수 있다.
소자 분리막(110)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 소자 분리막(110)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
절연 패턴(126)은 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다. 절연 패턴(126)은, 비트 라인 구조체(120) 및 스토리지 컨택 구조체(130)가 형성되지 않은 영역에서 기판(100)의 상면 및 소자 분리막(110)의 상면을 따라 연장될 수 있다.
절연 패턴(126)은 단일막일 수 있으나, 도 2에 도시된 것처럼, 제1 절연막(127) 및 제2 절연막(128)을 포함하는 다중막일 수 있다. 제1 절연막(127)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(128)은 제1 절연막(127)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(128)은 실리콘 질화물을 포함할 수 있다.
비트 라인 구조체(120)는 기판(100), 소자 분리막(110) 및 절연 패턴(126) 상에 배치될 수 있다. 비트 라인 구조체(120)는 활성 영역(AR) 및 워드 라인(WL)을 가로질러 제3 방향(DR3))을 따라 길게 연장될 수 있다. 예를 들어, 비트 라인 구조체(120)는 활성 영역(AR)을 비스듬하게 가로지르고, 워드 라인(WL)을 수직하게 가로지를 수 있다. 비트 라인 구조체(120)는 복수 개로 서로 평행하게 연장될 수 있다. 또한, 복수의 비트 라인 구조체(120)는 동일한 간격으로 서로 이격될 수 있다.
비트 라인 구조체(120)는 기판(100) 상에 배치된 비트 라인(122) 및 비트 라인(122) 상에 배치된 캡핑 패턴(125)을 포함할 수 있다.
비트 라인(122)은 기판(100) 상에 순차적으로 적층된 제1 도전막(129), 제2 도전막(123) 및 제3 도전막(124)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 비트 라인(122)은 단일막일 수 있다.
제1 도전막(129), 제2 도전막(123) 및 제3 도전막(124) 각각은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 도전막(129)은 폴리실리콘을 포함할 수 있고, 제2 도전막(123)은 TiSiN을 포함할 수 있고, 제3 도전막(124)은 텅스텐을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑 패턴(125)은 비트 라인(122) 상에 배치될 수 있다. 즉, 캡핑 패턴(125)은 제3 도전막(124) 상에 배치될 수 있다. 캡핑 패턴(125)은 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인 컨택(121)은 절연 패턴(126)을 제4 방향(DR4)으로 관통하여 기판(100)의 활성 영역(AR)과 비트 라인 구조체(120)를 연결할 수 있다. 예를 들어, 기판(100)은 활성 영역(AR) 및 소자 분리막(110) 내에 형성되는 제1 트렌치(T1)를 포함할 수 있다. 제1 트렌치(T1)는 절연 패턴(126)을 관통하여 활성 영역(AR)의 일부를 노출시킬 수 있다. 비트 라인 컨택(121)은 제1 트렌치(T1) 내에 형성되어 기판(100)의 활성 영역(AR)과 비트 라인(122)을 연결할 수 있다.
도 1에 도시된 바와 같이, 제1 트렌치(T1)는 활성 영역(AR)의 중심을 노출시킬 수 있다. 비트 라인 컨택(121)은 활성 영역(AR)의 중심과 연결될 수 있다. 제1 트렌치(T1)의 일부는 소자 분리막(110)의 일부와 중첩될 수 있다. 제1 트렌치(T1)는 기판(100)의 일부뿐만 아니라 소자 분리막(110)의 일부를 노출시킬 수 있다.
비트 라인 컨택(121)은 도전성 물질을 포함할 수 있다. 비트 라인 구조체(120)의 비트 라인(122)은 기판(100)의 활성 영역(AR)과 전기적으로 연결될 수 있다. 비트 라인 컨택(121)과 연결되는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 비트 라인 컨택(121)은 제1 도전막(129)과 동일한 물질을 포함할 수 있다. 예를 들어, 비트 라인 컨택(121)은 폴리실리콘을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제조 공정에 따라 비트 라인 컨택(121)은 제1 도전막(129)과 다른 물질을 포함할 수 있다.
스페이서 구조체(140)는 비트 라인 구조체(120)의 측벽을 따라 연장될 수 있다. 예를 들어, 스페이서 구조체(140)는 비트 라인 구조체(120)의 측벽을 따라 제3 방향(DR3)으로 연장될 수 있다.
스페이서 구조체(140)의 일부는 제1 트렌치(T1)의 내부에 배치될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 스페이서 구조체(140)의 하부는 비트 라인 컨택(121)의 측벽을 따라 연장될 수 있다. 비트 라인 컨택(121)의 하부는 제1 트렌치(T1)의 일부를 채울 수 있고, 스페이서 구조체(140)의 하부는 제1 트렌치(T1)의 다른 일부를 채울 수 있다. 비트 라인 컨택(121)이 배치되지 않는 비트 라인 구조체(120)의 영역에서, 스페이서 구조체(140)는 절연 패턴(126)상에 배치될 수 있다.
스페이서 구조체(140)는 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수 있다. 스페이서 구조체(140)는 예를 들어, 제1 내지 제5 스페이서(141, 142, 143, 144, 145)를 포함할 수 있다.
제1 스페이서(141)는 비트 라인 구조체(120) 및 비트 라인 컨택(121) 각각의 측벽을 따라 연장될 수 있다. 제1 스페이서(141)는 비트 라인 구조체(120) 및 비트 라인 컨택(121) 각각의 측벽과 접할 수 있다. 도 2에는 제1 스페이서(141)가 비트 라인 구조체(120)의 측벽을 완전히 덮는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 스페이서(141)는 비트 라인 구조체(120)의 측벽의 일부만을 덮을 수 있다.
제1 스페이서(141)는 제1 트렌치(T1) 내에서 비트 라인 컨택(121)의 측벽 및 제1 트렌치(T1)의 프로파일을 따라 연장될 수 있다.
제2 스페이서(142)는 제1 스페이서(141) 상에서 비트 라인 컨택(121)의 측벽을 따라 연장될 수 있다. 제2 스페이서(142)는 실리사이드 층(132) 상에서 제2 트렌치(T2)의 측벽을 따라 배치될 수 있다.
제2 스페이서(142)는 스토리지 패드(133)의 측벽과 접할 수 있다. 제2 스페이서(142)의 하면(142a)은 실리사이드 층(132)의 상면(132a)과 접할 수 있다. 즉, 제2 스페이서(142)의 하면(142a)은 실리사이드 층(132)의 상면(132a)과 제4 방향(DR4)으로 오버랩될 수 있다.
제3 스페이서(143)는 제1 스페이서(141)와 제2 스페이서(142) 사이에서 비트 라인 컨택(121)의 측벽을 따라 연장될 수 있다. 제3 스페이서(143)의 일 측벽은 제1 스페이서(141)와 접할 수 있다. 제3 스페이서(143)의 타 측벽의 하부는 제2 스페이서(142)와 접할 수 있다.
도 3에는 제3 스페이서(143)의 타 측벽의 하부가 실리사이드 층(132)의 측벽과 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제4 스페이서(144)는 제2 스페이서(142)와 제3 스페이서(143) 사이에서 비트 라인 컨택(121)의 측벽을 따라 연장될 수 있다. 제4 스페이서(144)의 일 측벽은 제3 스페이서(143)와 접할 수 있다. 제4 스페이서(144)의 타 측벽은 제2 스페이서(142)와 접할 수 있다.
제4 스페이서(144)의 하면은 제3 스페이서(143)와 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제4 스페이서(144)의 하면은 제5 스페이서(145)와 접할 수 있다.
제5 스페이서(145)는 제1 스페이서(141) 상에서 제1 트렌치(T1)를 채우도록 배치될 수 있다. 예를 들어, 제5 스페이서(145)는 비트 라인 컨택(121) 및 제1 스페이서(141)가 채워지고 남은 제1 트렌치(T1)의 영역을 채우도록 배치될 수 있다.
제5 스페이서(145)의 상면은 제3 스페이서(143)의 하면과 접할 수 있다. 도 3에는 제5 스페이서(145)의 상면이 제3 스페이서(143)의 하면과만 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제5 스페이서(145)의 상면은 제3 스페이서(143)의 하면 및 제4 스페이서(144)의 하면과 접할 수 있다.
도 3에는 제5 스페이서(145)의 측벽의 일부가 실리사이드 층(132)의 측벽과 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제5 스페이서(141, 142, 143, 144, 145) 각각은 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제5 스페이서(141, 142, 143, 144, 145) 각각은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 내지 제5 스페이서(141, 142, 143, 144, 145) 각각은 서로 동일한 물질을 포함할 수도 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 내지 제5 스페이서(141, 142, 143, 144, 145) 각각은 서로 다른 물질을 포함할 수 있다.
실리사이드 층(132)의 상부에 배치된 스페이서 구조체(140)의 제2 방향(DR2)의 두께는 실리사이드 층(132)의 하부에 배치된 스페이서 구조체(140)의 제2 방향(DR2)의 두께보다 클 수 있다. 이는 실리사이드 층(132)의 상부에 배치된 스페이서 구조체(140)가 제2 스페이서(142)를 더 포함하는 것에 기인한다.
예를 들어, 도 3에 도시된 바와 같이, 스토리지 패드(133)의 측벽과 접하는 스페이서 구조체(140)의 제2 방향(DR2)의 제1 두께(t1)는 스토리지 컨택(131)의 측벽과 접하는 스페이서 구조체(140)의 제2 방향(DR2)의 제2 두께(t2)보다 클 수 있다.
비트 라인 구조체(120)의 적어도 일측에 제2 트렌치(T2)가 형성될 수 있다. 구체적으로, 비트 라인 구조체(120), 비트 라인 컨택(121) 및 스페이서 구조체(140)의 적어도 일측에 제2 트렌치(T2)가 형성될 수 있다.
제2 트렌치(T2)는 기판(100) 내부로 연장되도록 형성될 수 있다. 제2 트렌치(T2)는 절연 패턴(126)을 제4 방향(DR4)으로 관통하여 소자 분리막(110)의 일부 및 기판(100)의 활성 영역(AR)의 일부를 노출시킬 수 있다. 또한, 제2 트렌치(T2)는 절연 패턴(126)의 하면의 일부를 노출시킬 수 있다.
제2 트렌치(T2)의 하면은 단차를 가질 수 있다. 구체적으로, 소자 분리막(110) 상에 형성되는 제2 트렌치(T2)의 하면은 기판(100)의 활성 영역(AR) 상에 형성되는 제2 트렌치(T2)의 하면보다 높게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 소자 분리막(110) 상에 형성되는 제2 트렌치(T2)의 하면은 기판(100)의 활성 영역(AR) 상에 형성되는 제2 트렌치(T2)의 하면과 동일 평면 상에 형성될 수 있다.
스토리지 컨택 구조체(130)는 제2 트렌치(T2) 내에 배치될 수 있다. 즉, 스토리지 컨택 구조체(130)는 소자 분리막(110) 및 기판(100)의 활성 영역(AR) 상에 배치될 수 있다. 스토리지 컨택 구조체(130)는 절연 패턴(126)을 제4 방향(DR4)으로 관통하여 기판(100)의 활성 영역(AR)과 커패시터(160)를 전기적으로 연결할 수 있다.
스토리지 컨택 구조체(130)는 비트 라인 컨택(121) 및 비트 라인(122)과 이격될 수 있다. 즉, 스토리지 컨택 구조체(130)는 비트 라인 컨택(121) 및 비트 라인(122)과 전기적으로 절연될 수 있다.
스토리지 컨택 구조체(130)는 제2 트렌치(T2) 내에서 순차적으로 적층된 스토리지 컨택(131), 실리사이드 층(132) 및 스토리지 패드(133)를 포함할 수 있다.
스토리지 컨택(131)은 제2 트렌치(T2) 내부에서 소자 분리막(110) 및 기판(100)의 활성 영역(AR) 상에 배치될 수 있다. 즉, 스토리지 컨택(131)은 소자 분리막(110)의 일부 및 기판(100)의 활성 영역(AR)의 일부 각각과 제4 방향(DR4)으로 오버랩될 수 있다. 스토리지 컨택(131)과 접하는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
스토리지 컨택(131)의 상면(131a)은 비트 라인 컨택(121)의 상면(121a)보다 낮게 형성될 수 있다.
스토리지 컨택(131)의 하면은 단차를 가질 수 있다. 구체적으로, 스토리지 컨택(131)은 소자 분리막(110)의 상면과 접하는 제1 하면(131b) 및 기판(100)의 활성 영역(AR)과 접하는 제2 하면(131c)을 포함할 수 있다. 몇몇 실시예에서, 스토리지 컨택(131)은 절연 패턴(126)의 하면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
스토리지 컨택(131)은 도전성 물질을 포함할 수 있다. 스토리지 컨택(131)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
실리사이드 층(132)은 제2 트렌치(T2) 내부에서 스토리지 컨택(131) 상에 배치될 수 있다. 실리사이드 층(132)은 제2 트렌치(T2) 내부에서 스토리지 컨택(131)의 상면 (131a)을 완전히 덮도록 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
실리사이드 층(132)의 상면(132a)은 비트 라인 컨택(121)의 상면(121a)보다 낮게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
실리사이드 층(132)의 상면(132a)은 제2 스페이서(142)의 하면(142a)과 접할 수 있다. 즉, 제2 스페이서(142)의 하면(142a)은 실리사이드 층(132)의 상면(132a)의 일부와 완전히 오버랩될 수 있다.
실리사이드 층(132)은 예를 들어, 코발트 실리콘(CoSix)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
스토리지 패드(133)는 제2 트렌치(T2) 내부에서 실리사이드 층(132) 상에 배치될 수 있다. 스토리지 패드(133)는 실리사이드 층(132)을 통해 스토리지 컨택(131)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 스토리지 패드(133)의 상면은 비트 라인 구조체(120)의 상면보다 높게 형성될 수 있다. 즉, 스토리지 패드(133)는 비트 라인 구조체(120)의 상면의 일부를 덮도록 배치될 수 있다.
스토리지 패드(133)는 서로 이격되는 복수의 고립 영역을 형성할 수 있다. 복수의 스토리지 패드(133)는 복수의 고립 영역을 형성하는 스토리지 컨택(131) 각각과 전기적으로 연결될 수 있다.
제3 트렌치(T3)는 비트 라인 구조체(120)의 일부, 스페이서 구조체(140)의 일부 및 스페이서 구조체(140)와 인접한 스토리지 패드(133)의 일부 상에 형성될 수 있다. 복수의 스토리지 패드(133) 각각은 제3 트렌치(T3)에 의해 서로 분리될 수 있다.
스토리지 패드(133)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
층간 절연막(150)은 스토리지 패드(133) 및 비트 라인 구조체(120) 상에 배치될 수 있다. 또한, 층간 절연막(150)은 제3 트렌치(T3)를 채우도록 배치될 수 있다. 층간 절연막(150)은 복수의 고립 영역을 형성하는 스토리지 패드(133)의 영역을 정의할 수 있다. 층간 절연막(150)은 스토리지 패드(133)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
층간 절연막(150)은 복수의 스토리지 패드(133)를 서로 전기적으로 분리할 수 있다. 층간 절연막(150)은 절연성 물질을 포함할 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 이들의 조합 중 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터(160)는 층간 절연막(150) 및 스토리지 패드(133) 상에 배치될 수 있다. 커패시터(160)는 층간 절연막(150)에 의해 노출된 스토리지 패드(133)의 상면의 일부와 연결될 수 있다. 결과적으로, 커패시터(160)는 스토리지 패드(133), 실리사이드 층(132), 스토리지 컨택(131)을 통해 기판(100)의 활성 영역(AR)에 형성된 소오스 및 드레인 영역과 전기적으로 연결될 수 있다.
커패시터(160)는 하부 전극(161), 커패시터 유전막(162) 및 상부 전극(163)을 포함할 수 있다.
하부 전극(161)은 제4 방향(DR4)으로 연장될 수 있다. 하부 전극(161)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터 유전막(162)은 하부 전극(161) 상에 배치될 수 있다. 커패시터 유전막(162)은 하부 전극(161)의 측벽 및 상면을 따라 배치될 수 있다.
커패시터 유전막(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상부 전극(163)은 커패시터 유전막(162) 상에 배치될 수 있다. 상부 전극(163)은 하부 전극(161)을 완전히 덮도록 배치될 수 있다. 상부 전극(163)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
커패시터 유전막(162)은 하부 전극(161)과 상부 전극(163) 사이에 배치될 수 있다. 커패시터(160)는 하부 전극(161)과 상부 전극(163) 사이에서 발생된 전위차를 이용하여 커패시터 유전막(162)에 전하를 저장할 수 있다.
도 2에는 하부 전극(161)이 필라(pillar) 형상을 갖는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 하부 전극(161)은 실린더 형상을 가질 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 비트 라인 구조체(120)와 스토리지 컨택 구조체(130) 사이에, 실리사이드 층(132)의 상면과 접하는 추가적인 스페이서(142)를 형성함으로써 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 스토리지 패드(133)를 기판(100)의 활성 영역(AR)에 인접하게 배치함으로써 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
이하에서, 도 2, 도 4 내지 도 11을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 내지 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 4를 참조하면, 기판(100) 내에 소자 분리막(110)이 형성되어 활성 영역(도 1의 AR)이 정의될 수 있다. 기판(100)에는 제2 방향(DR2)으로 연장되고, 제3 방향(DR3)으로 서로 이격된 복수의 워드 라인(도 1의 WL)이 형성될 수 있다.
이어서, 기판(100) 및 소자 분리막(110) 상에 제1 프리(pre) 절연막(127p), 제2 프리 절연막(128p) 및 제3 프리 도전막(129p)이 순차적으로 적층될 수 있다.
이어서, 비트 라인 컨택(도 2의 121)이 형성되는 영역에서, 기판(100)의 일부, 소자 분리막(110)의 일부, 제1 프리 절연막(127p), 제2 프리 절연막(128p) 및 제3 프리 도전막(129p)이 제거되어 제1 트렌치(T1)가 형성될 수 있다.
이어서, 제1 트렌치(T1) 내부에 프리 비트 라인 컨택(121p)이 형성될 수 있다. 이 경우, 평탄화 공정을 통해, 프리 비트 라인 컨택(121p)의 상면이 제3 프리 도전막(129p)의 상면과 동일 평면 상에 형성될 수 있다.
이어서, 프리 비트 라인 컨택(121p) 및 제3 프리 도전막(129p) 상에 제1 프리 도전막(123p), 제2 프리 도전막(124p) 및 프리 캡핑막(125p)이 형성될 수 있다.
도 5를 참조하면, 제1 프리 도전막(123p), 제2 프리 도전막(124p), 제3 프리 도전막(129p) 및 프리 캡핑막(125p)을 패터닝하여, 기판(100) 및 제2 프리 절연막(128p) 상에 제3 방향(DR3)으로 연장되는 복수의 비트 라인 구조체(120)가 형성될 수 있다.
또한, 제1 트렌치(T1) 내부에 형성된 프리 비트 라인 컨택(121p)을 패터닝하여, 비트 라인 구조체(120)의 하부에 비트 라인 컨택(121)이 형성될 수 있다.
도 6을 참조하면, 제2 프리 절연막(128p)의 상면, 제1 트렌치(T1)의 측벽, 비트 라인 컨택(121)의 측벽, 비트 라인 구조체(120)의 측벽 및 상면 상에 제1 프리 스페이서막(141p)이 형성될 수 있다. 제1 프리 스페이서막(141p)은 컨포말하게(conformally) 형성될 수 있다.
이어서, 제1 트렌치(T1)의 내부를 채우도록 제5 스페이서(145)가 형성될 수 있다. 이 경우, 제5 스페이서(145)의 상면은 제2 프리 절연막(128p)의 상면 상에 형성된 제1 프리 스페이서막(141p)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7을 참조하면, 비트 라인 컨택(121)의 측벽 및 비트 라인 구조체(120)의 측벽을 따라 제3 스페이서(143) 및 제4 스페이서(144)가 형성될 수 있다.
제3 스페이서(143) 및 제4 스페이서(144)는 제1 프리 스페이서막(141p) 상에 순차적으로 적층될 수 있다. 비트 라인 컨택(121)이 형성되는 영역에서, 제3 스페이서(143) 및 제4 스페이서(144)는 제5 스페이서(145)와 제4 방향(DR5)으로 오버랩되도록 형성될 수 있다.
도 8을 참조하면, 기판(100) 내에 제2 트렌치(T2)가 형성될 수 있다. 본 명세서에서는 제2 트렌치(T2)가 비트 라인 구조체(120) 사이에서 스토리지 컨택 구조체(도 2의 120)가 형성되는 영역을 포함하는 것으로 설명한다.
제2 트렌치(T2)는 제1 프리 절연막(127p) 및 제2 프리 절연막(128p)을 관통하여 형성될 수 있다. 제2 트렌치(T2)는 제5 스페이서(145)의 측벽의 일부, 소자 분리막(110)의 일부 및 기판(100)의 활성 영역(AR)의 일부를 노출시킬 수 있다. 또한, 제2 트렌치(T2)는 절연 패턴(126)의 하면의 일부를 노출시킬 수 있다.
도 9를 참조하면, 제2 트렌치(T2)의 내부에 스토리지 컨택(131) 및 실리사이드 층(132)이 순차적으로 형성될 수 있다.
구체적으로, 스토리지 컨택(131)은 예를 들어, 에피택셜 성장을 통해 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 스토리지 컨택(131)은 제2 트렌치(T2)의 하면 및 측벽 상에 컨포말하게 형성된 후에, 식각 공정을 통해 형성될 수 있다.
예를 들어, 스토리지 컨택(131)은 제2 트렌치(T2)에 노출된 절연 패턴(126)의 하면과 접하도록 형성될 수 있다.
이어서, 스토리지 컨택(131) 상에 실리사이드 층(132)이 형성될 수 있다.
도 10을 참조하면, 실리사이드 층(132) 상에서 노출된 제3 스페이서(143)의 측벽 및 제4 스페이서(144)의 측벽을 따라 제2 스페이서(142)가 형성될 수 있다.
제4 스페이서(144)의 하면은 실리사이드 층(132)의 상면과 접할 수 있다. 또한, 제4 스페이서(144)의 하면은 실리사이드 층(132)의 상면과 오버랩될 수 있다.
도 11을 참조하면, 실리사이드 층(132), 제2 스페이서(142) 및 캡핑 패턴(125)을 덮도록 스토리지 패드(133)가 형성될 수 있다.
도 2를 참조하면, 스토리지 패드(133)를 패터닝하여, 제3 트렌치(T3)를 형성함으로써, 복수의 고립 영역을 형성하는 스토리지 패드(133)가 형성될 수 있다. 제3 트렌치(T3)는 비트 라인 구조체(120)의 일부 및 스페이서 구조체(140)의 일부를 식각하여 형성될 수 있다.
이어서, 스토리지 패드(133)의 상면 상 및 제3 트렌치(T3)를 채우도록 층간 절연막(150)이 형성될 수 있다.
이어서, 층간 절연막(150)을 패터닝하여 스토리지 패드(133)의 상면의 일부를 노출시킬 수 있다.
이어서, 층간 절연막(150) 상에 커패시터(160)가 형성될 수 있다. 커패시터(160)는 층간 절연막(150) 상에 노출된 스토리지 패드(133)의 상면과 연결될 수 잇다.
상술한 공정들을 통해 본 발명의 몇몇 실시예에 따른 반도체 장치가 제조될 수 있다.
이하에서, 도 12를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 12를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 스페이서 구조체(240)에 포함된 제2 스페이서(242)가 다중막으로 형성될 수 있다. 예를 들어, 제2 스페이서(242)는 제6 스페이서(246) 및 제7 스페이서(247)를 포함할 수 있다.
제6 스페이서(246)는 스토리지 패드(133)의 측벽과 접할 수 있다. 제6 스페이서(246)의 하면(246a)은 실리사이드 층(132)의 상면(132a)과 접할 수 있다.
제7 스페이서(247)는 제1 스페이서(141)와 제6 스페이서(246) 사이에 배치될 수 있다. 예를 들어, 제7 스페이서(247)의 일 측벽은 제3 스페이서(143) 및 제4 스페이서(144)와 접하고, 제7 스페이서(247)의 타 측벽은 제6 스페이서(246)와 접할 수 있다. 제7 스페이서(247)의 하면(247a)은 실리사이드 층(132)의 상면(132a)과 접할 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 스페이서 구조체(340)에 포함된 제2 스페이서(342)가 다중막으로 형성될 수 있다. 예를 들어, 제2 스페이서(342)는 제6 스페이서(346) 및 제7 스페이서(347)를 포함할 수 있다.
제6 스페이서(346)는 스토리지 패드(133)의 측벽과 접할 수 있다. 제6 스페이서(346)의 하면(346a)은 제7 스페이서(347)와 접할 수 있다.
제7 스페이서(347)는 제1 스페이서(141)와 제6 스페이서(346) 사이 및 실리사이드 층(132)과 제6 스페이서(346) 사이에 배치될 수 있다.
예를 들어, 제7 스페이서(347)의 일부는 스토리지 패드(133)의 측벽과 접할 수 있다. 제7 스페이서(347)의 일 측벽은 제3 스페이서(143) 및 제4 스페이서(144)와 접하고, 제7 스페이서(347)의 타 측벽은 제6 스페이서(346)와 접할 수 있다. 제7 스페이서(347)의 하면(347a)은 실리사이드 층(132)의 상면(132a)과 접할 수 있다.
이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 스페이서 구조체(440)에 포함된 제3 스페이서(443)가 에어(air) 스페이서이다. 즉, 제1 스페이서(141)와 제4 스페이서(144) 사이에 배치된 제3 스페이서(443)가 에어를 포함할 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 비트 라인 구조체(120)에 포함된 캡핑 패턴(125)의 측벽의 일부가 스토리지 패드(133)와 접할 수 있다.
캡핑 패턴(125)의 상부 측벽(125a) 상에 스페이서 구조체(540)가 형성되지 않을 수 있다. 즉, 제1 내지 제4 스페이서(541, 542, 543, 544)가 캡핑 패턴(125)의 하부 측벽(125b) 상에만 형성될 수 있다. 캡핑 패턴(125)의 상부 측벽(125a)은 스토리지 패드(133)와 접하고, 캡핑 패턴(125)의 하부 측벽(125b)은 제1 스페이서(541)와 접할 수 있다.
제1 내지 제4 스페이서(541, 542, 543, 544) 각각의 상면은 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 스페이서 구조체(640)가 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(643) 및 제5 스페이서(145)를 포함할 수 있다.
제3 스페이서(643)는 제1 스페이서(141)와 제2 스페이서(142) 사이를 완전히 채우도록 배치될 수 있다. 즉, 제3 스페이서(643)의 일 측벽은 제1 스페이서(141)와 접하고, 제3 스페이서(643)의 타 측벽은 제2 스페이서(142)와 접할 수 있다.
이하에서, 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 3에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 17을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 스페이서 구조체(740)에 포함된 제2 스페이서(742)가 다중막으로 형성될 수 있다. 예를 들어, 제2 스페이서(742)는 제6 스페이서(746) 및 제7 스페이서(747)를 포함할 수 있다.
제6 스페이서(746)는 스토리지 패드(133)의 측벽과 접할 수 있다. 제6 스페이서(746)의 하면(746a)은 제7 스페이서(747)와 접할 수 있다.
제7 스페이서(747)는 제1 스페이서(141)와 제6 스페이서(746) 사이 및 실리사이드 층(132)과 제6 스페이서(746) 사이에 배치될 수 있다.
예를 들어, 제7 스페이서(747)의 일부는 스토리지 패드(133)의 측벽과 접할 수 있다. 제7 스페이서(747)의 일 측벽은 제3 스페이서(743)와 접하고, 제7 스페이서(747)의 타 측벽은 제6 스페이서(746)와 접할 수 있다. 제7 스페이서(747)의 하면(747a)은 실리사이드 층(132)의 상면(132a)과 접할 수 있다.
제3 스페이서(743)는 제1 스페이서(141)와 제2 스페이서(742) 사이를 완전히 채우도록 배치될 수 있다. 즉, 제3 스페이서(743)의 일 측벽은 제1 스페이서(141)와 접하고, 제3 스페이서(743)의 타 측벽은 제2 스페이서(742)와 접할 수 있다.
이하에서, 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 스페이서 구조체(840)가 제1 스페이서(841) 및 제2 스페이서(842)를 포함할 수 있다.
제1 스페이서(841)는 비트 라인 컨택(121) 및 비트 라인 구조체(120)의 측벽을 따라 배치될 수 있다. 제2 스페이서(842)는 제1 스페이서(841) 상에서 제1 스페이서(841)와 접하도록 배치될 수 있다. 제2 스페이서(842)의 하면은 실리사이드 층(132)의 상면과 접할 수 있다.
이하에서, 도 19를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 스토리지 컨택 구조체(930)에 포함된 실리사이드 층(932)이 비트 라인(122)보다 높게 배치될 수 있다. 즉, 실리사이드 층(932)의 상면(932a)이 비트 라인(122)의 상면(122a)보다 높게 형성될 수 있다.
스토리지 컨택(931)은 비트 라인 컨택(121) 및 비트 라인(122)의 적어도 일측에 배치될 수 있다. 또한, 스토리지 패드(933)는 캡핑 패턴(125)의 적어도 일측에 배치될 수 있다.
스페이서 구조체(940)에 포함된 제2 스페이서(942)의 하면은 실리사이드 층(932)의 상면과 접할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120: 비트 라인 구조체 121: 비트 라인 컨택
122: 비트 라인 130: 스토리지 컨택 구조체
131: 스토리지 컨택 132: 실리사이드 층
133: 스토리지 패드 140: 스페이서 구조체
141 내지 145: 제1 내지 제5 스페이서
150: 층간 절연막 160: 커패시터

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 비트 라인 컨택;
    상기 비트 라인 컨택 상에 배치되는 비트 라인 구조체;
    상기 비트 라인 구조체의 적어도 일측에 형성되는 트렌치;
    상기 트렌치 내에 배치되고, 순차적으로 적층된 스토리지 컨택, 실리사이드 층 및 스토리지 패드를 포함하는 스토리지 컨택 구조체; 및
    상기 비트 라인 구조체와 상기 스토리지 컨택 구조체 사이에 배치되는 스페이서 구조체를 포함하되,
    상기 스토리지 컨택의 상면은 상기 비트 라인 컨택의 상면보다 낮게 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 스페이서 구조체는,
    상기 비트 라인 구조체의 측벽과 접하는 제1 스페이서와,
    상기 제1 스페이서 상에 배치되고, 상기 스토리지 패드의 측벽과 접하는 제2 스페이서를 포함하되,
    상기 제2 스페이서의 하면은 상기 실리사이드 층의 상면과 접하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 스페이서와 상기 제2 스페이서 사이에 배치되는 제3 스페이서를 더 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제3 스페이서와 상기 제2 스페이서 사이에 배치되는 제4 스페이서를 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제3 스페이서는 에어(air) 스페이서인 반도체 장치.
  6. 제 2항에 있어서,
    상기 제2 스페이서는,
    상기 스토리지 패드의 측벽과 접하는 제5 스페이서와,
    상기 제1 스페이서와 상기 제5 스페이서 사이에 배치되는 제6 스페이서를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 스토리지 패드의 측벽과 접하는 상기 스페이서 구조체의 제1 두께는 상기 스토리지 컨택의 측벽과 접하는 상기 스페이서 구조체의 제2 두께보다 큰 반도체 장치.
  8. 기판;
    상기 기판 상에 배치되는 비트 라인 컨택;
    상기 비트 라인 컨택 상에 배치되는 비트 라인 구조체;
    상기 비트 라인 구조체의 적어도 일측에 형성되는 트렌치;
    상기 트렌치 내에 배치되고, 순차적으로 적층된 스토리지 컨택, 실리사이드 층 및 스토리지 패드를 포함하는 스토리지 컨택 구조체;
    상기 비트 라인 구조체의 측벽과 접하는 제1 스페이서; 및
    상기 제1 스페이서 상에 배치되고, 상기 스토리지 패드의 측벽 및 상기 실리사이드 층의 상면과 접하는 제2 스페이서를 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 스토리지 컨택의 상면은 상기 비트 라인 컨택의 상면보다 낮게 형성되는 반도체 장치.
  10. 제 8항에 있어서,
    상기 스토리지 컨택은,
    상기 기판 내에 형성된 소자 분리막과 접하는 제1 하면과,
    상기 소자 분리막에 의해 정의된 활성 영역과 접하는 제2 하면을 포함하되,
    상기 제1 하면은 상기 제2 하면보다 높게 형성되는 반도체 장치.
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