KR101978969B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치된 제1 및 제2 배선 구조체들를 포함한다. 상기 제1 및 제2 배선 구조체들 사이에 절연성 분리 패턴들이 배치된다. 상기 제1 및 제2 배선 구조체들 사이, 및 상기 절연성 분리 패턴들 사이에 도전성 구조체가 배치된다. 상기 제1 배선 구조체와 상기 도전성 구조체 사이의 제1 부분 및 상기 제1 배선 구조체와 상기 절연성 분리 패턴들 사이의 제2 부분을 갖는 제1 빈 공간이 배치된다. 상기 제2 배선 구조체와 상기 도전성 구조체 사이의 제1 부분 및 상기 제2 배선 구조체와 상기 절연성 분리 패턴들 사이의 제2 부분을 갖는 제2 빈 공간이 배치된다. 상기 제1 빈 공간의 상기 제1 부분은 상기 제1 빈 공간의 상기 제2 부분과 높이가 다를 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명의 기술적 사상은 반도체 소자, 반도체 소자의 제조방법, 이들을 채택하는 전자 시스템에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 도전성 패턴들 사이의 간격이 좁아지면서 도전성 패턴들 상호 간의 교란(cross talk)이 일어날 수 있으며, 절연막에 의하여 전기적으로 분리된 인접하는 도전성 패턴들 사이의 기생 커패시턴스가 증가될 수 있다. 예를 들어, 도전성 패턴들이 메모리 소자의 비트라인들인 경우에, 비트라인들 사이의 기생 커패시턴스는 회로에 전달되는 전기 신호의 흐름을 방해할 수 있고, 비트라인 센싱 마진을 감소시킬 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 디램의 비트라인 센싱 마진을 증가시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 도전성 패턴들 사이의 기생 커패시턴스를 감소시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 배선 구조체들 사이의 기생 커패시턴스를 감소시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 도전성 패턴들 사이에 배치된 빈 공간을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 빈 공간의 상부를 밀폐시키는 절연성 캐핑 패턴을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상기 반도체 소자들의 제조방법들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치된 제1 및 제2 배선 구조체들를 포함한다. 상기 제1 및 제2 배선 구조체들 사이에 절연성 분리 패턴들이 배치된다. 상기 제1 및 제2 배선 구조체들 사이, 및 상기 절연성 분리 패턴들 사이에 도전성 구조체가 배치된다. 상기 제1 배선 구조체와 상기 도전성 구조체 사이의 제1 부분 및 상기 제1 배선 구조체와 상기 절연성 분리 패턴들 사이의 제2 부분을 갖는 제1 빈 공간이 배치된다. 상기 제2 배선 구조체와 상기 도전성 구조체 사이의 제1 부분 및 상기 제2 배선 구조체와 상기 절연성 분리 패턴들 사이의 제2 부분을 갖는 제2 빈 공간이 배치된다. 상기 제1 빈 공간의 상기 제1 부분은 상기 제1 빈 공간의 상기 제2 부분과 높이가 다를 수 있다.
몇몇 실시예들에서, 상기 제1 배선 구조체와 상기 도전성 구조체 사이에 배치되며 상기 제1 빈 공간의 상기 제1 부분의 상부를 밀폐하는 절연성 캐핑 패턴을 더 포함하되, 상기 절연성 캐핑 패턴은 제1 절연성 캐핑 패턴 및 제2 절연성 캐핑 패턴을 포함하고, 상기 제1 절연성 캐핑 패턴은 상기 제1 절연성 캐핑 패턴의 하부 및 측면을 불균일한 두께로 감쌀 수 있다.
다른 실시예에서, 상기 제1 배선 구조체는 제1 도전성 라인 및 상기 제1 도전성 라인 상의 제1 절연성 마스크 패턴을 포함하고, 상기 제2 배선 구조체는 제2 도전성 라인 및 상기 제2 도전성 라인 상의 제2 절연성 마스크 패턴을 포함할 수 있다.
또한, 상기 제1 절연성 마스크 패턴과 상기 도전성 구조체 사이의 절연성 캐핑 패턴을 더 포함하되, 상기 절연성 캐핑 패턴은 상기 제1 빈 공간의 상부를 밀폐(enclose)할 수 있다.
또한, 상기 절연성 캐핑 패턴은 상기 제1 도전성 라인 보다 높은 레벨에 배치될 수 있다.
또한, 상기 절연성 캐핑 패턴은 제1 절연성 캐핑 패턴 및 제2 절연성 캐핑 패턴을 포함하되, 상기 제1 절연성 캐핑 패턴은 상기 제2 절연성 캐핑 패턴의 측면 및 하부를 불균일한 두께로 감쌀 수 있다.
또한, 상기 제1 및 제2 빈 공간들의 상부들을 밀폐하는 절연성 캐핑 패턴들을 더 포함하되, 상기 절연성 캐핑 패턴들은 상기 제1 및 제2 절연성 마스크 패턴들의 측면들과, 상기 도전성 구조체 사이에 개재될 수 있다.
또 다른 실시예에서, 상기 제1 빈 공간과 상기 제1 배선 구조체 사이의 제1 절연성 스페이서; 및 상기 제2 빈 공간과 상기 제2 배선 구조체 사이의 제2 절연성 스페이서를 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 빈 공간과 상기 도전성 구조체 사이의 제1 절연성 보호 패턴; 및 상기 제2 빈 공간과 상기 도전성 구조체 사이의 제2 절연성 보호 패턴을 더 포함할 수 있다.
또 다른 실시예에서, 상기 도전성 구조체는 상기 제1 및 제2 배선 구조체들 보다 높은 레벨에 위치하는 상부 부분을 포함하되, 상기 도전성 구조체의 상부 부분(part)은 상기 제2 배선 구조체의 상부면과 중첩하는 부분(portion)을 가질 수 있다.
또 다른 실시예에서, 상기 도전성 구조체는 하부 도전성 패턴 및 상기 상부 도전성 패턴 상의 상부 도전성 패턴을 포함할 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 및 제2 소오스/드레인 영역들 및 게이트 구조체를 갖는 트랜지스터를 포함하는 기판을 포함한다. 상기 기판 상에 차례로 적층된 제1 도전성 라인 및 제1 절연성 마스크 패턴을 포함하는 제1 배선 구조체가 배치된다. 상기 기판 상에 차례로 적층된 제2 도전성 라인 및 제2 절연성 마스크 패턴을 포함하는 제2 배선 구조체가 배치된다. 상기 제1 및 제2 배선 구조체들 사이에 절연성 분리 패턴들이 배치된다. 상기 제1 및 제2 배선 구조체들 사이, 및 상기 절연성 분리 패턴들 사이에 도전성 구조체가 배치된다. 상기 제1 배선 구조체와 상기 도전성 구조체 사이에 개재된 제1 부분 및 상기 제1 배선 구조체와 상기 절연성 분리 패턴들 사이에 개재된 제2 부분을 갖는 제1 빈 공간이 배치된다. 상기 제2 배선 구조체와 상기 도전성 구조체 사이에 개재된 제1 부분 및 상기 제2 배선 구조체와 상기 절연성 분리 패턴들 사이에 개재된 제2 부분을 갖는 제2 빈 공간이 배치된다. 상기 도전성 구조체는 상기 제1 및 제2 배선 구조체들 보다 높은 레벨에 위치하는 상부 부분을 포함하고, 상기 도전성 구조체의 상기 상부 부분(part)은 상기 제1 배선 구조체와 이격되고 상기 제2 배선 구조체의 상부면과 중첩하는 부분(portion)을 갖는다.
몇몇 실시예들에서, 상기 제2 배선 구조체는 상기 제1 소오스/드레인 영역과 중첩하하며 상기 제1 소오스/드레인 영역과 전기적으로 연결되고, 상기 도전성 구조체는 상기 제2 소오스/드레인 영역과 중첩하며 상기 제2 소오스/드레인 영역과 전기적으로 연결될 수 있다.
다른 실시예에서, 상기 제1 빈 공간의 상기 제1 부분은 상기 제2 빈 공간의 상기 제2 부분과 다른 높이를 가질 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 빈 공간들의 상부들을 밀폐하는 절연성 캐핑 패턴을 더 포함할 수 있다.
상기 절연성 캐핑 패턴은 제1 절연성 캐핑 패턴 및 제2 절연성 캐핑 패턴을 포함하고, 상기 제1 절연성 캐핑 패턴은 불균일한 두께로 상기 제2 절연성 캐핑 패턴의 측면 및 하부를 감쌀 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 배선 구조체들 사이에 배치된 도전성 구조체, 상기 배선 구조체들과 상기 도전성 구조체 사이에 배치된 빈 공간들, 상기 빈 공간들 상부에 배치된 절연성 캐핑 패턴을 포함하는 반도체 소자를 제공할 수 있다. 상기 절연성 캐핑 패턴은 제1 절연성 캐핑 패턴 및 제2 절연성 캐핑 패턴을 포함할 수 있다. 상기 제1 절연성 캐핑 패턴은 상기 빈 공간들의 부피 감소를 최소화하면서 상기 빈 공간들의 상부를 밀폐시킬 수 있다. 상기 제2 절연성 캐핑 패턴은 상기 제1 절연성 캐핑 패턴에 의하여 발생할 수 있는 불량을 방지할 수 있다.
상기 빈 공간들은 디램 등과 같은 메모리 소자에서 비트라인 로딩 커패시턴스를 감소시키기는 역할함으로써, 비트라인 센싱 마진을 확보할 수 있다. 상기 절연성 캐핑 패턴은 상기 빈 공간들의 부피 감소를 최소화하면서도 상기 빈 공간들의 상부들을 안정적으로 밀폐시킬 수 있으므로, 반도체 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 3a 내지 도 3c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 설명하기 위한 공정 흐름도이다.
도 6 내지 도 19c는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 설명하기 위한 도면들이다.
도 20a 내지 도 20j는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 설명하기 위한 도면들이다.
도 21은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 흐름도이다.
도 22a 내지 도 22f는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법의 일 예를 설명하기 위한 단면도들이다.
도 23 및 도 24는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 반도체 모듈들을 개념적으로 도시한 도면들이다.
도 25는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 26은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 27은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
명세서 전체에 걸쳐서, "빈 공간" 이라는 용어는 고체 물질로 채워지지 않은 공간을 의미할 수 있다. "빈 공간" 이라는 용어는 절대적으로 아무것도 없는 공간을 의미하는 것이 아니라, 고체 물질로 채워지지 않은 공간을 의미할 수 있다. 예들 들어, "빈 공간"은 기체(gas) 또는 공기(air)가 존재하는 공간일 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 2a 내지 도 2c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이고, 도 3a 내지 도 3c는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이고, 도 4a 내지 도 4c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 2a, 도 3a 및 도 4a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 2b, 도 3b 및 도 4b는 도 1의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 2c, 도 3c 및 도 4c는 도 1의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 1, 도 2a, 도 2b 및 도 2c를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 기판(3)이 제공될 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 기판(3)에 활성 영역(6a)을 한정하는 소자분리 영역(6s)이 배치될 수 있다. 상기 소자분리 영역(6s)은 얕은 트렌치 소자분리 막일 수 있다.
상기 기판(3) 내에 트랜지스터들이 배치될 수 있다. 상기 트랜지스터들의 각각은 상기 활성 영역(6a)을 가로지르며 상기 소자분리 영역(6s) 내로 연장된 게이트 트렌치를 채우는 게이트 구조체(18) 및 상기 게이트 구조체(18) 양 옆의 상기 활성 영역(6a) 내에 형성된 제1 및 제2 소스/드레인 영역들(9a, 9b)을 포함할 수 있다. 상기 게이트 구조체들(18)은 서로 평행할 수 있다.
상기 게이트 구조체(18)는 게이트 전극(14), 게이트 유전체(12) 및 게이트 캐핑 패턴(16)을 포함할 수 있다. 상기 게이트 전극(14)은 상기 활성 영역(6a)을 가로지르며 상기 소자분리 영역(6s) 내로 연장된 게이트 트렌치 내에 형성될 수 있다. 상기 게이트 유전체(12)는 상기 게이트 전극(14)과 상기 활성 영역(6a) 사이에 개재될 수 있다. 상기 게이트 캐핑 패턴(16)은 상기 게이트 전극(14) 상에 배치되며 절연성 물질로 형성될 수 있다. 상기 게이트 전극(14)은 디램 등과 같은 메모리 소자의 워드라인 일 수 있다. 상기 게이트 전극(14)은 상기 활성 영역(6a)의 상부면 보다 낮은 레벨에 형성될 수 있다.
상기 트랜지스터들을 갖는 기판 상에 배선 구조체들(48)이 배치될 수 있다. 디램 등과 같은 메모리 소자에서, 상기 배선 구조체들(48)은 비트라인 구조체들일 수 있다. 상기 배선 구조체들(48)의 각각은 도전성 라인(43) 및 상기 도전성 라인(43) 상의 절연성 마스크 패턴(45)을 포함할 수 있다. 디램 등과 같은 메모리 소자에서, 상기 도전성 라인(43)은 비트라인일 수 있다. 상기 도전성 라인들(43)은 도전성 물질들로 형성될 수 있고, 상기 절연성 마스크 패턴들(45)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 도전성 라인들(43)의 각각은 상기 활성 영역(6a)과 중첩하는 부분 및 상기 활성 영역(6a)과 중첩하지 않는 부분을 포함할 수 있다. 상기 도전성 라인들(43)에서, 상기 활성 영역(6a)과 중첩하는 부분은 상기 활성 영역(6a) 내에 형성된 상기 제1 소스/드레인 영역(9a)과 중첩하면서 상기 제1 소스/드레인 영역(9a)과 전기적으로 연결될 수 있다. 상기 도전성 라인들(43)에서, 상기 활성 영역(6a)과 중첩하지 않는 부분은 차례로 적층된 배선 하부 패턴(27a), 배선 중간 패턴(39a) 및 배선 상부 패턴(42a)을 포함할 수 있다. 상기 도전성 라인들(43)에서, 상기 활성 영역(6a)과 중첩하는 부분은 차례로 적층된 배선 콘택 패턴(36), 배선 중간 패턴(39a) 및 배선 상부 패턴(42a)을 포함할 수 있다. 상기 배선 콘택 패턴(36)은 상기 제1 소오스/드레인 영역(9a)과 접촉하면서 전기적으로 연결될 수 있다.
상기 도전성 라인들(43)과 상기 소자분리 영역(6s) 사이, 및 상기 도전성 라인들(43)과 상기 게이트 구조체들(18) 사이에 개재된 제1 및 제2 버퍼 절연 패턴들(21a, 24a)이 배치될 수 있다. 상기 제2 버퍼 절연 패턴(24a)은 상기 제1 버퍼 절연 패턴(21a) 상에 배치될 수 있다.
상기 배선 구조체들(48) 사이에 절연성 분리 패턴들(63)이 배치될 수 있다. 상기 절연성 분리 패턴들(63)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 배선 구조체들(48) 중에서 서로 인접하는 배선 구조체들은 제1 배선 구조체(48_1) 및 제2 배선 구조체(48_2)로 명명할 수 있다. 상기 제1 배선 구조체(48_1)는 제1 도전성 라인(43a) 및 상기 제1 도전성 라인(43a) 상의 제1 절연성 마스크 패턴(45a)을 포함할 수 있다. 상기 제2 배선 구조체(48_2)는 제2 도전성 라인(43b) 및 상기 제2 도전성 라인(43b) 상의 제2 절연성 마스크 패턴(45b)을 포함할 수 있다.
상기 절연성 분리 패턴들(63) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이에 배치되면서 상기 서로 마주보는 절연성 분리 패턴들은 제1 및 제2 절연성 분리 패턴들(63_1, 63_2)로 명명할 수 있다.
상기 배선 구조체들(48) 사이, 및 상기 절연성 분리 패턴들(63) 사이에 도전성 구조체들(72)이 배치될 수 있다. 상기 도전성 구조체들(72)의 각각은 하부 도전성 패턴(66) 및 상기 하부 도전성 패턴(66) 상의 상부 도전성 패턴(69)을 포함할 수 있다.
상기 상부 도전성 패턴들(69)의 각각은 하부 부분(69a), 상기 하부 부분(69a) 상의 중간 부분(69b) 및 상기 중간 부분(69b) 상의 상부 부분(69c)을 포함할 수 있다. 상기 상부 도전성 패턴들(69)의 상기 하부/중간 부분들(69a, 69b)은 상기 배선 구조체들(48) 사이에 위치할 수 있고, 상기 상부 도전성 패턴들(69)의 상기 상부 부분(69c)은 상기 배선 구조체들(48) 보다 높은 레벨에 위치할 수 있다. 상기 상부 도전성 패턴들(69)의 상기 중간 부분(69b)은 상기 상부 도전성 패턴들(69)의 상기 하부 부분(69a) 보다 작은 폭을 가질 수 있다. 상기 상부 도전성 패턴들(69)의 상기 상부 부분(69c)은 상기 상부 도전성 패턴들(69)의 상기 중간 부분(69b) 보다 큰 폭을 가질 수 있다.
상기 도전성 구조체들(72) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(63_1, 63_2) 사이에 배치된 도전성 구조체는 제1 도전성 구조체(72_1)로 명명될 수 있다. 상기 하부 도전성 패턴들(66) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(63_1, 63_2) 사이에 배치된 하부 도전성 패턴은 제1 하부 도전성 패턴(66_1)으로 명명될 수 있고, 상기 상부 도전성 패턴들(69) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(63_1, 63_2) 사이에 배치된 상부 도전성 패턴은 제1 상부 도전성 패턴(69_1)으로 명명될 수 있다.
상기 제1 도전성 구조체(72_1)는 상기 제1 하부 도전성 패턴(66_1) 및 상기 제1 하부 도전성 패턴(66_1) 상의 상기 제1 상부 도전성 패턴(69_1)을 포함할 수 있다.
상기 제1 상부 도전성 패턴(69_1)은 하부 부분(69a), 상기 중간 부분(69a) 상의 중간 부분(69b) 및 상기 중간 부분 상의 상부 부분(69c)을 포함할 수 있다.
상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a)은 상기 제1 하부 도전성 패턴(66_1)과 접촉할 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a)은 상기 제1 하부 도전성 패턴(66_1)과 동일한 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2)과 동일한 거리만큼 이격될 수 있다.
상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b)은 상기 제1 하부 도전성 패턴(66_1) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b)은 상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b)은 상기 제1 배선 구조체(48_1) 보다 상기 제2 배선 구조체(48_2)에 가까울 수 있다.
상기 제1 상부 도전성 패턴(69_1)의 상기 상부 부분(69c)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 보다 높은 레벨에 위치할 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 상부 부분(69c)은 상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b) 보다 큰 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 상부 부분(69c)은 상기 제1 배선 구조체(48_1)과 이격되며 상기 제2 배선 구조체(48_2)의 상부면 일부를 덮을 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 상부 부분(69c)은 상기 제1 배선 구조체(48_1)과 수직한 방향으로 중첩하지 않으며 상기 제2 배선 구조체(48_2)의 상부면 일부와 수직한 방향으로 중첩할 수 있다.
상기 배선 구조체들(48)과 상기 도전성 구조체들(72) 사이에 빈 공간들(78)이 배치될 수 있다. 상기 빈 공간들(78) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이에 배치된 빈 공간들은 제1 빈 공간(78_1) 및 제2 빈 공간(78_2)으로 명명할 수 있다.
명세서에서, 상기 "빈 공간" 이라는 용어는 고체 물질로 채워지지 않은 공간을 의미할 수 있다. 상기 "빈 공간" 이라는 용어는 절대적으로 아무것도 없는 공간을 의미하는 것이 아니라, 고체 물질로 채워지지 않은 공간을 의미할 수 있다. 예들 들어, 상기 "빈 공간"은 기체(gas) 또는 공기(air)가 존재하는 공간일 수 있다.
상기 빈 공간들(78)은 상기 배선 구조체들(48) 사이에서 발생하는 기생 커패시턴스, 및 상기 배선 구조체들(48)과 상기 도전성 구조체들(78) 사이에서 발생하는 기생 커패시턴스를 감소시킬 수 있다. 상기 빈 공간들(78)은 디램 등과 같은 메모리 소자에서 비트라인 로딩 커패시턴스를 감소시키기는 역할할 수 있다. 그리고, 비트라인 로딩 커패시턴스를 감소시킴으로써, 디램이 고집적화되면서 비트라인 센싱 마진이 점차적으로 감소하는 것을 억제 또는 최소화할 수 있다.
상기 제1 빈 공간(78_1)은 상기 제1 배선 구조체(48_1)와 상기 제1 도전성 구조체(72_1) 사이에 배치된 제1 부분(78_1a) 및 상기 제1 배선 구조체(48_1)과 상기 절연성 분리 패턴들(63) 사이에 개재된 제2 부분(78_1b)을 포함할 수 있다. 상기 제1 빈 공간(78_1)의 상기 제1 부분(78_1a)과 상기 제1 빈 공간(78_1)의 상기 제2 부분(78_1b)은 서로 다른 높이를 가질 수 있다. 상기 제1 빈 공간(78_1)의 상기 제1 부분(78_1a)은 상기 제1 빈 공간(78_1)의 상기 제2 부분(78_1b) 보다 높이가 낮을 수 있다.
상기 제2 빈 공간(78_2)은 상기 제2 배선 구조체(48_2)와 상기 제1 도전성 구조체(72_1) 사이에 배치된 제1 부분(78_2a) 및 상기 제2 배선 구조체(48_2)과 상기 절연성 분리 패턴들(63) 사이에 개재된 제2 부분(78_2b)을 포함할 수 있다. 상기 제2 빈 공간(78_2)의 상기 제1 및 제2 부분들(78_2a, 78_2b)의 높이들은 상기 제1 빈 공간(78_1)의 상기 제1 부분(78_1a)의 높이 보다 높을 수 있다.
상기 빈 공간들(78)은 상기 도전성 구조체들(72)의 상부 부분들(69c)과 중첩하는 부분, 및 상기 도전성 구조체들(72)의 상부 부분들(69c)과 중첩하지 않는 부분을 포함할 수 있다.
상기 도전성 구조체들(72)의 상부 부분들(69c)과 중첩하는 상기 빈 공간들(78) 부분들의 상부들은 상기 도전성 구조체들(72)에 의해 덮일 수 있다. 예를 들어, 상기 제2 배선 구조체(48_2)와 상기 도전성 구조체(72) 사이에 위치하는 상기 제2 빈 공간(78_2)의 상기 제1 부분(78_2a)의 상부는 상기 도전성 구조체(72)에 의해 덮일 수 있다.
상기 도전성 구조체들(72)의 상부 부분들(69c)과 중첩하지 않는 상기 빈 공간들(78) 부분들의 상부들은 절연성 캐핑 패턴(90)에 의해 밀폐될 수 있다.
상기 절연성 캐핑 패턴(90)은 상기 도전성 구조체들(72)과 중첩하지 않는 빈 공간들(78)의 상부들을 밀폐하도록 배치될 수 있다. 예를 들어, 상기 절연성 캐핑 패턴(90)은 상기 제1 배선 구조체(48_1)와 상기 도전성 구조체(72) 사이에 위치하는 상기 제1 빈 공간(78_1)의 상기 제1 부분(78_1a)의 상부를 밀폐할 수 있다. 또한, 상기 절연성 캐핑 패턴(90)은 상기 제1 배선 구조체(48_1)와 상기 절연성 분리 패턴들(63) 사이에 위치하는 상기 제1 빈 공간의 상기 제2 부분(78_1b)의 상부를 밀폐할 수 있다. 또한, 상기 절연성 캐핑 패턴(90)은 상기 제2 배선 구조체(48_2)와 상기 절연성 분리 패턴들(63) 사이에 위치하는 상기 제2 빈 공간의 상기 제2 부분(78_2b)의 상부를 밀폐할 수 있다.
상기 절연성 캐핑 패턴(90)은 상기 도전성 라인들(43) 보다 높은 레벨에 배치될 수 있다. 상기 절연성 캐핑 패턴(90)은 상기 배선 구조체들(48) 사이에 배치된 부분 및 상기 도전성 구조체들(72)의 상기 상부 도전성 패턴들(69)의 상기 제3 부분들(69c) 사이에 배치된 부분을 포함할 수 있다.
상기 절연성 캐핑 패턴(90)은 제1 절연성 캐핑 패턴(81a) 및 제2 절연성 캐핑 패턴(84a)을 포함할 수 있다. 상기 제1 절연성 캐핑 패턴(81a)은 상기 제2 절연성 캐핑 패턴(84a)의 측면 및 하부를 불균일한 두께로 감싸도록 배치될 수 있다. 상기 절연성 캐핑 패턴(90)의 상기 제2 절연성 캐핑 패턴(84a)의 내부에 보이드 또는 심(87)이 형성될 수 있다. 상기 보이드 또는 심(87)은 상기 배선 구조체들(48) 사이에 위치하는 상기 절연성 캐핑 패턴(90)의 상기 제2 절연성 캐핑 패턴(84a) 내에 형성될 수 있다.
상기 제1 절연성 캐핑 패턴(81a)은 상기 빈 공간들(78)의 부피 감소를 최소화하면서 상기 빈 공간들(78)의 상부를 밀폐시킬 수 있다. 상기 제2 절연성 캐핑 패턴(84a)은 상기 제1 절연성 캐핑 패턴(81a)에 의하여 발생할 수 있는 불량을 방지할 수 있다. 상기 제2 절연성 캐핑 패턴(84a)은 상기 제1 절연성 캐핑 패턴(81a)에 비하여 갭필 특성이 우수한 막, 상기 제1 절연성 캐핑 패턴(81a)에 비하여 균일한 두께를 갖는 막, 상기 제1 절연성 캐핑 패턴(81a)에 비하여 밀도가 큰 막, 또는 상기 제1 절연성 캐핑 패턴(81a)과 식각 선택비가 다른 막으로 형성될 수 있다.
상기 절연성 캐핑 패턴(90)은 상기 도전성 구조체들(72)의 상기 상부 부분들(69c)과 중첩하지 않는 배선 구조체들(48)의 부분들, 및 절연성 분리 패턴들(63)의 부분들을 덮을 수 있다.
상기 배선 구조체들(48)과 상기 도전성 구조체들(72)의 상기 중간 부분들(69b) 사이에 개재된 상기 절연성 캐핑 패턴(90)의 부분들은 상기 빈 공간들(78) 보다 큰 폭을 가질 수 있다. 예를 들어, 상기 절연성 캐핑 패턴(90)은 상기 제1 배선 구조체(48_1)과 상기 제1 도전성 구조체(72_1)의 상기 제1 상부 도전성 패턴(69)의 상기 제2 부분(69b)과 상기 제1 배선 구조체(48_1) 사이에 개재된 부분을 포함할 수 있고, 이러한 절연성 캐핑 패턴(90)의 부분은 상기 제1 빈 공간(78_1) 보다 큰 폭을 가질 수 있다.
상기 빈 공간들(78)과 상기 배선 구조체들(48) 사이에 절연성 스페이서들(51a)이 배치될 수 있다. 상기 빈 공간들(78)과 상기 도전성 구조체들(72) 사이에 절연성 보호 패턴들(57a)이 배치될 수 있다. 상기 빈 공간들(78)은 상기 절연성 스페이서들(51a), 상기 절연성 보호 패턴들(57a), 상기 절연성 캐핑 패턴(90) 및 상기 도전성 구조체들(72)에 의해 밀폐되면서 정의될 수 있다.
상기 빈 공간들(78)의 측벽들 및 바닥들은 상기 절연성 스페이서들(51a) 및 상기 절연성 보호 패턴들(57a)에 의해 둘러싸이면서 밀폐되고, 상기 빈 공간들(78)의 상부들은 상기 절연성 캐핑 패턴(90) 및 상기 도전성 구조체들(72)에 의해 감싸이면서 밀폐될 수 있다.
상기 도전성 구조체들(72)과 전기적으로 연결된 정보 저장 요소들(98)이 배치될 수 있다. 상기 정보 저장 요소들(98)은 디램 등과 같은 메모리 소자의 셀 커패시터들일 수 있다. 예를 들어, 상기 셀 커패시터들(98)은 제1 전극들(94), 상기 제1 전극들(94) 상의 커패시터 유전체(95), 및 상기 커패시터 유전체(95) 상의 제2 전극(96)을 포함할 수 있다. 상기 제1 전극들(64)은 상기 도전성 구조체들(72) 상에 배치되며 상기 도전성 구조체들(72)과 전기적으로 연결될 수 있다. 상기 절연성 캐핑 패턴(90)과 상기 커패시터 유전체(95) 사이에 절연성의 식각 저지 막(92)이 배치될 수 있다.
다음으로, 도 1, 도 3a, 도 3b 및 도 3c를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1, 도 3a, 도 3b 및 도 3c를 참조하면, 도 2a, 도 2b 및 도 2c에서 설명한 것과 같이, 트랜지스터를 갖는 기판(3)이 제공될 수 있다. 예를 들어, 상기 트랜지스터는, 도 2a, 도 2b 및 도 2c에서 설명한 것과 같은, 상기 게이트 구조체(18) 및 제1 및 제2 소스/드레인 영역들(9a, 9b)을 포함할 수 있다.
상기 트랜지스터를 갖는 기판(3) 상에 도 2a, 도 2b 및 도 2c에서 설명한 것과 같은 상기 배선 구조체들(48)이 배치될 수 있다. 상기 배선 구조체들(48)은, 도 2a, 도 2b 및 도 2c에서 설명한 것과 같이, 서로 평행하며 인접한 상기 제1 배선 구조체(48_1) 및 상기 제2 배선 구조체(48_2)를 포함할 수 있다.
상기 배선 구조체들(48) 사이에 절연성 분리 패턴들(163)이 배치될 수 있다. 상기 절연성 분리 패턴들(163)은, 도 2a, 도 2b 및 도 2c에서 설명한 상기 절연성 분리 패턴들(63)과 실질적으로 동일한 위치에 배치될 수 있다. 상기 절연성 분리 패턴들(163)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 절연성 분리 패턴들(163) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이에 배치되면서 상기 서로 마주보는 절연성 분리 패턴들은 제1 및 제2 절연성 분리 패턴들(163_1, 163_2)로 명명할 수 있다.
상기 배선 구조체들(48) 사이, 및 상기 절연성 분리 패턴들(163) 사이에 도전성 구조체들(172)이 배치될 수 있다. 상기 도전성 구조체들(172)의 각각은 하부 도전성 패턴(166) 및 상기 하부 도전성 패턴(166) 상의 상부 도전성 패턴(169)을 포함할 수 있다.
상기 상부 도전성 패턴들(169)의 각각은 하부 부분(169a), 상기 하부 부분(169a) 상의 중간 부분(169b) 및 상기 중간 부분(169b) 상의 상부 부분(169c)을 포함할 수 있다. 상기 상부 도전성 패턴들(169)의 상기 하부/중간 부분들(169a, 69b)은 상기 배선 구조체들(48) 사이에 위치할 수 있고, 상기 상부 도전성 패턴들(169)의 상기 상부 부분(169c)은 상기 배선 구조체들(48) 보다 높은 레벨에 위치할 수 있다. 상기 상부 도전성 패턴들(169)의 상기 중간 부분(169b)은 상기 상부 도전성 패턴들(169)의 상기 하부 부분(169a) 보다 작은 폭을 가질 수 있다. 상기 상부 도전성 패턴들(169)의 상기 상부 부분(169c)은 상기 상부 도전성 패턴들(169)의 상기 중간 부분(169b) 보다 큰 폭을 가질 수 있다.
상기 도전성 구조체들(172) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(163_1, 163_2) 사이에 배치된 도전성 구조체는 제1 도전성 구조체(172_1)으로 명명될 수 있다. 상기 하부 도전성 패턴들(166) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(163_1, 163_2) 사이에 배치된 하부 도전성 패턴은 제1 하부 도전성 패턴(166_1)으로 명명될 수 있다. 상기 상부 도전성 패턴들(169) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(163_1, 163_2) 사이에 배치된 상부 도전성 패턴은 제1 상부 도전성 패턴(169_1)으로 명명될 수 있다.
상기 제1 도전성 구조체(172_1)은 상기 제1 하부 도전성 패턴(166_1) 및 상기 제1 하부 도전성 패턴(166_1) 상의 상기 제1 상부 도전성 패턴(169_1)을 포함할 수 있다. 상기 제1 상부 도전성 패턴(169_1)은 하부 부분(169a), 상기 하부 부분(169a) 상의 중간 부분(169b) 및 상기 중간 부분 상의 상부 부분(169c)을 포함할 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 하부 부분(169a)은 상기 제1 하부 도전성 패턴(166_1)과 접촉할 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 하부 부분(169a)은 상기 제1 하부 도전성 패턴(166_1)과 동일한 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 하부 부분(169a)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2)과 동일한 거리만큼 이격될 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 중간 부분(169b)은 상기 제1 하부 도전성 패턴(166_1) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 중간 부분(169b)은 상기 제1 상부 도전성 패턴(169_1)의 상기 하부 부분(169a) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 중간 부분(169b)은 상기 제1 배선 구조체(48_1) 보다 상기 제2 배선 구조체(48_2)에 가까울 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 상부 부분(169c)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 보다 높은 레벨에 위치하는 부분일 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 상부 부분(169c)은 상기 도전성 구조체들(172)의 상부 부분들로 정의될 수도 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 상부 부분(169c)은 상기 제1 상부 도전성 패턴(169_1)의 상기 중간 부분(169b) 보다 큰 폭을 가질 수 있다.
상기 제1 상부 도전성 패턴(169_1)의 상기 상부 부분(169c)은 상기 제1 배선 구조체(48_1)과 이격되며 상기 제2 배선 구조체(48_2)의 상부면 일부를 덮을 수 있다. 상기 제1 상부 도전성 패턴(169_1)의 상기 상부 부분(169c)은 상기 제1 배선 구조체(48_1)과 수직한 방향으로 중첩하지 않으며 상기 제2 배선 구조체(48_2)의 상부면 일부와 수직한 방향으로 중첩할 수 있다.
상기 배선 구조체들(48)과 상기 도전성 구조체들(172) 사이에 빈 공간들(178)이 배치될 수 있다. 상기 빈 공간들(178)은 디램 등과 같은 메모리 소자에서 비트라인 로딩 커패시턴스를 감소시키기는 역할함으로써, 비트라인 센싱 마진을 확보할 수 있다. 상기 빈 공간들(178)은 상기 배선 구조체들(48)의 상부면들 보다 낮은 레벨에 배치될 수 있다. 상기 빈 공간들(178) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이에 배치된 빈 공간들은 제1 빈 공간(178_1) 및 제2 빈 공간(178_2)으로 명명할 수 있다.
상기 제1 빈 공간(178_1)은 상기 제1 배선 구조체(48_1)와 상기 제1 도전성 구조체(172_1) 사이에 배치된 제1 부분(178_1a) 및 상기 제1 배선 구조체(48_1)와 상기 절연성 분리 패턴들(163) 사이에 개재된 제2 부분(178_1b)을 포함할 수 있다.
상기 제1 빈 공간(178_1)의 상기 제1 부분(178_1a)과 상기 제1 빈 공간(178_1)의 상기 제2 부분(178_1b)은 서로 다른 높이를 가질 수 있다. 상기 제1 빈 공간(178_1)의 상기 제1 부분(178_1a)은 상기 제1 빈 공간(178_1)의 상기 제2 부분(178_1b) 보다 높이가 낮을 수 있다.
상기 제2 빈 공간(178_2)은 상기 제2 배선 구조체(48_2)와 상기 제1 도전성 구조체(172_1) 사이에 배치된 제1 부분(178_2a) 및 상기 제2 배선 구조체(48_2)과 상기 절연성 분리 패턴들(163) 사이에 개재된 제2 부분(178_2b)을 포함할 수 있다. 상기 제2 빈 공간(178_1)의 상기 제1 부분(178_2a)과 상기 제2 빈 공간(178_2)의 상기 제2 부분(178_2b)은 서로 동일한 높이를 가질 수 있다. 상기 제1 빈 공간(178_1)의 상기 제1 부분(178_1a)의 높이는 상기 제2 빈 공간(178_1)의 상기 제1 부분(178_2a)의 높이 보다 낮을 수 있다.
절연성 캐핑 패턴(190)이 배치될 수 있다. 상기 절연성 캐핑 패턴(190)은 상기 도전성 라인들(43) 보다 높은 레벨에 배치될 수 있다. 상기 절연성 캐핑 패턴(190)은 상기 배선 구조체들(48) 사이에 배치된 부분 및 상기 도전성 구조체들(172)의 상기 상부 도전성 패턴들(169)의 상기 제3 부분들(169c) 사이에 배치된 부분을 포함할 수 있다. 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이에 배치된 상기 절연성 캐핑 패턴(190)의 부분은 상기 제2 배선 구조체(48_2) 보다 상기 제1 배선 구조체(48_1)에 가까울 수 있다.
상기 절연성 캐핑 패턴(190)은 제1 절연성 캐핑 패턴(181a) 및 제2 절연성 캐핑 패턴(184a)을 포함할 수 있다. 상기 제1 절연성 캐핑 패턴(181a)은 상기 제2 절연성 캐핑 패턴(184a)의 측면 및 하부를 불균일한 두께로 감싸도록 배치될 수 있다. 상기 절연성 캐핑 패턴(190)의 상기 제2 절연성 캐핑 패턴(184a)의 내부에 보이드 또는 심(187)이 형성될 수 있다. 상기 보이드 또는 심(187)은 상기 배선 구조체들(48) 사이에 위치하는 상기 절연성 캐핑 패턴(190)의 상기 제2 절연성 캐핑 패턴(184a) 내에 형성될 수 있다.
상기 절연성 캐핑 패턴(190)은, 도 2a, 도 2b, 도 2c에서 설명한 상기 절연성 캐핑 패턴(90)과 마찬가지로, 상기 빈 공간들(178)의 부피 감소를 최소화하면서도 상기 빈 공간들(178)의 상부들을 안정적으로 밀폐시킬 수 있으므로, 반도체 소자의 성능을 향상시킬 수 있다.
상기 절연성 캐핑 패턴(190)은 상기 도전성 구조체들(172)의 상기 상부 부분들(169c)과 중첩하지 않는 배선 구조체들(48)의 부분들을 덮으면서 상기 도전성 구조체들(172)의 상기 상부 부분들(169c)과 중첩하지 않는 절연성 분리 패턴들(163)의 부분들을 덮을 수 있다. 상기 절연성 캐핑 패턴(190)에서, 상기 배선 구조체들(48)과 상기 도전성 구조체들(172)의 상기 제2 부분들(169b) 사이에 개재된 부분들은 상기 빈 공간들(178) 보다 큰 폭을 가질 수 있다.
상기 빈 공간들(178)과 상기 배선 구조체들(48) 사이에 절연성 스페이서들(151a)이 배치될 수 있다. 상기 빈 공간들(178)과 상기 도전성 구조체들(172) 사이에 절연성 보호 패턴들(157a)이 배치될 수 있다. 상기 빈 공간들(178)의 상부의 일부는 상기 도전성 구조체(172)에 의해 밀폐될 수 있다.
상기 빈 공간들(178)의 측벽들 및 바닥들은 상기 절연성 스페이서들(151a) 및 상기 절연성 보호 패턴들(157a)에 의해 둘러싸이면서 밀폐되고, 상기 빈 공간들(178)의 상부들은 상기 절연성 캐핑 패턴(190) 및 상기 도전성 구조체들(172)에 의해 감싸이면서 밀폐될 수 있다.
상기 도전성 구조체들(172)과 전기적으로 연결된 정보 저장 요소들(98)이 배치될 수 있다. 상기 정보 저장 요소들(98)은 디램 등과 같은 메모리 소자의 셀 커패시터들일 수 있다. 예를 들어, 상기 셀 커패시터들(98)은 제1 전극들(94), 상기 제1 전극들(94) 상의 커패시터 유전체(95), 및 상기 커패시터 유전체(95) 상의 제2 전극(96)을 포함할 수 있다. 상기 제1 전극들(94)은 상기 도전성 구조체들(172) 상에 배치되며 상기 도전성 구조체들(172)과 전기적으로 연결될 수 있다. 상기 절연성 캐핑 패턴(190)과 상기 커패시터 유전체(95) 사이에 절연성의 식각 저지 막(92)이 배치될 수 있다.
다음으로, 도 1, 도 4a, 도 4b 및 도 4c를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1, 도 4a, 도 4b 및 도 4c를 참조하면, 도 2a, 도 2b 및 도 2c에서 설명한 것과 같은 상기 게이트 구조체(18) 및 제1 및 제2 소스/드레인 영역들(9a, 9b)을 갖는 트랜지스터들을 포함하는 기판(3)이 제공될 수 있다.
상기 트랜지스터들을 갖는 기판(3) 상에 도 2a, 도 2b 및 도 2c에서 설명한 것과 같은 상기 배선 구조체들(48)이 배치될 수 있다. 상기 배선 구조체들(48)은 서로 평행하며 인접하는 상기 제1 배선 구조체(48_1) 및 상기 제2 배선 구조체(48_2)를 포함할 수 있다.
상기 배선 구조체들(48) 사이에 절연성 분리 패턴들(163)이 배치될 수 있다. 상기 절연성 분리 패턴들(163)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 배선 구조체들(48) 사이, 및 상기 절연성 분리 패턴들(163) 사이에 도전성 구조체들(285)이 배치될 수 있다. 상기 도전성 구조체들(285)의 각각은 하부 도전성 패턴(266) 및 상기 하부 도전성 패턴(266) 상의 상부 도전성 패턴(282)을 포함할 수 있다.
상기 도전성 구조체들(285) 중 어느 하나의 제1 도전성 구조체(285_1)는 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 절연성 분리 패턴들(163) 사이에 배치될 수 있다.
상기 제1 도전성 구조체(285_1)는 제1 하부 도전성 패턴(266_1) 및 상기 제1 하부 도전성 패턴(266_1) 상의 제1 상부 도전성 패턴(282_1)을 포함할 수 있다.
상기 제1 상부 도전성 패턴(282_1)은 하부 부분(282a), 상기 하부 부분(282a) 상의 중간 부분(282b) 및 상기 중간 부분(282b) 상의 상부 부분(282c)을 포함할 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 하부 부분(282a)은 상기 제1 하부 도전성 패턴(266_1)과 접촉할 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 하부 부분(282a)은 상기 제1 하부 도전성 패턴(266_1) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 하부 부분(282a)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2)과 동일한 거리만큼 이격될 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 중간 부분(282b)은 상기 제1 상부 도전성 패턴(282_1)의 상기 하부 부분(282a) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 중간 부분(282b)은 상기 제1 배선 구조체(48_1) 보다 상기 제2 배선 구조체(48_2)에 가까울 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 상부 부분(282c)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 보다 높은 레벨에 위치하는 부분일 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 상부 부분(282c)은 상기 도전성 구조체들(285)의 상부 부분들로 정의될 수도 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 상부 부분(282c)은 상기 제1 상부 도전성 패턴(282_1)의 상기 중간 부분(282b) 보다 큰 폭을 가질 수 있다.
상기 제1 상부 도전성 패턴(282_1)의 상기 상부 부분(282c)은 상기 제1 배선 구조체(48_1)과 이격되며 상기 제2 배선 구조체(48_2)의 상부면 일부를 덮을 수 있다. 상기 제1 상부 도전성 패턴(282_1)의 상기 상부 부분(282c)은 상기 제1 배선 구조체(48_1)와 수직한 방향으로 중첩하지 않으며 상기 제2 배선 구조체(48_2)의 상부면 일부와 수직한 방향으로 중첩할 수 있다.
상기 배선 구조체들(48)과 상기 도전성 구조체들(285) 사이에 빈 공간들(270)이 배치될 수 있다. 상기 빈 공간들(270)은, 도 2a, 도 2b 및 도 2c에서의 상기 빈 공간들(78)과 마찬가지로, 디램 등과 같은 메모리 소자에서 비트라인 로딩 커패시턴스를 감소시키기는 역할함으로써, 비트라인 센싱 마진을 확보할 수 있다.
상기 빈 공간들(270)은 상기 배선 구조체들(48)의 상부면들 보다 낮은 레벨에 배치될 수 있다. 상기 빈 공간들(270)의 상부 끝 부분들은 상기 배선 구조체들(48)의 상기 도전성 라인들(43) 보다 높은 레벨에 배치될 수 있다.
상기 빈 공간들(270)의 각각은 상기 배선 구조체들(48)과 상기 도전성 구조체들(285) 사이에 배치된 제1 부분(270a) 및 상기 배선 구조체들(48)과 상기 절연성 분리 패턴들(163) 사이에 개재된 제2 부분(270b)을 가질 수 있다.
상기 빈 공간들(270)에서, 상기 배선 구조체들(48)과 상기 도전성 구조체들(285) 사이에 배치된 상기 빈 공간들(270)의 상기 제1 부분들(270a)의 높이는 상기 배선 구조체들(48)과 상기 절연성 분리 패턴들(163) 사이에 개재된 상기 빈 공간들(270)의 상기 제2 부분들(270b)의 높이 보다 낮을 수 있다.
상기 배선 구조체들(48)의 상부 측면들 상에 절연성 캐핑 패턴들(279)이 배치될 수 있다. 상기 절연성 캐핑 패턴들(279)은 상기 도전성 라인들(43) 보다 높은 레벨에 배치될 수 있으며, 상기 절연성 마스크 패턴들(45)의 측면들 상에 배치될 수 있다. 상기 절연성 캐핑 패턴들(279)의 각각은 제1 절연성 캐핑 패턴(273a) 및 제2 절연성 캐핑 패턴(276a)을 포함할 수 있다. 상기 제1 절연성 캐핑 패턴(273a)은 상기 제2 절연성 캐핑 패턴(276a) 보다 상기 배선 구조체들(48) 및 상기 절연성 분리 패턴들(163)에 가까울 수 있다. 상기 제1 절연성 캐핑 패턴(273a)은 상기 제2 절연성 캐핑 패턴(276a)의 측면 및 하부를 불균일한 두께로 감싸도록 배치될 수 있다. 상기 절연성 캐핑 패턴들(279)은 상기 배선 구조체들(48)과 상기 도전성 구조체들(285) 사이에 위치하는 상기 빈 공간들(270)의 상기 제1 부분들(270a)의 상부들을 밀폐시키도록 덮을 수 있다. 상기 절연성 캐핑 패턴들(279)은 상기 빈 공간들(270) 보다 큰 폭을 가질 수 있다.
상기 제1 절연성 캐핑 패턴(273a)은 상기 빈 공간들(270)의 부피가 감소하는 것을 최소화하면서 상기 빈 공간들(270)의 상부를 밀폐시킬 수 있는 물질 막으로 형성할 수 있다. 상기 제1 절연성 캐핑 패턴(273a)은 불균일한 두께로 증착되어 형성될 수 있다. 상기 배선 구조체들(78)의 측면들과 상기 하부 도전성 패턴들(266)의 상부면 사이의 코너들에서 상기 제1 절연성 캐핑 막(273) 내에 계면들(274)이 발생할 수 있다.
상기 제2 절연성 캐핑 패턴(276a)은 상기 제1 절연성 캐핑 패턴(273a) 내의 계면들(274)을 덮을 수 있다. 상기 제2 절연성 캐핑 패턴(276a)은 상기 제1 절연성 캐핑 막(273) 내의 계면들(274)에 의하여 불량이 발생하는 것을 방지할 수 있다. 상기 제2 절연성 캐핑 패턴(276a)은 상기 제1 절연성 캐핑 패턴(273a)에 비하여 내부에 계면이 없거나 적은 막, 상기 제1 절연성 캐핑 패턴(273a)에 비하여 균일한 두께를 갖는 막, 상기 제1 절연성 캐핑 패턴(273a)에 비하여 밀도가 큰 막, 또는 상기 제1 절연성 캐핑 패턴(273a)과 식각 선택비가 다른 막으로 형성할 수 있다.
상기 빈 공간들(270)과 상기 배선 구조체들(48) 사이에 절연성 스페이서들(151a)이 배치될 수 있다. 상기 빈 공간들(270)과 상기 도전성 구조체들(285) 사이에 절연성 보호 패턴들(157a)이 배치될 수 있다. 상기 배선 구조체들(48)과 상기 절연성 분리 패턴들(163) 사이에 위치하는 상기 빈 공간들(270)의 상기 제2 부분들(270a)은 상기 절연성 스페이서(151a) 및 상기 절연성 보호 패턴들(175a)에 의하여 한정될 수 있다.
상기 도전성 구조체들(285)과 전기적으로 연결된 정보 저장 요소들(98)이 배치될 수 있다. 상기 정보 저장 요소들(98)은 디램 등과 같은 메모리 소자의 셀 커패시터들일 수 있다. 예를 들어, 상기 셀 커패시터들(98)은 제1 전극들(94), 상기 제1 전극들(94) 상의 커패시터 유전체(95), 및 상기 커패시터 유전체(95) 상의 제2 전극(96)을 포함할 수 있다. 상기 제1 전극들(94)은 상기 도전성 구조체들(285) 상에 배치되며 상기 도전성 구조체들(285)과 전기적으로 연결될 수 있다. 상기 절연성 캐핑 패턴(190)과 상기 커패시터 유전체(95) 사이에 절연성의 식각 저지 막(92)이 배치될 수 있다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 설명하기 위한 공정 흐름도이다.
도 6 내지 도 19c는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 설명하기 위한 도면들이다. 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 설명하기 위한 평도면들이고, 도 7, 도 9a 내지 도 9e, 도 11a 및 도 11b, 도 13a 내지 도 13d, 도 15a 내지 도 15c, 도 17a 및 도 17b, 및 도 19a 내지 도 19c는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단도면들이다.
도 7은 도 6의 I-I'선을 따라 취해진 영역, 도 6의 II-II'선을 따라 취해진 영역 및 도 6의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 9a 내지 도 9e는 도 8의 I-I'선을 따라 취해진 영역, 도 8의 II-II'선을 따라 취해진 영역 및 도 8의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 11a 및 도 11b는 도 10의 I-I'선을 따라 취해진 영역, 도 10의 II-II'선을 따라 취해진 영역 및 도 10의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 13a 내지 도 13d는 도 12의 I-I'선을 따라 취해진 영역, 도 12의 II-II'선을 따라 취해진 영역 및 도 12의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 15a 내지 도 15c는 도 14의 I-I'선을 따라 취해진 영역, 도 14의 II-II'선을 따라 취해진 영역 및 도 14의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 17a 및 도 17b는 도 16의 I-I'선을 따라 취해진 영역, 도 16의 II-II'선을 따라 취해진 영역 및 도 16의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 19a 내지 도 19c는 도 18의 I-I'선을 따라 취해진 영역, 도 18의 II-II'선을 따라 취해진 영역 및 도 18의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 도 5를 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 5를 참조하면, 기판 상에 배선 구조체들을 형성할 수 있다. (S5) 상기 배선 구조체들의 측면들 상에 희생 패턴들을 형성할 수 있다. (S10) 상기 배선 구조체들 사이에 절연성 분리 패턴들 형성할 수 있다. (S15) 상기 배선 구조체들 및 상기 절연성 분리 패턴들 사이에 하부 도전성 패턴을 형성할 수 있다. (S20) 상기 하부 도전성 패턴을 갖는 기판 상에 상부 도전성 막을 형성할 수 있다. (S25) 상기 상부 도전성 막을 패터닝하여 상부 도전성 패턴을 형성할 수 있다. (S30) 상기 희생 패턴들을 제거하여 빈 공간들을 형성할 수 있다. (S35) 상기 빈 공간들을 갖는 기판 상에 제1 절연성 캐핑 막을 형성할 수 있다. (S40) 상기 제1 절연성 캐핑 막 상에 제2 절연성 캐핑 막을 형성할 수 있다. (S45) 제1 및 제2 절연성 캐핑 패턴들을 형성할 수 있다. (S50)
다음으로, 도 5와 함께, 도 6 내지 도 16h를 참조하여 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법의 일 예를 설명하기로 한다.
도 6 및 도 7a를 참조하면, 기판(3)을 준비할 수 있다. 상기 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 기판일 수 있다. 상기 기판(3)에 활성 영역(6a)을 한정하는 소자분리 영역(6s)을 형성할 수 있다. 상기 소자분리 영역(6s)은 얕은 트렌치 소자분리 막일 수 있다. 상기 소자분리 영역(6s)을 형성하는 것은 상기 반도체 기판(3) 내에 상기 활성 영역(6a)을 한정하는 필드 트렌치를 형성하고, 상기 필드 트렌치를 채우는 절연성 물질 막을 형성하는 것을 포함할 수 있다. 상기 절연성 물질 막은 실리콘 산화물, 실리콘 산-질화물, 또는 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
상기 기판(3) 내에 셀 트랜지스터들을 형성할 수 있다. 상기 셀 트랜지스터들의 각각은 상기 활성 영역(6a)을 가로지르며 상기 소자분리 영역(6s) 내로 연장된 게이트 트렌치를 채우는 게이트 구조체(18) 및 상기 게이트 구조체(18) 양 옆의 상기 활성 영역(6a) 내에 형성된 제1 및 제2 소스/드레인 영역들(9a, 9b)을 포함할 수 있다. 상기 게이트 구조체들(18)은 서로 평행할 수 있다. 상기 제1 소스/드레인 영역(9a) 및 상기 제2 소스/드레인 영역(9b)을 형성하는 것은 이온 주입 공정을 이용하여 상기 활성 영역(6a) 내에 불순물 이온을 주입하는 것을 포함할 수 있다.
상기 게이트 구조체(18)를 형성하는 것은 상기 활성 영역(6a)을 가로지르며 상기 소자분리 영역(6s) 내로 연장된 게이트 트렌치를 형성하고, 상기 게이트 트렌치에 의해 노출된 상기 활성 영역(6a)의 노출된 부분 상에 게이트 유전체(12)를 형성하고, 상기 게이트 유전체(12) 상에 그리고 상기 게이트 트렌치를 부분적으로 채우는 게이트 전극(14)을 형성하고, 상기 게이트 전극(14) 상에 상기 게이트 트렌치의 나머지 부분을 채우는 게이트 캐핑 패턴(16)을 형성할 수 있다.
상기 게이트 전극(14)은 디램 등과 같은 메모리 소자의 워드라인 일 수 있다. 상기 게이트 전극(14)은 상기 활성 영역(6a)의 상부면 보다 낮은 레벨에 형성될 수 있다.
도 5 및 도 8을 참조하면, 상기 게이트 구조체들(18)을 갖는 기판 상에 배선 구조체들(48)을 형성할 수 있다. (S5) 디램 등과 같은 메모리 소자에서, 상기 배선 구조체들(48)은 비트라인 구조체들일 수 있다. 예를 들어, 디램 등과 같은 메모리 소자에서, 상기 게이트 구조체들(18)은 메모리 소자의 워드라인들(14)을 포함할 수 있고, 상기 배선 구조체들(48)은 메모리 소자의 비트라인들(43)을 포함할 수 있다.
상기 배선 구조체들(48)을 형성하는 방법의 일 예에 대하여, 도 9a 내지 도 9e를 참조하여 설명하기로 한다.
도 8 및 도 9a를 참조하면, 상기 게이트 구조체들(18)을 갖는 기판 상에 제1 버퍼 절연 막(21) 및 제2 버퍼 절연 막(24)을 차례로 형성할 수 있다. 상기 제2 버퍼 절연 막(24)은 상기 제1 버퍼 절연 막(21)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 버퍼 절연 막(21)은 실리콘 산화물로 형성할 수 있고, 상기 제2 버퍼 절연 막(22)은 실리콘 질화물로 형성할 수 있다.
상기 제2 버퍼 절연 막(22) 상에 배선 하부 도전성 막(27)을 형성할 수 있다. 상기 배선 하부 도전성 막(27)은 폴리 실리콘으로 형성할 수 있다. 상기 배선 하부 도전성 막(27) 상에 버퍼 마스크 막(30)을 형성할 수 있다. 상기 버퍼 마스크 막(30)은 실리콘 산화물로 형성할 수 있다.
도 8 및 도 9b를 참조하면, 상기 버퍼 마스크 막(30), 상기 배선 하부 도전성 막(27), 상기 제2 버퍼 절연 막(24) 및 상기 제1 버퍼 절연 막(21)을 관통하며 상기 제1 소스/드레인 영역(9a)을 노출시키는 배선 콘택 홀(33)을 형성할 수 있다.
도 8 및 도 9c를 참조하면, 상기 배선 콘택 홀(33) 내에 배선 콘택 패턴(36)을 형성할 수 있다. 상기 배선 콘택 패턴(36)은 상기 제1 소스/드레인 영역(9a)과 전기적으로 연결될 수 있다. 상기 배선 콘택 패턴(36)은 폴리 실리콘으로 형성될 수 있다.
상기 배선 콘택 패턴(36)을 형성하는 것은 상기 배선 콘택 홀(33)을 갖는 기판 상에 배선 콘택 막을 형성하고, 상기 배선 하부 도전성 막(27)이 노출될때까지 상기 배선 콘택 막을 평탄화하는 것을 포함할 수 있다. 상기 배선 콘택 막을 평탄화하면서 상기 버퍼 마스크 막(30)이 제거될 수 있다. 상기 배선 콘택 막을 평탄화하는 것은 에치 백 기술 또는 화학기계적 연마 공정을 이용할 수 있다.
도 8 및 도 9d를 참조하면, 상기 배선 하부 도전성 막(27) 및 상기 배선 콘택 패턴(36)을 갖는 기판 상에 배선 중간 도전성 막(39) 및 배선 상부 도전성 막(42)을 차례로 형성할 수 있다. 상기 배선 중간 도전성 막(39)은 금속-반도체 화합물 및 금속 질화물 중 적어도 하나를 포함하도록 형성할 수 있다. 예를 들어, 상기 배선 중간 도전성 막(39)은 텅스텐 실리사이드 및 타이타늄 질화물 중 적어도 하나를 포함하도록 형성할 수 있다. 상기 배선 상부 도전성 막(42)은 금속 막을 포함할 수 있다. 예를 들어, 상기 배선 상부 도전성 막(42)은 텅스텐으로 형성할 수 있다.
도 8 및 도 9e를 참조하면, 상기 배선 구조체들(48)을 형성할 수 있다. 상기 배선 구조체들(48)은 서로 평행한 제1 배선 구조체(48_1) 및 제2 배선 구조체(48_2)를 포함할 수 있다. 상기 배선 구조체들(48)의 각각은 도전성 라인(43) 및 상기 도전성 라인(43) 상의 절연성 마스크 패턴(45)을 포함할 수 있다. 상기 도전성 라인들(43)은 도전성 물질들로 형성될 수 있고, 상기 절연성 마스크 패턴(45)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 배선 구조체들(48)는 제1 및 제2 배선 구조체들(48_1, 48_2)을 포함할 수 있다. 상기 제1 배선 구조체(48_1)은 제1 도전성 라인(43a) 및 상기 제1 도전성 라인(43a) 상의 제1 절연성 마스크 패턴(45a)을 포함할 수 있고, 상기 제2 배선 구조체(48_2)는 제2 도전성 라인(43b) 및 상기 제2 도전성 라인(43b) 상의 제2 절연성 마스크 패턴(45b)을 포함할 수 있다.
몇몇 실시예들에서, 상기 배선 구조체들(48)은 디램 등과 같은 메모리 소자에서 비트라인 구조체들로 정의될 수 있다. 상기 배선 구조체들(48)이 디램 등과 같은 메모리 소자의 비트라인 구조체들인 경우에, 상기 도전성 라인들(43)은 비트라인들로 정의할 수 있다.
상기 배선 구조체들(48)을 형성하는 것은 상기 배선 상부 도전성 막(42) 상에 상기 절연성 마스크 패턴(45)을 형성하고, 상기 절연성 마스크 패턴(45) 하부의 상기 배선 상부 도전성 막(42), 상기 배선 중간 도전성 막(39), 및 상기 배선 하부 도전성 막(27)을 차례로 식각하는 것을 포함할 수 있다.
상기 배선 상부 도전성 막(42)은 식각되어 배선 상부 패턴(42a)으로 형성될 수 있고, 상기 배선 중간 도전성 막(39)은 식각되어 배선 중간 패턴(39a)으로 형성될 수 있고, 상기 배선 하부 도전성 막(27)은 식각되어 배선 하부 패턴(27a)으로 형성될 수 있다.
상기 배선 하부 도전성 막(27)을 식각한 후에, 상기 제2 버퍼 절연 막(24)을 식각하여 제2 버퍼 절연 패턴(24a)을 형성하고, 상기 제1 버퍼 절연 막(21)을 식각하여 제1 버퍼 절연 패턴(21a)을 형성할 수 있다. 상기 제1 및 제2 버퍼 절연 패턴들(21a, 24a)은 상기 배선 하부 패턴(27a) 하부에 형성될 수 있다.
상기 도전성 라인들(43)의 각각은 상기 제1 및 제2 버퍼 절연 패턴들(21a, 24a) 상에 위치하는 부분 및 상기 제1 소스/드레인 영역(9a)과 중첩하면서 상기 제1 소스/드레인 영역(9a)과 전기적으로 연결된 부분을 포함할 수 있다.
상기 도전성 라인들(43)에서, 상기 활성 영역(6a)과 중첩하지 않는 부분은 차례로 적층된 상기 배선 하부 패턴(27a), 상기 배선 중간 패턴(39a) 및 상기 배선 상부 패턴(42a)을 포함할 수 있다.
상기 도전성 라인들(43)에서, 상기 활성 영역(6a) 내의 상기 제1 소스/드레인 영역(9a)과 중첩하는 부분은 차례로 적층된 상기 배선 콘택 패턴(36), 상기 배선 중간 패턴(39a) 및 상기 배선 상부 패턴(42a)을 포함할 수 있다. 상기 배선 콘택 패턴(36)은 상기 제1 소오스/드레인 영역(9a)과 직접적으로 접촉하면서 전기적으로 연결될 수 있다.
도 5 및 도 10을 참조하면, 상기 배선 구조체들(48)의 측면들 상에 희생 패턴들(54a)을 형성할 수 있다. (S10)
상기 희생 패턴들(54a)을 형성하는 방법의 일 예에 대하여, 도 11a 및 도 11b를 참조하여 설명하기로 한다.
도 10 및 도 11a를 참조하면, 상기 배선 구조체들(48)을 갖는 기판 상에 스페이서 막(51)을 형성할 수 있다. 상기 스페이서 막(51)을 갖는 기판 상에 희생 막(54)을 형성할 수 있다.
상기 희생 막(54)은 상기 스페이서 막(51)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 스페이서 막(51)은 실리콘 질화물로 형성하고, 상기 희생 막(54)은 실리콘 산화물로 형성할 수 있다. 상기 희생 막(54)은 상기 절연성 마스크 패턴들(45) 및 상기 스페이서 막(51)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 절연성 마스크 패턴들(45) 및 상기 스페이서 막(51)은 실리콘 질화물로 형성하고, 상기 희생 막(54)은 실리콘 산화물로 형성할 수 있다.
도 10 및 도 11b를 참조하면, 상기 희생 막(54)을 이방성 식각하여 희생 패턴들(54a)을 형성할 수 있다. 상기 희생 패턴들(54a)은 상기 배선 구조체들(48)의 측면들 상에 형성될 수 있다. 이어서, 상기 스페이서 막(51)을 식각하여 스페이서들(51a)을 형성할 수 있다. 상기 스페이서들(51a)은 상기 희생 패턴들(54a)과 상기 배선 구조체들(48) 사이에 개재된 부분, 및 상기 희생 패턴들(54a)의 바닥면 하부에 형성된 부분을 포함할 수 있다.
도 8 및 도 12를 참조하면, 상기 배선 구조체들(48) 사이에 절연성 분리 패턴들(63)을 형성할 수 있다. (S15)
상기 절연성 분리 패턴들(63)을 형성하는 방법의 일 예에 대하여, 도 13a 내지 도 13d를 참조하여 설명하기로 한다.
도 12 및 도 13a를 참조하면, 상기 희생 패턴들(54a)을 갖는 기판 상에 보호 막(57)을 형성할 수 있다. 상기 보호 막(57)은 절연성 물질로 형성할 수 있다. 상기 보호 막(57)은 실리콘 질화물로 형성할 수 있다.
도 12 및 도 13b를 참조하면, 몰드 막(60)을 형성할 수 있다. 상기 몰드 막(60)은 상기 배선 구조체들(48) 사이의 상기 보호 막(57) 상에 형성될 수 있다. 상기 몰드 막(60)을 형성하는 것은 상기 보호 막(57)을 갖는 기판 상에 몰드 물질 막을 형성하고, 상기 배선 구조체들(48)의 상부면 상에 위치하는 상기 보호 막(57)이 노출될 때까지 상기 몰드 물질 막을 평탄화하는 것을 포함할 수 있다. 상기 몰드 막(60)은 상기 배선 구조체들(48) 사이에 형성될 수 있다. 상기 몰드 막(60)은, 평면에서, 라인 모양일 수 있다. 상기 몰드 막(60)은 상기 보호 막(57)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 보호 막(57)은 실리콘 질화물로 형성할 수 있고, 상기 몰드 막(60)은 실리콘 산화물로 형성할 수 있다.
도 12 및 도 13c를 참조하면, 상기 몰드 막(60)을 패터닝하여 몰드 패턴들(60a)을 형성할 수 있다. 상기 몰드 패턴들(60a)은 상기 배선 구조체들(48) 사이에 형성될 수 있다. 상기 몰드 패턴들(60a)이 형성되면서, 상기 몰드 패턴들(60a) 사이에 분리 홀들(60h)이 형성될 수 있다. 상기 분리 홀들(60h)은 상기 배선 구조체들(48) 사이, 및 상기 몰드 패턴들(60a) 사이에 형성될 수 있다. 상기 분리 홀들(60h)은 상기 배선 구조체들(48) 사이, 및 상기 몰드 패턴들(60a) 사이에 위치하는 상기 보호 막(57)을 노출시킬 수 있다.
도 12 및 도 13d를 참조하면, 상기 분리 홀들(60h)을 채우는 절연성 분리 패턴들(63)을 형성할 수 있다. 상기 절연성 분리 패턴들(63)은 상기 몰드 패턴들(60a)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 몰드 패턴들(60a)은 실리콘 산화물로 형성할 수 있고, 상기 절연성 분리 패턴들(63)은 실리콘 질화물로 형성할 수 있다. 상기 절연성 분리 패턴들(63)은 상기 희생 패턴들(54a)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 패턴들(54a)은 실리콘 산화물로 형성할 수 있고, 상기 절연성 분리 패턴들(63)은 실리콘 질화물로 형성할 수 있다.
도 5 및 도 14를 참조하면, 상기 배선 구조체들(48) 사이, 및 상기 절연성 분리 패턴들(63) 사이에 하부 도전성 패턴들(66)을 형성할 수 있다. (S20) 상기 하부 도전성 패턴들(66)의 각각은 상기 배선 구조체들(48) 사이, 및 상기 절연성 분리 패턴들(63) 사이에 배치될 수 있다.
상기 절연성 분리 패턴들(63)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이에 배치되며 서로 마주보는 제1 및 제2 절연성 분리 패턴들(63_1, 63_2)을 포함할 수 있다. 상기 하부 도전성 패턴들(66) 중에서, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(63_1, 63_2) 사이에 위치하는 하부 도전성 패턴은 제1 하부 도전성 패턴(66_1)으로 명명할 수 있다.
상기 하부 도전성 패턴들(66)을 형성하는 방법의 일 예에 대하여, 도 15a 내지 도 15c를 참조하여 설명하기로 한다.
도 14 및 도 15a를 참조하면, 상기 몰드 패턴들(60a)을 선택적으로 제거할 수 있다. 상기 몰드 패턴들(60a)은 식각 공정으로 제거할 수 있다. 상기 몰드 패턴들(60a)이 제거되면서 스토리지 콘택 홀들(63h)이 형성될 수 있다. 상기 스토리지 콘택 홀들(63h)은 상기 절연성 분리 패턴들(63) 사이, 및 상기 배선 구조체들(48) 사이에 형성될 수 있다.
도 14 및 도 15b를 참조하면, 상기 보호 막(57)을 식각하여 상기 스토리지 콘택 홀들(63h) 하부의 콘택 영역들을 노출시킬 수 있다.
몇몇 실시예에서, 상기 스토리지 콘택 홀들(63h) 하부의 상기 콘택 영역들은 상기 제2 소스/드레인 영역들(9b)일 수 있다.
상기 보호 막(57)은 식각되어 보호 패턴(57a)으로 형성될 수 있다. 상기 보호 막(57)은 식각되어 상기 희생 패턴들(54a)의 외측면들 상에 잔존할 수 있다. 상기 희생 패턴들(54a)의 외측면들은 상기 스토리지 콘택 홀들(63h)에 인접하는 측면들일 수 있다.
도 14 및 도 15c를 참조하면, 상기 스토리지 콘택 홀들(63h)을 부분적으로 채우는 하부 도전성 패턴들(66)을 형성할 수 있다. 상기 하부 도전성 패턴들(66)은 상기 배선 구조체들(48)의 상부면 보다 낮은 레벨에 형성될 수 있다. 상기 하부 도전성 패턴들(66)은 폴리 실리콘, 금속 실리사이드, 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 하부 도전성 패턴들(66)은 폴리 실리콘으로 형성할 수 있다. 상기 하부 도전성 패턴들(66)을 형성하는 것은 상기 스토리지 콘택 홀들(63h)을 갖는 기판 상에 하부 도전성 막을 형성하고, 상기 하부 도전성 막을 식각하는 것을 포함할 수 있다.
몇몇 실시예들에서, 상기 하부 도전성 패턴들(66)의 상부면들은 상기 도전성 라인들(43)의 상부면 보다 낮은 레벨에 위치할 수 있다.
상기 하부 도전성 패턴들(66) 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이, 및 상기 제1 및 제2 절연성 분리 패턴들(63_1, 63_2) 사이에 형성된 상기 제1 하부 도전성 패턴(66_1)을 포함할 수 있다.
도 5 및 도 16을 참조하면, 상기 하부 도전성 패턴들(66)을 갖는 기판 상에 상부 도전성 막(68)을 형성할 수 있다. (S25) 상기 상부 도전성 막(68)을 패터닝하여 상부 도전성 패턴들(69)을 형성할 수 있다. (S30)
상기 상부 도전성 패턴들(69)을 형성하는 방법의 일 예에 대하여, 도 17a 및 도 17b를 참조하여 설명하기로 한다.
도 16 및 도 17a를 참조하면, 상기 하부 도전성 패턴들(66)을 갖는 기판 상에 상부 도전성 막(68)을 형성할 수 있다. 상기 상부 도전성 막(68)은 상기 배선 구조체들(48)의 상부면들 보다 높은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다.
상기 하부 도전성 패턴들(66)은 상기 스토리지 콘택 홀들(63h)을 부분적으로 채우도록 형성될 수 있고, 상기 상부 도전성 막(68)은 상기 스토리지 콘택 홀들(63h)의 나머지 부분을 채우면서 상기 배선 구조체들(48)의 상부면들을 덮도록 형성될 수 있다.
상기 상부 도전성 막(68)은 상기 하부 도전성 패턴들(66)에 비하여 비저항이 낮은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 하부 도전성 패턴들(66)은 폴리 실리콘으로 형성할 수 있고, 상기 상부 도전성 막(68)은 텅스텐 등과 같은 금속 물질을 포함하도록 형성할 수 있다.
몇몇 실시예들에서, 상기 상부 도전성 막(68)은 금속 실리사이드, 금속 질화물, 및 금속을 포함하도록 형성할 수 있다.
도 16 및 도 17b를 참조하면, 상기 상부 도전성 막(68)을 패터닝하여 상부 도전성 패턴들(69)을 형성할 수 있다. 상기 상부 도전성 패턴들(69)은 상기 하부 도전성 패턴들(66) 상에 배치될 수 있다. 상기 상부 도전성 패턴들(69)은 상기 하부 도전성 패턴들(66)과 전기적으로 연결될 수 있다. 상기 상부 도전성 패턴들(69)의 각각은 하부 부분(69a), 상기 하부 부분(69a) 상의 중간 부분(69b), 및 상기 중간 부분(69b) 상의 상부 부분(69c)을 포함할 수 있다. 상기 상부 도전성 패턴들(69)의 상기 하부 부분들(69a)은 상기 하부 도전성 패턴들(66)과 접촉하며, 상기 스토리지 콘택 홀들(63h)과 동일한 폭을 가질 수 있다. 상기 상부 도전성 패턴들(69)의 상기 하부 부분들(69a)은 상기 하부 도전성 패턴들(66)과 동일한 폭을 가질 수 있다.
상기 상부 도전성 패턴들(69)의 상기 중간 부분들(69b)은 상기 스토리지 콘택 홀들(63h) 보다 작은 폭을 가질 수 있다. 상기 상부 도전성 패턴들(69)의 상기 중간 부분들(69b)은 상기 상부 도전성 패턴들(69)의 상기 하부 부분들(69a) 보다 작은 폭을 가질 수 있다. 상기 상부 도전성 패턴들(69)의 상기 상부 부분들(69c)은 상기 배선 구조체들(48) 보다 높은 레벨에 위치하는 부분일 수 있다. 상기 상부 도전성 패턴들(69)의 상기 상부 부분들(69c)은 상기 상부 도전성 패턴들(69)의 상기 중간 부분들(69b) 보다 큰 폭을 가질 수 있다. 상기 하부 도전성 패턴들(66) 및 상기 상부 도전성 패턴들(69)은 도전성 구조체들(72)을 구성할 수 있다.
상기 도전성 구조체들(72) 중 어느 하나는 도 2a, 도 2b 및 도 2c에서 설명한 것과 같은 상기 제1 도전성 구조체(72_1)일 수 있다. 또한, 상기 제1 도전성 구조체(72_1)은 도 2a, 도 2b 및 도 2c에서 설명한 것과 같은 상기 제1 하부 도전성 패턴(66_1) 및 상기 제1 하부 도전성 패턴(66_1) 상의 상기 제1 상부 도전성 패턴(69_1)을 포함할 수 있다.
상기 제1 상부 도전성 패턴(69_1)은 상기 하부 부분(69a), 상기 하부 부분(69a) 상의 상기 중간 부분(69b), 및 상기 중간 부분(69b) 상의 상기 상부 부분(69c)을 포함할 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a)은 상기 제1 하부 도전성 패턴(66_1)과 접촉하며, 상기 제1 스토리지 콘택 홀(63h_1)과 동일한 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a)은 상기 제1 하부 도전성 패턴(66_1)과 동일한 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b)은 상기 제1 스토리지 콘택 홀(63h_1) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b)은 상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a) 보다 작은 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b)은 상기 제1 배선 구조체(48_1) 보다 상기 제2 배선 구조체(48_2)에 가까울 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 상부 부분(69c)은 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 보다 높은 레벨에 위치하는 부분일 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 상부 부분(69c)은 상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b) 보다 큰 폭을 가질 수 있다. 상기 제1 상부 도전성 패턴(69_1)의 상기 상부 부분(69c)은 상기 제1 배선 구조체(48_1)과 이격되며 상기 제2 배선 구조체(48_2)의 상부면 일부를 덮을 수 있다.
상기 제1 상부 도전성 패턴(69_1)의 상기 중간 부분(69b)과 상기 제1 배선 구조체(48_1) 사이에 리세스 부분(75)이 형성될 수 있다. 상기 리세스 부분(75)은 상기 제1 상부 도전성 패턴(69_1)의 상기 하부 부분(69a)의 상부면의 일부를 노출시킬 수 있다. 상기 리세스 부분(75)의 바닥면은 상기 절연성 마스크 패턴(45)의 바닥면 보다 높은 레벨에 위치하면서 상기 절연성 마스크 패턴(45)의 상부면 보다 낮은 레벨에 위치할 수 있다.
도 5 및 도 18을 참조하면, 상기 희생 패턴들(54a)을 제거하여 빈 공간들(78)을 형성할 수 있다. (S35) 상기 빈 공간들(78)은 고체 물질이 채워지지 않은 공간들일 수 있다. 예를 들어, 상기 빈 공간들(78)은 공기 등과 같은 기체(gas)가 채워져 있는 공간들일 수 있다. 상기 빈 공간들(78)을 갖는 기판 상에 제1 절연성 캐핑 막(81)을 형성할 수 있다. (S40) 상기 제1 절연성 캐핑 막(81) 상에 제2 절연성 캐핑 막(84)을 형성할 수 있다. (S45) 제1 및 제2 절연성 캐핑 패턴들(81a, 81b)을 형성할 수 있다. (S50)
상기 빈 공간들(78), 상기 제1 및 제2 절연성 캐핑 막들(81, 84), 및 상기 제1 및 제2 절연성 캐핑 패턴들(81a, 84a)을 형성하는 방법의 일 예에 대하여, 도 19a 내지 도 19c를 참조하여 설명하기로 한다.
도 18 및 도 19a를 참조하면, 상기 희생 패턴들(54a)을 제거하여 빈 공간들(78)을 형성할 수 있다. 상기 희생 패턴들(54a)은 습식 식각 공정으로 제거할 수 있다. 상기 빈 공간들(78)을 형성하는 것은 상기 리세스 부분들(75)에 의하여 노출된 상기 보호 패턴들(57a)을 식각하여 상기 희생 패턴들(54a)의 노출 면적을 증가시키고, 상기 희생 패턴들(54a)을 식각 공정으로 제거하는 것을 포함할 수 있다. 상기 희생 패턴들(54a)은 등방성 식각 공정으로 제거할 수 있다. 상기 희생 패턴들(54a)은 습식 식각 공정으로 제거할 수 있다.
상기 희생 패턴들(54a)은 상기 보호 패턴들(57a), 상기 스페이서들(51a), 및 상기 절연성 마스크 패턴들(45)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 패턴들(54a)은 실리콘 산화물로 형성할 수 있고, 상기 보호 패턴들(57a), 상기 스페이서들(51a), 및 상기 절연성 마스크 패턴들(45)은 실리콘 질화물로 형성할 수 있다. 따라서, 상기 희생 패턴들(54a)은 상기 보호 패턴들(57a), 상기 스페이서들(51a), 및 상기 절연성 마스크 패턴들(45)과 다른 물질로 형성할 수 있기 때문에, 상기 희생 패턴들(54a)을 선택적으로 제거할 수 있다.
도 18 및 도 19b를 참조하면, 상기 빈 공간들(78)을 갖는 기판 상에 제1 절연성 캐핑 막(81)을 형성할 수 있다. 상기 제1 절연성 캐핑 막(81) 상에 제2 절연성 캐핑 막(84)을 형성할 수 있다.
상기 제1 절연성 캐핑 막(81)은 상기 제2 절연성 캐핑 막(84)에 비하여, 상기 빈 공간들(78)의 부피가 감소하는 것을 방지할 수 있는 증착 막으로 형성할 수 있다. 예를 들어, 상기 제1 절연성 캐핑 막(81)은 상기 빈 공간들(78)의 실질적인 부피 감소 없이 상기 빈 공간들(78)의 상부를 덮을 수 있는 증착 특성을 갖는 막으로 형성할 수 있다. 이 경우에, 상기 제1 절연성 캐핑 막(81)은 불균일한 두께로 증착되어 형성될 수 있다.
상기 제2 절연성 캐핑 막(84)은 불균일한 두께로 증착된 상기 제1 절연성 캐핑 막(81)에 의하여 불량이 발생하는 것을 방지하기 위하여 상기 제1 절연성 캐핑 막(81)에 비하여 갭필 특성이 우수한 막, 상기 제1 절연성 캐핑 막(81)에 비하여 균일한 두께를 갖는 막, 상기 제1 절연성 캐핑 막(81)에 비하여 밀도가 큰 막, 또는 상기 제1 절연성 캐핑 막(81)과 식각 선택비가 다른 막으로 형성할 수 있다. 예를 들어, 상기 제2 절연성 캐핑 막(84)은 상기 배선 구조체들(48)과 상기 도전성 구조체들(72) 사이의 상기 리세스된 부분들(도 19a의 75)을 채우면서 후속 반도체 공정들에 의한 후속 공정 가스 또는 후속 공정 물질이 상기 빈 공간들(78) 내부로 침투하여 불량이 발생하거나, 신뢰성이 낮아지는 것을 방지하는 역할을 할 수 있다.
상기 제1 절연성 캐핑 막(81)은 상기 제2 절연성 캐핑 막(84) 보다 낮은 콘포멀러티 특성의 증착 막으로 형성할 수 있다. 상기 제1 절연성 캐핑 막(81)은 상기 제2 절연성 캐핑 막(84) 보다 낮은 콘포멀러티(conformality) 증착 특성의 제1 물질로 형성할 수 있고, 상기 제2 절연성 캐핑 막(84)은 상기 제1절연성 캐핑 막(81) 보다 높은 콘포멀러티(high conformality) 증착 특성의 제2 물질로 형성할 수 있다. 예를 들어, 상기 제1 절연성 캐핑 막(81)은 PE-CVD(plasma enhanced chemical vapor depositon) 공정에 의한 실리콘 질화물로 형성할 수 있고, 상기 제2 절연성 캐핑 막(81)은 LP CVD(low pressure chemical vapor deposition) 공정 또는 ALD(atomic layer depositon) 공정에 의한 실리콘 질화물로 형성할 수 있다.
한편, 상기 도전성 구조체들(72)의 측면들 및 상기 배선 구조체들(48)의 측면들 상에서, 상기 제1 절연성 캐핑 막(84)은 상부 부분에서 상대적으로 두껍게 형성되고, 하부 부분에서 상대적으로 얇게 형성될 수 있다. 따라서, 상기 도전성 구조체들(72)과 상기 배선 구조체들(48) 사이의 상기 리세스된 부분들(도 19a의 75)에서, 상기 제1 절연성 캐핑 막(84)에 의하여 하부 보다 상부가 좁은 형태의 개구부가 형성될 수 있다. 이러한 개구부를 채우는 상기 제2 절연성 캐핑 막(84) 내부에 보이드 또는 심(87)이 형성될 수 있다. 상기 보이드 또는 심(87)은 상기 배선 구조체들(48) 사이에 위치할 수 있다. 상기 보이드 또는 심(87)은 상기 배선 구조체들(48)의 상부면들 보다 낮은 레벨에 형성될 수 있다.
한편, 상기 제1 및 제2절연성 캐핑 막들(81, 84)은 동일한 CVD 공정 장비를 이용하여 형성하되, 상기 제1 절연성 캐핑 막(81)은 실리콘 질화물(SiN)로 형성하고, 상기 제2 절연성 캐핑 막(81)은 실리콘 질화물에 비하여 높은 콘포멀러티로 형성할 수 있는 SiCN 물질로 형성할 수 있다. 예를 들어, 상기 제2 절연성 캐핑 막(81)은 카본 소스로써 TSA(Tri methyl silane)을 이용하여 실리콘 질화물 내에 카본(C)을 첨가하여 SiCN 물질로 형성할 수 있다. 이러한 SiCN 물질은 실리콘 소스(Si-source) : 질소 소스(N-source)의 비율이 약 1:5 이하이며, 카본 함량이 약50% 이하인 박막 공정 조건으로 형성할 수 있다. 이러한 상기 제2 절연성 캐핑 막(81)은 상기 제1 절연성 캐핑 막(81)에 비하여 콘포멀러티가 높고, 상기 제1 절연성 캐핑 막(81)과 식각 선택비를 가질 수 있다.
한편, 상기 제1 절연성 캐핑 막(81)은 상기 제2 절연성 캐핑 막(84) 보다 낮은 밀도(density)를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 제1 절연성 캐핑 막(81)은 PE CVD 공정에 의한 실리콘 질화물로 형성할 수 있고, 상기 제2 절연성 캐핑 막(84)은 HDP(high density plasma) CVD 공정에 의한 실리콘 질화물로 형성할 수 있다. HDP CVD 방식에 의한 물질로 형성하는 상기 제2 절연성 캐핑 막(84)은 PE CVD 방식에 의한 물질로 형성하는 상기 제1 절연성 캐핑 막(81)에 비하여 갭필 특성이 우수할 수 있다.
도 18 및 도 19c를 참조하면, 상기 제1 및 제2 절연성 캐핑 막들(81, 84)을 평탄화하여 제1 및 제2 절연성 캐핑 패턴들(81a, 84a)을 형성할 수 있다. 상기 제1 절연성 캐핑 패턴(81a)은 상기 제2 절연성 캐핑 패턴(84a)의 측면 및 하부면을 불균일한 두께로 둘러싸도록 형성될 수 있다. 상기 제1 및 제2 절연성 캐핑 패턴들(81a, 84a)이 형성되면서 상기 도전성 구조체들(72)의 상부면들이 노출될 수 있다.
도 2a, 도 2b 및 도 2c를 다시 참조하면, 상기 제1 및 제2 절연성 캐핑 패턴들(81a, 84a)을 갖는 기판 상에 식각 저지 막(92)을 형성할 수 있다. 상기 식각 저지 막(92)은 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 식각 저지 막(92)을 갖는 기판 상에 정보 저장 요소들(98)을 형성할 수 있다. 상기 정보 저장 요소들(98)은 디램 등과 같은 메모리 소자의 셀 커패시터일 수 있다. 상기 정보 저장 요소들(98)은 제1 전극들(94), 상기 제1 전극들(94) 상의 커패시터 유전체(95), 상기 커패시터 유전체(95) 상의 제2 전극(96)을 포함할 수 있다. 상기 제1 전극들(94)은 상기 식각 저지 막(92)을 관통하며 상기 도전성 구조체들(72)과 전기적으로 연결될 수 있다.
다음으로, 도 20a 내지 도 20j를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 예를 설명하기로 한다. 도 20a 내지 20j에서, I-I'로 표시된 부분은 도 1의 I-I'선을 따라 취해진 영역을 나타내고, II-II'로 표시된 부분은 도 1의 II-II'선을 따라 취해진 영역을 나타내고, III-III'로 표시된 부분은 도 1의 III-III'선을 따라 취해진 영역을 나타낸다.
도 1, 도 5 및 도 20a를 참조하면, 도 6 내지 도 9e에서 설명한 것과 같이, 기판 상에 상기 배선 구조체들(48)을 형성할 수 있다. (S5) 도 11a에서 설명한 것과 같이, 상기 배선 구조체들(48)을 갖는 기판 상에 상기 스페이서 막(도 11a의 51)을 형성하고, 상기 스페이서 막(도 11a의 51) 상에 상기 희생 막(도 11a의 54)을 형성할 수 있다.
이어서, 상기 희생 막(도 11a의 54)을 이방성 식각하여 희생 패턴들(154a)을 형성할 수 있다. (S10) 상기 희생 패턴들(154a)의 상부 끝 부분들은 상기 배선 구조체들(48)의 상부면들 보다 낮은 레벨에 형성될 수 있다. 상기 희생 막(도 11a의 54)을 식각하는 공정 동안에, 상기 스페이서 막(51)은 상기 기판을 보호하는 역할을 할 수 있다.
도 1 및 도 20b를 참조하면, 상기 희생 패턴들(154a)을 형성한 후, 상기 스페이 서 막(51)을 식각하여 스페이서(151a)를 형성할 수 있다. 상기 스페이서(151a)는 상기 배선 구조체들(48)의 측면들 및 상기 희생 패턴들(154a)의 하부에 형성될 수 있다. 상기 스페이서들(151a) 및 상기 희생 패턴들(154a)을 갖는 기판 상에 보호 막(157)을 형성할 수 있다. 상기 보호 막(157) 및 상기 스페이서들(151a)은 상기 희생 패턴들(154a)에 대하여 식각 선택비를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 희생 패턴들(154a)은 실리콘 산화물로 형성할 수 있고, 상기 보호 막(157) 및 상기 스페이서들(151a)은 실리콘 질화물로 형성할 수 있다.
도 1 및 도 20c를 참조하면, 상기 보호 막(157)을 갖는 기판 상에 몰드 패턴들(160a)을 형성할 수 있다. 상기 몰드 패턴들(160a)은 도 13b 및 도 13c에서 설명한 것과 같은 상기 몰드 패턴들(60a)을 형성하는 방법과 실질적으로 동일한 방법으로 형성할 수 있다. 예를 들어, 상기 보호 막(157)을 갖는 기판 상에 도 13b에서 설명한 것과 같이 상기 배선 구조체들(48) 사이에 몰드 막(도 13b의 60)을 형성하고, 상기 몰드 막(도 13b의 60)을 패터닝하여 상기 몰드 패턴들(160a)을 형성할 수 있다. 상기 몰드 패턴들(160a)이 형성되면서, 상기 몰드 패턴들(160a) 사이에 분리 홀들(160h)이 형성될 수 있다.
도 1, 도 5 및 도 20d를 참조하면, 상기 분리 홀들(160h)을 갖는 기판 상에 절연성 물질 막을 형성하고, 상기 절연성 물질 막을 평탄화하여 절연성 분리 패턴들(163)을 형성할 수 있다. 상기 절연성 분리 패턴들(163)은 상기 배선 구조체들(48) 사이에 형성될 수 있다. (S15) 상기 절연성 분리 패턴들(163)은 상기 희생 패턴들(154a)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 패턴들(154a)은 실리콘 산화물로 형성할 수 있고, 상기 절연성 분리 패턴들(163)은 실리콘 질화물로 형성할 수 있다.
도 1 및 도 20e를 참조하면, 상기 몰드 패턴들(160a)을 제거하여 스토리지 콘택 홀들(163h)을 형성할 수 있다. 상기 스토리지 콘택 홀들(163h)에 의해 노출되는 상기 보호 막(157)을 식각하여 상기 스토리지 콘택 홀들(163h) 하부의 콘택 영역들을 노출시킬 수 있다. 상기 보호 막(157)은 식각되어 보호 패턴(157a)으로 형성될 수 있다. 상기 스토리지 콘택 홀들(163h) 하부의 상기 콘택 영역들은 상기 제2 소스/드레인 영역들(9b)일 수 있다.
도 1, 도 5 및 도 20f를 참조하면, 도 15c에서 설명한 상기 하부 도전성 패턴들(66)을 형성하는 방법과 마찬가지로, 상기 스토리지 콘택 홀들(163h)을 부분적으로 채우는 하부 도전성 패턴들(166)을 형성할 수 있다. (S20) 상기 하부 도전성 패턴들(166)은 상기 배선 구조체들(48)의 상부면 보다 낮은 레벨에 형성될 수 있다. 상기 하부 도전성 패턴들(166)은 상기 배선 구조체들(48)의 상기 도전성 라인들(43)의 상부면 보다 낮은 레벨에 형성될 수 있다.
도 1, 도 5 및 도 20g를 참조하면, 도 17a 및 도 17b에서 설명한 상기 상부 도전성 패턴들(69)을 형성하는 방법과 마찬가지로, 상기 하부 도전성 패턴들(166)을 갖는 기판 상에 상부 도전성 막을 형성하고, 상기 상부 도전성 막을 패터닝하여 상부 도전성 패턴들(169)을 형성할 수 있다. (S25, S30)
상기 상부 도전성 패턴들(169)의 각각은, 도 17b에서의 상기 상부 도전성 패턴들(69)과 마찬가지로 상기 상부 도전성 패턴들(69)의 상기 제1 부분(69a), 상기 제2 부분(69b) 및 상기 제3 부분(69c)에 각각 대응하는, 제1 부분(169a), 상기 제2 부분(169b) 및 제3 부분(169c)을 포함할 수 있다.
도 17b에서의 상기 리세스된 부분들(75)과 마찬가지로, 상기 배선 구조체들(48)과 상기 상부 도전성 패턴들(169) 사이에 리세스된 부분들(175)이 형성될 수 있다.
도 1, 도 5 및 도 20h를 참조하면, 상기 희생 패턴들(154a)을 제거하여 빈 공간들(178)을 형성할 수 있다. (S35) 상기 빈 공간들(178)을 형성하는 것은, 상기 리세스 부분들(175)에 의하여 노출된 상기 보호 패턴들(157a)을 식각하여 상기 희생 패턴들(154a)의 노출 면적을 증가시키고, 상기 희생 패턴들(154a)을 식각 공정으로 제거하는 것을 포함할 수 있다. 상기 희생 패턴들(154a)은 등방성 식각 공정으로 제거할 수 있다. 상기 희생 패턴들(154a)은 습식 식각 공정으로 제거할 수 있다.
도 1, 도 5 및 도 20i를 참조하면, 상기 빈 공간들(178)을 갖는 기판 상에, 도 19b에서의 상기 제1 절연성 캐핑 막(81)과 같은 제1 절연성 캐핑 막(181)을 형성할 수 있고, (S40) 상기 제1 절연성 캐핑 막(181) 상에, 도 19b에서의 상기 제2 절연성 캐핑 막(84)과 같은 제2 절연성 캐핑 막(182)을 형성할 수 있다. (S45)
도 1, 도 5 및 도 20j를 참조하면, 상기 제1 및 제2 절연성 캐핑 막들(181, 184)을 평탄화하여, 도 19c에서의 상기 제1 및 제2 절연성 캐핑 패턴들(81a, 84a)와 같은, 제1 및 제2 절연성 캐핑 패턴들(181a, 184a)을 형성할 수 있다. (S50)
도 3a, 도 3b 및 도 3c를 다시 참조하면, 상기 제1 및 제2 절연성 캐핑 패턴들(181a, 184a)을 갖는 기판 상에 식각 저지 막(92)을 형성할 수 있다. 상기 식각 저지 막(92)은 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 식각 저지 막(92)을 갖는 기판 상에 정보 저장 요소들(98)을 형성할 수 있다. 상기 정보 저장 요소들(98)은 디램 등과 같은 메모리 소자의 셀 커패시터일 수 있다. 상기 정보 저장 요소들(98)은 제1 전극들(94), 상기 제1 전극들(94) 상의 커패시터 유전체(95), 상기 커패시터 유전체(95) 상의 제2 전극(96)을 포함할 수 있다. 상기 제1 전극들(94)은 상기 식각 저지 막(92)을 관통하며 상기 도전성 구조체들(172)과 전기적으로 연결될 수 있다.
도 21은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 흐름도이다.
도 21을 참조하여, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 21을 참조하면, 기판 상에 배선 구조체들을 형성할 수 있다. (S105) 상기 배선 구조체들의 측면들 상에 희생 패턴들을 형성할 수 있다. (S110) 상기 배선 구조체들 사이에 서로 이격된 절연성 분리 패턴들을 형성할 수 있다. (S115) 상기 배선 구조체들, 및 상기 절연성 분리 패턴들 사이에 하부 도전성 패턴을 형성할 수 있다. (S120) 상기 희생 패턴들을 제거하여 빈 공간들을 형성할 수 있다. (S125)
상기 빈 공간들을 갖는 기판 상에 제1 절연성 캐핑 막을 형성할 수 있다. (S130) 상기 제1 절연성 캐핑 막 상에 제2 절연성 캐핑 막을 형성할 수 있다. (S135) 상기 제1 및 제2 절연성 캐핑 막들을 식각하여 절연성 캐핑 패턴들을 형성할 수 있다. (S140) 이어서, 상부 도전성 패턴을 형성할 수 있다. (S145)
도 22a 내지 도 22f는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법의 일 예를 설명하기 위한 단면도들이다. 도 22a 내지 22f에서, I-I'로 표시된 부분은 도 1의 I-I'선을 따라 취해진 영역을 나타내고, II-II'로 표시된 부분은 도 1의 II-II'선을 따라 취해진 영역을 나타내고, III-III'로 표시된 부분은 도 1의 III-III'선을 따라 취해진 영역을 나타낸다.
도 1 및 도 21과 함께, 도 22a 내지 도 22f를 참조하여, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 제조방법의 일 예를 설명하기로 한다.
도 1, 도 21 및 도 22a를 참조하면, 기판(3) 상에, 도 7에서 설명한 것과 같은 트랜지스터들을 형성하고, 상기 트랜지스터들을 갖는 기판 상에, 도 8에서 설명한 것과 같은 상기 배선 구조체들(48)을 형성할 수 있다. (S105) 상기 기판(3)은 반도체 기판일 수 있다. 상기 배선 구조체들(48)은, 디램 등과 같은 메모리 소자에서 비트라인 구조체들일 수 있다. 상기 배선 구조체들(48)의 각각은 상기 도전성 라인(43) 및 상기 도전성 라인(43) 상의 상기 절연성 마스크 패턴(45)을 포함할 수 있다.
상기 배선 구조체들(48)을 갖는 기판 상에, 도 20a 및 도 20b에서 설명한 것과 같은 상기 스페이서들(151a), 상기 희생 패턴들(154a) 및 상기 보호 막(157)을 형성할 수 있다. 상기 희생 패턴들(154a)은 상기 배선 구조체들(48)의 측면들 상에 형성될 수 있다. (S110)
상기 보호 막(157)을 갖는 기판 상에, 도 20c에서 설명한 것과 같은 상기 몰드 패턴들(도 20c의 160a)을 형성하고, 도 20d에서 설명한 것과 마찬가지로 상기 몰드 패턴들(도 20c의 160a) 사이에 상기 절연성 분리 패턴들(163)을 형성할 수 있다. 상기 절연성 분리 패턴들(163)은 상기 배선 구조체들(48) 사이에 형성되며 서로 이격될 수 있다. (S115)
도 20e에서 설명한 것과 같이, 상기 몰드 패턴들(도 20d의 160a)을 제거하여 상기 스토리지 콘택 홀들(163h)을 형성할 수 있다. 도 20e에서 설명한 것과 같이, 상기 스토리지 콘택 홀들(163h)을 형성하면서 상기 보호 막(157)이 식각되어 상기 보호 패턴들(157a)로 형성될 수 있다. 상기 스토리지 콘택 홀들(163h)을 부분적으로 채우는 하부 도전성 패턴들(266)을 형성할 수 있다. 상기 하부 도전성 패턴들(266)은 상기 배선 구조체들(48) 및 상기 절연성 분리 패턴들(163) 사이에 형성될 수 있다. (S120)
일 실시예에서, 상기 하부 도전성 패턴들(266)은 상기 배선 구조체들(48)의 상기 도전성 라인들(43) 보다 높은 레벨에 위치하는 상부면들을 갖도록 형성될 수 있다.
도 1, 도 21 및 도 22b를 참조하면, 상기 희생 패턴들(154a)을 제거하여 빈 공간들(270)을 형성할 수 있다. (S125) 상기 빈 공간들(270)을 형성하는 것은, 상기 하부 도전성 패턴들(266) 보다 높은 레벨에 위치하는 상기 보호 패턴들(157a)을 식각하여 상기 희생 패턴들(154a)의 노출 면적을 증가시키고, 상기 희생 패턴들(154a)을 식각 공정으로 제거하는 것을 포함할 수 있다. 상기 희생 패턴들(154a)은 등방성 식각 공정으로 제거할 수 있다. 상기 희생 패턴들(154a)은 습식 식각 공정으로 제거할 수 있다.
도 1, 도 21 및 도 22c를 참조하면, 상기 빈 공간들(270)을 갖는 기판 상에 제1 절연성 캐핑 막(273)을 형성할 수 있다. (S130) 상기 제1 절연성 캐핑 막(273) 상에 제2 절연성 캐핑 막(276)을 형성할 수 있다. (S135)
상기 제1 절연성 캐핑 막(273)은 상기 제2 절연성 캐핑 막(276)에 비하여, 상기 빈 공간들(270)의 부피가 감소하는 것을 방지할 수 있는 증착 막으로 형성할 수 있다. 예를 들어, 상기 제1 절연성 캐핑 막(273)은 상기 빈 공간들(270)의 실질적인 부피 감소 없이 상기 빈 공간들(270)의 상부를 덮을 수 있는 증착 특성을 갖는 막으로 형성할 수 있다. 이 경우에, 상기 제1 절연성 캐핑 막(273)은 불균일한 두께로 증착되어 형성될 수 있다.
상기 제1 절연성 캐핑 막(273)을 형성하는 동안에, 상기 배선 구조체들(78)의 측면들과 상기 하부 도전성 패턴들(266)의 상부면 사이의 코너들에서 상기 제1 절연성 캐핑 막(273) 내에 계면들(274)이 발생할 수 있다.
상기 제2 절연성 캐핑 막(276)은 상기 제1 절연성 캐핑 막(273) 내의 계면들(274)이 후속의 식각 공정에 의하여 확장(enlarge)되는 것을 방지할 수 있다. 예를 들어, 상기 제2 절연성 캐핑 막(276)을 계면 없는 물질 막으로 형성함으로써, 후속의 식각 공정에 의하여 상기 제1 절연성 캐핑 막(273) 내의 계면들(274)이 확장(enlarge)되어 불량이 발생하는 것을 방지할 수 있다.
상기 제2 절연성 캐핑 막(276)은 불균일한 두께로 증착된 상기 제1 절연성 캐핑 막(273)에 의하여 불량이 발생하는 것을 방지하기 위하여 상기 제1 절연성 캐핑 막(273)에 비하여 내부에 계면이 없거나 적은 막, 상기 제1 절연성 캐핑 막(273)에 비하여 균일한 두께를 갖는 막, 상기 제1 절연성 캐핑 막(273)에 비하여 밀도가 큰 막, 또는 상기 제1 절연성 캐핑 막(273)과 식각 선택비가 다른 막으로 형성할 수 있다.
상기 제2 절연성 캐핑 막(276)은 상기 제1 절연성 캐핑 막(273) 보다 높은 콘포멀러티 특성의 막을 형성할 수 있는 증착 공정으로 형성함으로써, 상기 제1 절연성 캐핑 막(273) 보다 계면이 없거나 적은 막으로 형성할 수 있다. 예를 들어, 상기 제1 절연성 캐핑 막(273)은 상기 제2 절연성 캐핑 막(276) 보다 낮은 콘포멀러티(conformality) 증착 특성의 제1 물질로 형성할 수 있고, 상기 제2 절연성 캐핑 막(276)은 상기 제1절연성 캐핑 막(273) 보다 높은 콘포멀러티(high conformality) 증착 특성의 제2 물질로 형성할 수 있다. 예를 들어, 상기 제1 절연성 캐핑 막(273)은 PE-CVD(plasma enhanced chemical vapor depositon) 공정에 의한 실리콘 질화물로 형성할 수 있고, 상기 제2 절연성 캐핑 막(276)은 LP CVD(low pressure chemical vapor deposition) 공정 또는 ALD(atomic layer depositon) 공정에 의한 실리콘 질화물로 형성할 수 있다.
한편, 상기 제1 절연성 캐핑 막(273)과 상기 제2 절연서 캐핑 막(276)은 서로 다른 물질로 형성할 수 있다. 예를 들어, 상기 제1 절연성 캐핑 막(273)은 실리콘 질화물(SiN)로 형성할 수 있고, 상기 제2 절연성 캐핑 막(276)은 SiCN 으로 형성할 수 있다.
한편, 상기 제1 및 제2절연성 캐핑 막들(273, 276)은 동일한 CVD 공정 장비를 이용하여 형성하되, 상기 제1 절연성 캐핑 막(273)은 실리콘 질화물(SiN)로 형성하고, 상기 제2 절연성 캐핑 막(276)은 실리콘 질화물에 비하여 높은 콘포멀러티 또는 내부에 계면이 없거나 적게로 형성할 수 있는 SiCN 물질로 형성할 수 있다. 예를 들어, 상기 제2 절연성 캐핑 막(276)은 카본 소스로써 TSA(Tri methyl silane)을 이용하여 실리콘 질화물 내에 카본(C)을 첨가하여 SiCN 물질로 형성할 수 있다. 이러한 SiCN 물질은 실리콘 소스(Si-source) : 질소 소스(N-source)의 비율이 약 1:5 이하이며, 카본 함량이 약50% 이하인 박막 공정 조건으로 형성할 수 있다. 이러한 상기 제2 절연성 캐핑 막(276)은 상기 제1 절연성 캐핑 막(273)에 비하여 콘포멀러티가 높고, 상기 제1 절연성 캐핑 막(273)과 식각 선택비를 가질 수 있다.
한편, 상기 제2 절연성 캐핑 막(276)은 상기 제1 절연성 캐핑 막(273) 보다 높은 밀도(density)를 갖는 물질로 형성할 수 있다.
도 1, 도 21 및 도 22d를 참조하면, 상기 제1 및 제2 절연성 캐핑 막들(273, 276)을 이방성 식각하여 절연성 캐핑 패턴들(277)을 형성할 수 있다. (S140) 상기 절연성 캐핑 패턴들(277)은 상기 배선 구조체들(48)의 상부 측면들 상에 형성될 수 있다. 상기 절연성 캐핑 패턴들(277)은 상기 도전성 라인들(43) 보다 높은 레벨에 형성될 수 있다. 상기 절연성 캐핑 패턴들(277)은 상기 절연성 마스크 패턴들(45)의 측면들 상에 형성될 수 있다. 상기 절연성 캐핑 패턴들(277)은 제1 및 제2 절연성 캐핑 패턴들(273a, 276a)을 포함할 수 있다. 상기 제1 절연성 캐핑 막(273)은 식각되어 상기 제1 절연성 캐핑 패턴(273a)으로 형성될 수 있고, 상기 제2 절연성 캐핑 막(276)은 식각되어 상기 제2 절연성 캐핑 패턴(276a)으로 형성될 수 있다. 상기 제1 절연성 캐핑 패턴(273a)은 상기 제2 절연성 캐핑 패턴(276a) 보다 상기 배선 구조체들(48)에 가깝도록 형성될 수 있다.
도 1 및 도 22e를 참조하면, 상기 절연성 캐핑 패턴들(277)을 갖는 기판 상에 상부 도전성 막을 형성할 수 있다. 이어서, 상기 상부 도전성 막을 패터닝하여 상부 도전성 패턴들(282)을 형성할 수 있다. 상기 상부 도전성 패턴들(282)은 상기 하부 도전성 패턴들(266) 상에 배치될 수 있다. 상기 상부 도전성 패턴들(282)은 상기 하부 도전성 패턴들(266)과 전기적으로 연결될 수 있다. 상기 하부 도전성 패턴들(266) 및 상기 상부 도전성 패턴들(282)은 도전성 구조체들(285)을 구성할 수 있다. 서로 인접하는 배선 구조체들(48) 중 어느 하나의 배선 구조체와 상기 상부 도전성 패턴들(282) 사이에 리세스된 부분들(287)이 형성될 수 있다.
도 4a, 도 4b, 도 4c에서 설명한 것과 같이, 상기 상부 도전성 패턴들(282)의 각각은 하부 부분(282a), 상기 하부 부분(282a) 상의 중간 부분(282b), 및 상기 중간 부분(282b) 상의 상부 부분(282c)을 포함할 수 있다. 상기 상부 도전성 패턴들(282)의 상기 상부 부분들(282c)은 인접하는 배선 구조체들 중 어느 하나의 배선 구조체의 상부면과 중첩하는 부분을 갖도록 형성될 수 있다. 예를 들어, 상기 제1 및 제2 배선 구조체들(48_1, 48_2) 사이에, 제1 하부 도전성 패턴(266_1) 및 상기 제1 하부 도전성 패턴(266_1) 상의 제1 상부 도전성 패턴(282_1)이 형성될 수 있고, 상기 제1 상부 도전성 패턴(282_1)의 상부 부분(282c)은 상기 제1 배선 구조체(48_1)와 이격되고, 상기 제2 배선 구조체(48_2)의 상부면과 중첩하는 부분을 포함할 수 있다.
도 1 및 도 22f를 참조하면, 상기 리세스된 부분들(287)를 채우는 상부 절연성 패턴(288)을 형성할 수 있다. 상기 상부 절연성 패턴(288)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
상기 상부 절연성 패턴(288)을 형성하는 것은 상기 리세스된 부분들(287)을 갖는 기판 상에 절연 막을 형성하고, 상기 절연 막을 평탄화하는 것을 포함할 수 있다. 상기 절연 막을 평탄화하는 것은 에치백 기술 또는 화학기계적 평탄화 기술을 이용하여 수행할 수 있다.
도 4a, 도 4b 및 도 4c를 다시 참조하면, 상기 상부 절연성 패턴(288)을 갖는 기판 상에 식각 저지 막(92)을 형성할 수 있다. 상기 식각 저지 막(92)은 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다. 상기 식각 저지 막(92)을 갖는 기판 상에 정보 저장 요소들(98)을 형성할 수 있다. 상기 정보 저장 요소들(98)은 디램 등과 같은 메모리 소자의 셀 커패시터일 수 있다. 상기 정보 저장 요소들(98)은 제1 전극들(94), 상기 제1 전극들(94) 상의 커패시터 유전체(95), 상기 커패시터 유전체(95) 상의 제2 전극(96)을 포함할 수 있다. 상기 제1 전극들(94)은 상기 식각 저지 막(92)을 관통하며 상기 도전성 구조체들(285)과 전기적으로 연결될 수 있다.
도 23은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈(300)을 개략적으로 나타낸 도면이다.
도 23을 참조하면, 반도체 모듈(300)은 메모리 소자를 포함하는 메모리 모듈일 수 있다. 반도체 모듈(300)은 모듈 기판(310), 상기 모듈 기판(310) 상에 배치된 다수 개의 반도체 소자들(320) 및 다수 개의 터미널들(330)을 포함할 수 있다. 상기 터미널들(330)은 전도성 금속을 포함할 수 있다. 상기 터미널들(330)은 상기 반도체 소자들(320)과 전기적으로 연결될 수 있다.
상기 모듈 기판(310)은 메모리 모듈 기판일 수 있다. 상기 모듈 기판(310)은 PCB 또는 웨이퍼를 포함할 수 있다.
상기 반도체 소자들(320)은 메모리 소자들일 수 있다. 상기 반도체 소자들(320)은 디램 소자들일 수 있다. 상기 반도체 소자들(320)은 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 반도체 소자를 포함하는 반도체 패키지일 수 있다.
도 24는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는다르 반도체 모듈(400)을 개략적으로 나타낸 도면이다.
도 24를 참조하면, 반도체 모듈(400)은 모듈 기판(410) 상에 형성된 반도체 소자(430)를 포함할 수 있다. 상기 반도체 소자(430)는 본 발명의 기술적 사상의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자이거나, 또는 이러한 반도체 소자를 포함하는 반도체 패키지일 수 있다.
상기 반도체 모듈(400)은 상기 모듈 기판(410) 상에 실장된 마이크로프로세서(420)를 더 포함할 수 있다. 상기 모듈 기판(410)의 적어도 한 변에는 입출력 터미널들(440)이 배치될 수 있다.
상기 마스크로 프로세서(420)는 본 발명의 기술적 사상의 실시예들에서 설명한 상기 배선 구조체들(48), 상기 도전성 구조체들(72, 172, 285) 및 상기 빈 공간들(78, 178, 270)을 포함할 수 있다.
도 25는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 전자 시스템(500)을 개념적으로 도시한 블록도이다.
도 25를 참조하면, 전자 시스템(500)은 바디(Body; 510)를 포함할 수 있다. 상기 바디(510)는 마이크로 프로세서 유닛(Micro Processor Unit; 520), 파워 서플라이(Power Supply; 530), 기능 유닛(Function Unit; 540), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 550)을 포함할 수 있다. 상기 바디(510)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마스크로 프로세서 유닛(550)은 본 발명의 기술적 사상의 실시예들에서 설명한 상기 배선 구조체들(48), 상기 도전성 구조체들(72, 172, 285) 및 상기 빈 공간들(78, 178, 270)을 포함할 수 있다.
상기 마이크로 프로세서 유닛(520), 상기 파워 공급 유닛(530), 상기 기능 유닛(540), 및 상기 디스플레이 컨트롤러 유닛(550)은 상기 바디(510)상에 실장 또는 장착될 수 있다. 상기 바디(510)의 상면 혹은 상기 바디(510)의 외부에 디스플레이 유닛(560)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(560)은 상기 바디(510)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(550)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 서플라이(530)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(520), 기능 유닛(540), 디스플레이 컨트롤러 유닛(550) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(520)은 상기 파워 공급 유닛(530)으로부터 전압을 공급받아 상기 기능 유닛(540)과 상기 디스플레이 유닛(560)을 제어할 수 있다.
상기 기능 유닛(540)은 다양한 전자 시스템(500)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(500)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(540)은 다이얼링, 또는 외부 장치(External Apparatus; 770)와의 교신으로 상기 디스플레이 유닛(560)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 실시예에서, 상기 전자 시스템(500)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(540)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(540)은 유선 혹은 무선의 통신 유닛(Communication Unit; 580)을 통해 외부 장치(570)와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(500)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(540)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 26은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 다른 전자 시스템(600)을 개략적으로 도시한 블록도이다.
도 26을 참조하면, 전자 시스템(600)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 상기 전자 시스템(600)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(600)은 메모리 시스템(612), 마이크로프로세서(614), 램(616) 및 버스(620)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(618)를 포함할 수 있다. 마이크로프로세서(614)는 전자 시스템(600)을 프로그램 및 컨트롤할 수 있다. 램(616)은 마이크로프로세서(614)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(614), 램(616) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 메모리 시스템(612)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 마이크로프로세서(614) 및/또는 램(616)은 본 발명의 기술적 사상의 실시예들에서 설명한 상기 배선 구조체들(48), 상기 도전성 구조체들(72, 172, 285) 및 상기 빈 공간들(78, 178, 270)을 포함할 수 있다.
유저 인터페이스(618)는 전자 시스템(600)으로 데이터를 입력하거나 또는 전자 시스템(600)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(612)은 마이크로프로세서(614) 동작용 코드들, 마이크로프로세서(614)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(612)은 컨트롤러 및 메모리를 포함할 수 있다.
도 27은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함하는 모바일 무선 폰(700)을 개략적으로 도시한 도면이다. 상기 모바일 무선 폰(700)은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자를 포함할 수 있다. 모바일 무선 폰(700)은 태블릿 PC로 이해될 수도 있다. 더 나아가, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6a : 활성 영역
6s : 소자분리 영역 9a : 제1 소스/드레인 영역
9b : 제2 소스/드레인 영역 12 : 게이트 유전체
14 : 게이트 전극 16 : 게이트 캐핑 패턴
18 : 게이트 구조체 21 : 제1 버퍼 절연 막
21a : 제1 버퍼 절연 패턴 24 : 제2 버퍼 절연 막
24a : 제2 버퍼 절연 패턴 27a : 배선 하부 패턴
36 : 배선 콘택 패턴 39a : 배선 중간 패턴
42a : 배선 상부 패턴 43 : 도전성 라인
45 : 절연성 마스크 패턴 48 : 배선 구조체
51a, 151a : 스페이서 54a, 154a : 희생 패턴
57a : 보호 패턴 63, 163 : 절연성 분리 패턴들
66, 166, 266 : 하부 도전성 패턴들
69, 169, 282 : 상부 도전 패턴들
72, 172 : 도전성 구조체들 75, 175 : 리세스 부분
78, 178 : 빈 공간
81a, 181a : 제1 절연성 캐핑 패턴
84a, 184a : 제2 절연성 캐핑 패턴
90, 190 : 절연성 캐핑 패턴 92 : 식각 저지 막
94 : 제1 전극 95 : 커패시터 유전체
96 : 제2 전극 98 : 정보 저장 요소
266 : 하부 도전성 패턴 270 : 빈 공간
273a : 제1 절연성 캐핑 패턴 276a : 제2 절연성 캐핑 패턴
279 : 절연성 캐핑 패턴 282 : 상부 도전 패턴
285 : 도전성 구조체 288 : 상부 절연성 패턴

Claims (10)

  1. 기판 상에 배치된 제1 및 제2 배선 구조체들;
    상기 제1 및 제2 배선 구조체들 사이에 배치된 절연성 분리 패턴들;
    상기 제1 및 제2 배선 구조체들 사이, 및 상기 절연성 분리 패턴들 사이에 배치된 도전성 구조체;
    상기 제1 배선 구조체와 상기 도전성 구조체 사이의 제1 부분 및 상기 제1 배선 구조체와 상기 절연성 분리 패턴들 사이의 제2 부분을 갖는 제1 빈 공간; 및
    상기 제2 배선 구조체와 상기 도전성 구조체 사이의 제1 부분 및 상기 제2 배선 구조체와 상기 절연성 분리 패턴들 사이의 제2 부분을 갖는 제2 빈 공간을 포함하되,
    상기 제1 빈 공간의 상기 제1 부분은 상기 제1 빈 공간의 상기 제2 부분과 높이가 다른 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 배선 구조체와 상기 도전성 구조체 사이에 배치되며 상기 제1 빈 공간의 상기 제1 부분의 상부를 밀폐하는 절연성 캐핑 패턴을 더 포함하되,
    상기 절연성 캐핑 패턴은 제1 절연성 캐핑 패턴 및 제2 절연성 캐핑 패턴을 포함하고,
    상기 제1 절연성 캐핑 패턴은 상기 제2 절연성 캐핑 패턴의 하부 및 측면을 감싸고, 상기 제1 절연성 캐핑 패턴은 불균일한 두께를 가지는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 배선 구조체는 제1 도전성 라인 및 상기 제1 도전성 라인 상의 제1 절연성 마스크 패턴을 포함하고,
    상기 제2 배선 구조체는 제2 도전성 라인 및 상기 제2 도전성 라인 상의 제2 절연성 마스크 패턴을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 절연성 마스크 패턴과 상기 도전성 구조체 사이의 절연성 캐핑 패턴을 더 포함하되,
    상기 절연성 캐핑 패턴은 상기 제1 빈 공간의 상부를 밀폐(enclose)하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 절연성 캐핑 패턴은 상기 제1 도전성 라인 보다 높은 레벨에 배치된 반도체 소자.
  6. 제 1 항에 있어서,
    상기 도전성 구조체는 하부 도전성 패턴 및 상기 하부 도전성 패턴 상의 상부 도전성 패턴을 포함하되,
    상기 상부 도전성 패턴은 상기 제1 및 제2 배선 구조체들 보다 높은 레벨에 위치하는 상부 부분을 포함하고, 상기 상부 도전성 패턴의 상부 부분(part)은 상기 제2 배선 구조체의 상부면과 중첩하는 부분(portion)을 갖는 반도체 소자.
  7. 제1 및 제2 소오스/드레인 영역들 및 게이트 구조체를 갖는 트랜지스터를 포함하는 기판;
    상기 기판 상에 차례로 적층된 제1 도전성 라인 및 제1 절연성 마스크 패턴을 포함하는 제1 배선 구조체;
    상기 기판 상에 차례로 적층된 제2 도전성 라인 및 제2 절연성 마스크 패턴을 포함하는 제2 배선 구조체;
    상기 제1 및 제2 배선 구조체들 사이에 배치된 절연성 분리 패턴들;
    상기 제1 및 제2 배선 구조체들 사이, 및 상기 절연성 분리 패턴들 사이에 배치된 도전성 구조체;
    상기 제1 배선 구조체와 상기 도전성 구조체 사이에 개재된 제1 부분 및 상기 제1 배선 구조체와 상기 절연성 분리 패턴들 사이에 개재된 제2 부분을 갖는 제1 빈 공간;
    상기 제2 배선 구조체와 상기 도전성 구조체 사이에 개재된 제1 부분 및 상기 제2 배선 구조체와 상기 절연성 분리 패턴들 사이에 개재된 제2 부분을 갖는 제2 빈 공간을 포함하되,
    상기 도전성 구조체는 상기 제1 및 제2 배선 구조체들 보다 높은 레벨에 위치하는 상부 부분을 포함하고,
    상기 도전성 구조체의 상기 상부 부분(part)은 상기 제1 배선 구조체와 이격되고 상기 제2 배선 구조체의 상부면과 중첩하는 부분(portion)을 갖는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 빈 공간의 상기 제1 부분은 상기 제2 빈 공간의 상기 제2 부분과 다른 높이를 갖는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 빈 공간들의 상부들을 밀폐하는 절연성 캐핑 패턴을 더 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 절연성 캐핑 패턴은 제1 절연성 캐핑 패턴 및 제2 절연성 캐핑 패턴을 포함하고,
    상기 제1 절연성 캐핑 패턴은 상기 제2 절연성 캐핑 패턴의 측면 및 하부를 감싸고, 상기 제1 절연성 캐핑 패턴은 불균일한 두께를 가지는 반도체 소자.
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