KR20140072672A - 컨택 스페이서를 갖는 반도체 소자를 제조하는 방법 - Google Patents

컨택 스페이서를 갖는 반도체 소자를 제조하는 방법 Download PDF

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Abstract

기판 상에 게이트 구조체들을 형성하고, 상기 게이트 구조체들을 덮고 상기 게이트 구조체들의 사이의 상기 기판의 표면을 노출시키는 컨택 홀을 갖고 실리콘 산화물을 포함하는 상부 층간 절연층을 형성하고, 및 상기 컨택 홀을 채우는 컨택 구조체를 형성하는 것을 포함하되, 상기 컨택 구조체를 형성하는 것은, 상기 컨택 홀의 내벽 상에 컨포멀하게 절연성 컨택 스페이서를 형성하되, 상기 절연성 컨택 스페이서는 탄소(C)를 함유하는 실리콘 산화물을 포함하고, 상기 컨택 스페이서 상에 컨포멀하게 배리어 금속층을 형성하되, 상기 배리어 금속층은 상기 기판의 상기 표면과 접촉하고, 및 상기 컨택 홀을 채우도록 상기 배리어 금속층 상에 컨택 플러그를 형성하는 것을 포함하는 반도체 소자를 제조하는 방법이 설명된다.

Description

컨택 스페이서를 갖는 반도체 소자를 제조하는 방법{Method of Fabricating Semiconductor Devices Having Contact Spacers}
본 발명은 저 유전율을 갖는 컨택 스페이서를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서, 배선(interconnections), 컨택 구조체, 커패시터 등, 전도체들의 사이 간격이 좁아지고 있다. 전도체들의 사이 간격이 좁아지는 경우, 기생 커패시턴스가 발생하고 영향력이 커져서 저항성 캐패시턴스 지연(RC delay)이 발생하므로 상대적으로 유전율이 낮은 절연물로 전도체들을 절연하는 것이 좋다.
본 발명이 해결하고자 하는 과제는, 절연성 컨택 스페이서를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 게이트 전극과 컨택 구조체의 사이에 실리콘 산화물(SiO2)보다 낮은 유전율을 갖는 절연물을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 게이트 전극과 컨택 구조체의 사이에 보이드를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판 상에 게이트 구조체들을 형성하고, 상기 게이트 구조체들을 덮고 상기 게이트 구조체들의 사이의 상기 기판의 표면을 노출시키는 컨택 홀을 갖고 실리콘 산화물을 포함하는 상부 층간 절연층을 형성하고, 및 상기 컨택 홀을 채우는 컨택 구조체를 형성하는 것을 포함하되, 상기 컨택 구조체를 형성하는 것은, 상기 컨택 홀의 내벽 상에 컨포멀하게 절연성 컨택 스페이서를 형성하되, 상기 절연성 컨택 스페이서는 탄소(C)를 함유하는 실리콘 산화물을 포함하고, 상기 컨택 스페이서 상에 컨포멀하게 배리어 금속층을 형성하되, 상기 배리어 금속층은 상기 기판의 상기 표면과 접촉하고, 및 상기 컨택 홀을 채우도록 상기 배리어 금속층 상에 컨택 플러그를 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 기판 상에 인접하는 두 개의 게이트 구조체들을 형성하되, 상기 두 개의 게이트 구조체들은, 각각, 상기 기판 상에 형성된 게이트 유전막, 상기 게이트 유전막 상에 형성된 게이트 전극, 상기 게이트 유전막과 상기 게이트 전극의 양 측면들 상에 형성된 게이트 스페이서들을 포함하고, 상기 두 게이트 구조체들의 사이를 채우는 하부 층간 절연층을 형성하고, 상기 게이트 구조체들 및 상기 하부 층간 절연층을 덮는 상부 층간 절연층을 형성하고, 상기 상부 층간 절연층 및 상기 하부 층간 절연층을 수직으로 관통하여 상기 게이트 구조체들의 사이의 상기 기판의 표면을 노출시키는 컨택 홀을 형성하고, 상기 컨택 홀의 내벽 상에 컨포멀하게 절연성 컨택 스페이서를 형성하되, 상기 절연성 컨택 스페이서는 상기 하부 층간 절연층 및 상기 상부 층간 절연층 보단 낮은 유전율을 갖도록 카본을 포함하고, 및 상기 컨택 홀을 채우고 상기 기판의 표면과 접촉하는 컨택 플러그를 형성하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 전도체들의 사이에 실리콘 산화물(SiO2)보다 낮은 유전율을 갖는 물질, 예를 들어 탄소(C, carbon)을 함유하는 실리콘 산화물(SiCO)을 포함하므로, 반도체 소자의 집적도가 높아져도 전도체들 사이의 기생 커패시턴스가 낮아지고, 저항성 커패시턴스 지연 현상이 억제될 수 있다.
도 1 내지 3은 본 발명은 다양한 실시예들에 의한 반도체 소자들을 설명하는 도면들이다.
도 4a 내지 4k 및 5a 내지 5h는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 6a 내지 6f는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 7a 내지 7f는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 8a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 8b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 8c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들 중 적어도 하나를 포함하는 가진 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 8d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 3은 본 발명은 다양한 실시예들에 의한 반도체 소자들(10a-10c)을 설명하는 도면들이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10a)는, 기판(11) 상에 형성된 게이트 구조체들(20), 및 게이트 구조체들(20) 사이에 형성된 컨택 구조체(40)를 포함할 수 있다.
기판(11)은 단결정 실리콘을 포함할 수 있다. 예를 들어, 기판(11)은 벌크(bulk) 실리콘 웨이퍼 또는 SOI (silicon on insulator) 웨이퍼를 포함할 수 있다.
게이트 구조체(20)는 기판(11) 상에 직접적으로 형성된 표면 절연층(21), 표면 절연층(21) 상에 직접적으로 형성된 게이트 유전막(22), 게이트 유전막(22) 상에 직접적으로 형성된 게이트 전극(23)을 포함할 수 있다. 게이트 구조체(20)는 표면 절연층(21)의 측면 및 게이트 유전막(22)의 측면 상에 형성된 내부 스페이서(24) 및 내부 스페이서(24) 상의 외부 스페이서(25)를 더 포함할 수 있다.
표면 절연층(21)은 산화된 실리콘(oxidized silicon) 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다. 예를 들어, 표면 절연층(21)은 기판(11)의 표면이 산화되어 형성되거나, 기판(21)의 표면 상에 실리콘 산화물이 증착되어 형성될 수 있다.
게이트 유전막(22)은 게이트 전극(23)의 측면들을 덮을 수 있다. 즉, 게이트 전극(23)의 하면과 측면들은 게이트 유전막(22)으로 감싸일 수 있다. 게이트 유전막(22)과 표면 절연층(21)의 측벽들은 수직으로 정렬될 수 있다. 게이트 유전막(22)은 실리콘 산화물(SiO2)보다 높은 유전율을 갖는 하프늄 산화물(HfO), 란탄 산화물(LaO), 알루미늄 산화물(AlO), 또는 기타 금속 산화물을 포함할 수 있다.
게이트 전극(23)은 텅스텐, 티타늄 질화물, 탄탈룸 질화물, 알루미늄 합금, 티타늄 합금 또는 기타 전도성을 갖는 금속 또는 금속 화합물을 포함할 수 있다.
내부 스페이서(24)는 게이트 유전막(22)의 측면 상에 컨포멀하게 형성될 수 있다. 내부 스페이서(24)는 기판의 표면으로 연장할 수 있다. 내부 스페이서(24)는 산화된 실리콘 또는 실리콘 산화물을 포함할 수 있다. 예를 들어, 내부 스페이서(24)는 표면 절연층(21)의 측면 상에는 형성되지 않고, 게이트 유전막(22)의 측면 및 기판(11)의 표면 상에만 형성될 수도 있다.
외부 스페이서(25)의 상단 및/또는 외측단은 내부 스페이서(24)의 상단 및/또는 외측단과 정렬될 수 있다. 예를 들어, 외부 스페이서(25)의 외측단은 내부 스페이서(24)의 내측단과 수직으로 정렬될 수 있다. 외부 스페이서(25)의 상단은 내부 스페이서(24)의 상단과 반드시 정렬되지 않을 수도 있다.
소스/드레인 영역(12)이 외부 스페이서(25)의 외측단과 대략적으로 정렬되도록 형성될 수 있다. 소스/드레인 영역(12)은 인(P, phosphorous), 비소(As, arsenic), 또는 붕소(B, borone) 원자들을 포함할 수 있다. 소스/드레인 영역(12)의 상면은 상승될 수 있다. 예를 들어, 소스/드레인 영역(12)의 상면은 표면 절연층(21)과 접촉하는 기판(11)의 표면 및/또는 내부 스페이서(24)와 접촉하는 기판(11)의 표면보다 높은 레벨에 위치할 수 있다. 표면 절연층(21)과 접촉하는 기판(11)의 표면 및 내부 스페이서(24)와 접촉하는 기판(11)의 표면은 동일한 레벨에 위치할 수 있다. 따라서, 소스/드레인 영역(12)은 표면 절연층(21)과 접촉하는 기판(11)의 표면보다 낮은 곳, 즉 기판(11) 내에 형성된 하부 소스/드레인 영역(13) 및 기판(11)의 표면 보다 높은 곳에 형성된 상승된(elevated) 상부 소스/드레인 영역(14)을 포함할 수 있다. 상부 소스/드레인 영역(14)은 실리사이드 영역(15)을 포함할 수 있다. 실리사이드 영역(15)은 금속과 실리콘의 화합물을 포함할 수 있다.
컨택 구조체(40)는 컨택 플러그(41), 컨택 플러그(41)의 외측면을 감싸는 배리어 금속층(42), 배리어 금속층(42)의 외측면을 감싸는 컨택 스페이서(43)를 포함할 수 있다.
컨택 플러그(41)는 텅스텐, 티타늄 질화물, 탄탈룸 질화물, 실리사이드 물질 또는 기타 전도성을 갖는 금속 또는 금속 화합물을 포함할 수 있다. 실리사이드 물질은 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 또는 기타 다양한 금속과 실리콘의 화합물을 포함할 수 있다.
배리어 금속층(42)은 컨택 플러그(41)의 하면 및 외측면을 컨포멀하게 감쌀 수 있다. 배리어 금속층(42)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 티타늄 텅스텐, 텅스텐 질화물, 또는 기타 배리어용 금속을 포함할 수 있다.
컨택 스페이서(43)는 배리어 금속층(42)의 외측면을 감싸고 외부 스페이서(25)와 부분적으로 접촉할 수 있다. 예를 들어, 컨택 스페이서(43)는 외부 스페이서(25)의 상부와 부분적으로 접촉할 수 있다. 컨택 스페이서(43)는 실리콘 산화물(SiO2)보다 낮은 유전율을 가질 수 있다. 예를 들어, 컨택 스페이서(43)는 탄소(C, carbon)을 함유하는 실리콘 산화물(SiOC)을 포함할 수 있다.
컨택 구조체(40)는 기판(11)과 접촉할 수 있다. 예를 들어, 컨택 구조체(40)는 소스/드레인 영역(12), 상승된 상부 소스/드레인 영역(14), 또는 실리사이드 영역(15)과 접촉할 수 있다. 소스/드레인 영역(12), 상승된 상부 소스/드레인 영역(14), 또는 실리사이드 영역(14)은 컨택 구조체(40)의 배리어 금속층(42)과 접촉할 수 있다. 배리어 금속층(42)은 외부 스페이서(25)의 하부와 부분적으로 접촉할 수 있다.
하부 층간 절연층(51)이 게이트 구조체들(20)의 측면들을 덮도록 기판(11) 상에 형성될 수 있다. 하부 층간 절연층(51)은 내부 스페이서(24) 및 외부 스페이서(25)의 상단들을 덮을 수 있다. 하부 층간 절연층(51)은 게이트 유전막(22)의 상부의 측면과 부분적으로 접촉할 수 있다. 게이트 유전막(22) 및 게이트 전극(23)의 상면은 하부 층간 절연층(51)으로 덮이지 않을 수 있다. 예를 들어, 게이트 유전막(22), 게이트 전극(23), 및 하부 층간 절연층(51)의 상면들은 평평하도록 동일한 레벨에 위치할 수 있다. 하부 층간 절연층(51)은 실리콘 산화물을 포함할 수 있다.
상부 층간 절연층(52)이 게이트 구조체들(50) 및 하부 층간 절연층(51) 상에 형성될 수 있다. 예를 들어, 상부 층간 절연층(52)은 게이트 구조체(20)의 게이트 유전막(22) 및/또는 게이트 전극(23)과 접촉할 수 있다. 컨택 구조체(40)는 상부 층간 절연층(52) 및 하부 층간 절연층(51)을 수직으로 관통할 수 있다. 예를 들어, 컨택 구조체(40)의 상면과 상부 층간 절연층(52)의 상면은 평평하도록 동일한 레벨에 위치할 수 있다. 상부 층간 절연층(52)은 실리콘 산화물을 포함할 수 있다.
캡핑층(55)이 상부 층간 절연층(52) 및 컨택 구조체(40) 상에 형성될 수 있다. 캡핑층(55)은 하부 캡핑층(56) 및 상부 캡핑층(57)을 포함할 수 있다. 캡핑층(56)은 절연성 물질을 포함할 수 있다. 예를 들어, 하부 캡핑층(56)은 탄소를 함유하는 실리콘 산화물(SiCO), 탄소를 포함하는 실리콘 질화물(SiCN) 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 또는 탄소를 포함하는 실리콘 산질화물(SiCON)을 포함할 수 있다. 상부 캡핑층(57)은 실리콘 산화물을 포함할 수 있다.
다른 실시예에서, 캡핑층(55)을 수직으로 관통하고 컨택 구조체(40)와 접촉하는 전도성 구조물이 더 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자(10a)는 컨택 구조체(40)와 게이트 전극(23)의 사이에 실리콘 산화물 및/또는 실리콘 질화물보다 유전율이 낮은 물질을 포함하는 컨택 스페이서(43)를 포함하므로, 인접하는 전도체들, 예를 들어 게이트 구조체(20)와 컨택 구조체(40) 또는 게이트 구조체(20)와 소스/드레인 영역(12) 간의 기생 커패시턴스가 작아지고 유도 전류 발생이 억제되므로, 저항성 정전 지연(RC delay)이 감소할 수 있다. 따라서, 본 발명의 일 실시예에 의한 반도체 소자(10a)는 전력 소모가 적고 발열이 낮으며 고속으로 동작할 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10b)는 기판(11) 상에 형성된 게이트 구조체들(20), 및 게이트 구조체들(20) 사이에 형성된 컨택 구조체(40)를 포함할 수 있다.
게이트 구조체(20)는 기판(11) 상에 직접적으로 형성된 표면 절연층(21), 표면 절연층(21) 상에 직접적으로 형성된 게이트 유전막(22), 게이트 유전막(22) 상에 직접적으로 형성된 게이트 전극(23)을 포함할 수 있다. 게이트 구조체(20)는 표면 절연층(21) 및 게이트 유전막(22)의 측면 상에 형성된 내부 스페이서(24) 및 내부 스페이서(24) 상의 외부 스페이서(25)를 더 포함할 수 있다.
외부 스페이서(25)의 외측단과 대략적으로 정렬되도록 기판(11) 내에 소스/드레인 영역(12)이 형성될 수 있다. 소스/드레인 영역(21)의 상면은 상승될 수 있다. 예를 들어, 소스/드레인 영역(12)은 기판(11)의 표면보다 낮게 위치한 하부 소스/드레인 영역(13) 및 기판(11)의 표면보다 높게 상승된 상부 소스/드레인 영역(14)을 포함할 수 있다. 상부 소스/드레인 영역(14)은 상면에 접(abut)하는 실리사이드 영역(15)을 포함할 수 있다.
컨택 구조체(40)는 컨택 플러그(41), 컨택 플러그(41)의 외측면을 감싸는 배리어 금속층(42), 배리어 금속층(42)의 외측면을 감싸는 컨택 스페이서(43)를 포함하고, 및 컨택 스페이서(43)는 배리어 금속층(42)의 외측면을 감쌀 수 있다.
컨택 스페이서(43)는 내부 스페이서(24) 및/또는 실리사이드 영역(15)의 측면들과 접촉할 수 있다. 예를 들어, 컨택 스페이서(43)는 내부 스페이서(24)와 접촉하는 영역에서 외부 스페이서(25)와 동일하거나 유사한 모양을 가질 수 있다. 이것은 외부 스페이서(25)가 부분적 또는 전체적으로 제거된 공간에 컨택 스페이서(43)가 채워졌기 때문이며, 보다 상세한 설명은 후술될 것이다.
본 발명의 일 실시예에 의한 반도체 소자(10b)는 컨택 구조체(40)와 게이트 전극(23)의 사이에 실리콘 산화물 및/또는 실리콘 질화물보다 유전율이 낮은 물질을 포함하는 컨택 스페이서(43)를 포함하므로, 인접하는 전도체들, 예를 들어 게이트 구조체(20)와 컨택 구조체(40) 또는 게이트 구조체(20)와 소스/드레인 영역(12) 간의 기생 커패시턴스가 작아지고 유도 전류 발생이 억제되므로, 저항성 정전 지연(RC delay)이 감소할 수 있다. 따라서, 본 발명의 일 실시예에 의한 반도체 소자(10b)는 전력 소모가 적고 발열이 낮으며 고속으로 동작할 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10c)는 기판(11) 상에 형성된 게이트 구조체들(20), 및 게이트 구조체들(20) 사이에 형성된 컨택 구조체(40)를 포함할 수 있다.
게이트 구조체(20)는 기판(11) 상에 직접적으로 형성된 표면 절연층(21), 표면 절연층(21) 상에 직접적으로 형성된 게이트 유전막(22), 게이트 유전막(22) 상에 직접적으로 형성된 게이트 전극(23)을 포함할 수 있다. 게이트 구조체(20)는 표면 절연층(21)의 양 측면들, 및 게이트 유전막(22)의 양 측면들 상에 형성된 내부 스페이서들(24), 내부 스페이서들(24) 중의 하나 상의 외부 스페이서(25), 및 내부 스페이서들(24) 중의 다른 하나 상의 보이드(Vo)를 더 포함할 수 있다.
외부 스페이서(25)의 외측단과 대략적으로 정렬되도록 기판(11) 내에 소스/드레인 영역(12)이 형성될 수 있다. 소스/드레인 영역(21)의 상면은 상승될 수 있다. 예를 들어, 소스/드레인 영역(12)은 기판(11)의 표면보다 낮게 위치한 하부 소스/드레인 영역(13) 및 기판(11)의 표면보다 높게 상승된 상부 소스/드레인 영역(14)을 포함할 수 있다. 상부 소스/드레인 영역(14)은 상면에 접(abut)하는 실리사이드 영역(15)을 포함할 수 있다.
컨택 구조체(40)는 컨택 플러그(41), 컨택 플러그(41)의 외측면을 감싸는 배리어 금속층(42), 배리어 금속층(42)의 외측면을 감싸는 컨택 스페이서(43)를 포함하고, 및 컨택 스페이서(43)는 배리어 금속층(42)의 외측면을 감쌀 수 있다.
컨택 스페이서(43)는 보이드(Vo)가 형성되도록 내부 스페이서(24) 및/또는 실리사이드 영역(15)의 측면들과 접촉할 수 있다. 이것은 외부 스페이서(25)가 부분적 또는 전체적으로 제거된 공간에 컨택 스페이서(43)가 부분적으로 채워졌기 때문이며, 보다 상세한 설명은 후술될 것이다.
본 발명의 다양한 실시예들에 의한 반도체 소자(10c)는 컨택 구조체(40)와 게이트 전극(23)의 사이에 실리콘 산화물 및/또는 실리콘 질화물보다 유전율이 낮은 물질을 포함하는 컨택 스페이서(43) 및 보이드(Vo)를 포함하므로, 인접하는 전도체들, 예를 들어 게이트 구조체(20)와 컨택 구조체(40) 또는 게이트 구조체(20)와 소스/드레인 영역(12) 간의 기생 커패시턴스가 작아지고 유도 전류 발생이 억제되므로, 저항성 정전 지연(RC delay)이 감소할 수 있다. 따라서, 본 발명의 일 실시예에 의한 반도체 소자(10a)는 전력 소모가 적고 발열이 낮으며 고속으로 동작할 수 있다.
도 4a 내지 4k 및 5a 내지 5h는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(11) 상에 표면 절연 물질층(21a)을 형성하고, 표면 절연 물질층(21a) 상에, 희생층(31a)을 형성하고, 및 희생층(31a) 상에 하드 마스크 층(32a)을 형성하는 것을 포함할 수 있다. 기판(11)은 단결정 실리콘을 포함할 수 있다. 예를 들어, 기판(11)은 벌크(bulk) 실리콘 웨이퍼 또는 SOI (silicon on insulator) 웨이퍼를 포함할 수 있다. 표면 절연 물질층(21a)을 형성하는 것은 산화 공정(oxidizing process)을 수행하여 기판(11)의 표면을 산화시키거나 증착 공정(depositing process)을 수행하여 기판(11)의 표면 상에 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 표면 절연 물질층(21a)은 약 50 내지 100Å의 두께로 형성될 수 있다. 희생층(31a)을 형성하는 것은 증착 공정을 수행하여 표면 절연 물질층(21a) 상에 다결정 실리콘 층을 형성하는 것을 포함할 수 있다. 예를 들어, 희생층(31a)은 약 300 내지 700Å의 두께를 가질 수 있다. 하드 마스크 층(32a)을 형성하는 것은 증착 공정을 이용하여 희생층(31a) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다. 예를 들어, 하드 마스크 층(32a)은 약 300 내지 500Å의 두께를 가질 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 층(32a) 상에 패터닝 마스크(33)를 형성하고, 및 패터닝 마스크(33)를 식각 마스크로 이용하여 하드 마스크 층(32a)을 패터닝하여 하드 마스크 패턴(32)을 형성하는 것을 포함할 수 있다. 패터닝 마스크(33)는 포토레지스트를 포함할 수 있다. 이후, 패터닝 마스크(33)는 제거될 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 패턴(32)을 식각 마스크로 이용하여 희생층(31a), 및 표면 절연 물질층(21a)을 순차적으로 패터닝하여 희생 패턴(31), 및 표면 절연층(21)을 형성하는 것을 포함할 수 있다. 이 공정에서 하드 마스크 패턴(32)은 얇아질 수 있다.
도 4d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 전면적으로 내부 스페이서 물질층(24a) 및 외부 스페이서 물질층(25a)을 형성하는 것을 포함할 수 있다. 내부 스페이서 물질층(24a)을 형성하는 것은 전면적으로 산화 공정을 수행하여 기판(11)의 표면들, 희생 패턴(31)의 측면들 및 하드 마스크 패턴(32)의 노출된 표면들 상에 산화된 실리콘 층(oxidized silicon layer)을 형성하거나, 또는 증착 공정을 수행하여 기판(11), 표면 절연층(21), 희생 패턴(31), 및 하드 마스크 패턴(32)의 노출된 표면 상에 실리콘 산화물 층(silicon oxide layer)를 형성하는 것을 포함할 수 있다. 외부 스페이서 물질층(25a)을 형성하는 것은 증착 공정을 이용하여 내부 스페이서 물질층(24a) 상에 실리콘 질화물 층을 형성하는 것을 포함할 수 있다.
도 4e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정을 수행하여 희생 패턴(31)의 측면들 상의 외부 스페이서(25) 및 내부 스페이서(24)를 형성하는 것을 포함할 수 있다. 하드 마스크 패턴(32)의 측면들이 부분적 또는 전체적으로 노출될 수 있다. 이 공정에서 하드 마스크 패턴(32)은 더욱 얇아질 수 있다. 이 공정에서, 표면 절연층(21), 희생 패턴(31), 하드 마스크 패턴(32), 내부 스페이서(24), 및 외부 스페이서(25)를 포함하는 예비 게이트 구조체(20a)가 형성될 수 있다.
도 4f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 이온 주입 공정을 수행하여 노출된 기판(11) 내에 소스/드레인 영역(12)을 형성하는 것을 포함할 수 있다. 이온 주입 공정을 수행하기 전에, 기판(11)의 노출된 표면 상에 실리콘 산화물 층을 얇게 형성하는 것을 더 포함할 수 있다. 이온 주입 공정은 인(P, phosphorous), 비소(As, arsenic), 또는 붕소(B, boron)를 기판(11) 내에 주입하는 것을 포함할 수 있다.
도 4g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상승된 상부 소스/드레인 영역(14)을 형성하는 것을 포함할 수 있다. 상승된 상부 소스/드레인 영역(14)을 형성하는 것은 선택적 에피택셜 성장 (SEG, selectively epitaxial growth) 공정을 수행하여 기판(11)의 표면 상에 에피택셜 성장층을 형성하는 것을 포함할 수 있다. 이 공정에 의하여, 소스/드레인 영역(12)은 기판(11)의 표면보다 낮게 위치한 하부 소스/드레인 영역(13) 및 기판(11)의 표면보다 높게 위치한 상부 소스/드레인 영역(14)을 포함할 수 있다. 기판(11)의 표면은 기판(11)과 표면 절연층(21)의 경계면 또는 기판(11)과 내부 스페이서(24)의 경계면으로 이해될 수 있다.
도 4h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 전면적으로 하부 층간 절연층(51)을 형성하고, CMP(chemical mechanical polishing) 같은 평탄화 공정을 수행하여 하드 마스크 패턴(32)을 노출시키는 것을 포함할 수 있다. 하부 층간 절연층(51)은 증착 공정을 수행하여 실리콘 산화물 층을 형성하는 것을 포함할 수 있다.
도 4i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 4h의 하드 마스크 패턴(32) 및 희생 패턴(31)을 제거하여 게이트 전극 공간(Sg)을 확보하는 것을 포함할 수 있다. 게이트 전극 공간(Sg)은 표면 절연층(21) 및 내부 스페이서(24)에 의해 정의될 수 있다. 내부 스페이서(24)의 내면들, 표면 절연층(21)의 상면이 게이트 전극 공간(Sg) 내에 노출될 수 있다. 하드 마스크 패턴(32)을 제거하는 것은 인산(H3PO4)을 이용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 희생 패턴(31)을 제거하는 것은 염소 이온(Cl-) 을 포함하는 가스를 이용하여 건식 식각 공정을 수행하는 것을 포함할 수 있다.
도 4j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 전면적으로 게이트 유전 물질층(22a) 및 게이트 전극 물질층(23a)을 형성하는 것을 포함할 수 있다. 게이트 유전 물질층(22a)은 게이트 전극 공간(Sg) 내에 컨포멀하게 형성될 수 있다. 게이트 유전 물질층(22a)을 형성하는 것은 증착 공정을 수행하여 하프늄 산화물(HfO), 란탄 산화물(LaO), 알루미늄 산화물(AlO), 또는 기타 금속 산화물을 형성하는 것을 포함할 수 있다. 게이트 전극 물질층(23a)을 형성하는 것은 증착 공정을 수행하여 텅스텐, 티타늄 질화물, 탄탈룸 질화물 또는 기타 전도성을 갖는 금속 또는 금속 화합물을 형성하는 것을 포함할 수 있다.
도 4k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, CMP 같은 평탄화 공정을 수행하여 하부 층간 절연층(51) 상의 게이트 전극 물질층(23a) 및 게이트 유전 물질층(22a)을 제거하여 게이트 전극(23) 및 게이트 유전막(22)을 형성하는 것을 포함할 수 있다. 이 공정에 의하여, 표면 절연층(21), 게이트 유전막(22), 게이트 전극(23), 내부 스페이서(24), 및 외부 스페이서(25)를 포함하는 게이트 구조체(20)가 형성될 수 있다. 일련의 공정들에 의하여 예비 게이트 구조체(20a)가 게이트 구조체(20)로 변환되었다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하부 층간 절연층(51) 상에 상부 층간 절연층(52)을 형성하고, 상부 층간 절연층(52)을 수직으로 관통하여 상승된 상부 소스/드레인 영역(14)의 표면을 노출하는 예비 컨택 홀(Hp)을 형성하는 것을 포함할 수 있다. 상부 층간 절연층(52)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 하부 층간 절연층(51)과 상부 층간 절연층(52)이 동일한 물질, 예를 들어 실리콘 산화물을 포함하는 경우, 그 경계면(B)이 사라질 수 있다.
도 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 예비 컨택 홀(Hp)을 확장하여 외부 스페이서(25)를 부분적으로 노출하는 확장된 컨택 홀(He)을 형성하는 것을 포함할 수 있다. 확장된 컨택 홀(He)의 내부에는 외측 스페이서(25)가 노출될 수 있다. 예비 컨택 홀(Hp)을 확장하는 것은 희석된 불산(HF)을 이용한 습식 식각 공정 또는 불소 이온(F-)을 포함하는 가스를 이용한 건식 식각 공정을 수행하는 것을 포함할 수 있다.
도 5c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 증착 공정을 수행하여 확장된 컨택 홀(He)의 내벽 및 상승된 상부 소스/드레인 영역(14)의 표면 상에 컨택 스페이서 물질층(43a)을 형성하는 것을 포함할 수 있다. 컨택 스페이서 물질층(43a)은 상부 층간 절연층(52)의 표면 상에도 형성될 수 있다. 컨택 스페이서 물질층(43a)은 상부 층간 절연층(52) 및 하부 층간 절연층(51)보다 낮은 유전율을 가질 수 있다. 예를 들어, 컨택 스페이서 물질층(43a)은 탄소(C, carbon)를 포함하는 실리콘 산화물(SiOC)을 포함할 수 있다.
도 5d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정을 이용하여 컨택 스페이서 물질층(43a)을 식각하여 컨택 스페이서(43)를 형성하는 것을 포함할 수 있다. 이 공정에서 상승된 상부 소스/드레인 영역(14)이 노출될 수 있다.
도 5e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상승된 상부 소스/드레인 영역(14)에 실리사이드 영역(15)을 형성하는 것을 포함할 수 있다. 실리사이드 영역(15)을 형성하는 것은 전면적으로 금속층을 형성한 후, 실리시데이션 공정을 수행하여 상승된 상부 소스/드레인 영역(14) 내에 금속 원자를 침투시키는 것을 포함할 수 있다. 이후, 반응하지 않은 금속을 제거하는 공정이 더 수행될 수 있다.
도 5f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 스페이서(43) 및 실리사이드 영역(15) 상에 배리어 금속 물질층(42a) 및 플러그 금속층(41a)을 형성하는 것을 포함할 수 있다. 배리어 금속 물질층(42a)을 형성하는 것은 증착 공정을 수행하여 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 티타늄 텅스텐, 텅스텐 질화물, 또는 기타 배리어용 금속을 형성하는 것을 포함할 수 있다. 플러그 금속층(41a)을 형성하는 것은 증착 공정을 수행하여 배리어 금속 물질층(41a) 상에 텅스텐 같은 금속을 형성하는 것을 포함할 수 있다. 배리어 금속 물질층(42a) 및 플러그 금속층(41a)은 상부 층간 절연층(52) 상에도 형성될 수 있다.
도 5g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, CMP 같은 평탄화 공정을 수행하여 상부 층간 절연층(52) 상의 플러그 금속층(41a) 및 배리어 금속 물질층(42a)을 제거하여 배리어 금속층(42) 및 컨택 플러그(41)를 포함하는 컨택 구조체(40)를 형성하는 것을 포함할 수 있다.
도 5h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 구조체(40) 및 상부 층간 절연층(52) 상에 하부 캡핑층(56)을 형성하는 것을 포함할 수 있다. 하부 캡핑층(56)을 형성하는 것은 증착 공정을 이용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 탄소(C)를 포함하는 실리콘 산화물을 형성하는 것을 포함할 수 있다.
이후, 하부 캡핑층(56) 상에 상부 캡핑층(57)을 더 형성하여 도 1에 도시된 반도체 소자(10a)가 제조될 수 있다.
도 6a 내지 6f는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 4a 내지 4k, 및 5a 및 5b를 참조하여 설명된 공정들을 수행하여 확장 컨택 홀(He)을 형성한 후, 외부 스페이서(25)를 제거하여 빈 공간(Va, empty space)을 형성하는 것을 포함할 수 있다. 외부 스페이서(25)를 제거하는 것은 인산(H3PO4)을 이용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 증착 공정을 수행하여 빈 공간(Va)의 내부를 충분히 채우고, 및 확장된 컨택 홀(He)의 내벽 및 상승된 상부 소스/드레인 영역(14)의 표면 상에 컨포멀하게 컨택 스페이서 물질층(43a)을 형성하는 것을 포함할 수 있다.
도 6c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정을 이용하여 컨택 스페이서 물질층(43a)을 식각하여 컨택 스페이서(43)를 형성하는 것을 포함할 수 있다. 이 공정에서 상승된 상부 소스/드레인 영역(14)이 노출될 수 있다.
도 6d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상승된 상부 소스/드레인 영역(14)에 실리사이드 영역(15)을 형성하는 것을 포함할 수 있다.
도 6e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 스페이서(43) 및 실리사이드 영역(15) 상에 배리어 금속 물질층(42a) 및 플러그 금속층(41a)을 형성하는 것을 포함할 수 있다.
도 6f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5g 및 5h를 참조하여 설명된 공정들을 참조하여, CMP 같은 평탄화 공정을 수행하여 상부 층간 절연층(52) 상의 플러그 금속층(41a) 및 배리어 금속층(42a)을 제거하여 배리어 금속층(42) 및 컨택 플러그(41)를 포함하는 컨택 구조체(40)를 형성하고, 컨택 구조체(40) 및 상부 층간 절연층(52) 상에 하부 캡핑층(56)을 형성하는 것을 포함할 수 있다.
이후, 하부 캡핑층(56) 상에 상부 캡핑층(57)을 더 형성하여 도 2에 도시된 반도체 소자(10b)가 제조될 수 있다.
도 7a 내지 7f는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 4a 내지 4k, 및 5a 및 5b를 참조하여 설명된 공정들을 수행하여 확장 컨택 홀(He)을 형성한 후, 외부 스페이서(25)를 제거하여 빈 공간(Va)을 형성하는 것을 포함할 수 있다. 외부 스페이서(25)를 제거하는 것은 인산(H3PO4)을 이용하는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 도 6a와 비교하여, 빈 공간(Va)의 입구(Vm)가 상대적으로 좁을 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 증착 공정을 수행하여 빈 공간(Va)의 내부를 부분적으로 채우고, 및 확장된 컨택 홀(He)의 내벽 및 상승된 상부 소스/드레인 영역(14)의 표면 상에 컨포멀하게 컨택 스페이서 물질층(43a)을 형성하는 것을 포함할 수 있다. 빈 공간(Va)의 내부에는 보이드(Vo)가 형성될 수 있다. 보이드(Vo)는 에어 갭(air gap)으로 이해될 수 있다.
도 7c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정을 이용하여 컨택 스페이서 물질층(43a)을 식각하여 컨택 스페이서(43)를 형성하는 것을 포함할 수 있다. 이 공정에서 상승된 상부 소스/드레인 영역(14)이 노출될 수 있다.
도 7d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상승된 상부 소스/드레인 영역(14)에 실리사이드 영역(15)을 형성하는 것을 포함할 수 있다.
도 7e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 스페이서(43) 및 실리사이드 영역(15) 상에 배리어 금속 물질층(42a) 및 플러그 금속층(41a)을 형성하는 것을 포함할 수 있다.
도 7f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 5g 및 5h를 참조하여 설명된 공정들을 참조하여, CMP 같은 평탄화 공정을 수행하여 상부 층간 절연층(52) 상의 플러그 금속층(41a) 및 배리어 금속층(42a)을 제거하여 배리어 금속층(42) 및 컨택 플러그(41)를 포함하는 컨택 구조체(40)를 형성하고, 컨택 구조체(40) 및 상부 층간 절연층(52) 상에 하부 캡핑층(56)을 형성하는 것을 포함할 수 있다.
이후, 하부 캡핑층(56) 상에 상부 캡핑층(57)을 더 형성하여 도 3에 도시된 반도체 소자(10c)가 제조될 수 있다.
도 8a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 8a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다. 마이크로프로세서(220)는 본 발명의 실시예들에 의한 반도체 소자들(10a-10c) 중 하나를 포함할 수 있다.
도 8b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 8b를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로프로세서(Microprocessor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)은 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 디스플레이(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(10a-10c)은 마이크로 프로세서(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 8c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 8c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 8d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10a-10c: 반도체 소자
11: 기판 12: 소스/드레인 영역
13: 하부 소스/드레인 영역 14: 상부 소스/드레인 영역
15: 실리사이드 영역
20: 게이트 구조체 20a: 예비 게이트 구조체
21a: 표면 절연 물질층 21: 표면 절연층
22a: 게이트 유전 물질층 22: 게이트 유전막
23a: 게이트 전극 물질층 23: 게이트 전극
24a: 내부 스페이서 물질층 24: 내부 스페이서
25a: 외부 스페이서 물질층 25: 외부 스페이서
31a: 희생층 31: 희생 패턴
32a: 하드 마스크 층 32: 하드 마스크 패턴
33: 패터닝 마스크
40: 컨택 구조체
41a: 플러그 금속층 41: 컨택 플러그
42a: 배리어 금속 물질층 42: 배리어 금속층
43a: 컨택 스페이서 물질층 43: 컨택 스페이서
51: 하부 층간 절연층 52: 상부 층간 절연층
55: 캡핑층 56: 하부 캡핑층
57: 상부 캡핑층
B: 경계면 Sg: 게이트 전극 공간
Hp: 예비 컨택 홀 He: 확장된 컨택 홀
Va: 빈 공간 Vm: 빈 공간 입구
Vo: 보이드

Claims (10)

  1. 기판 상에 게이트 구조체들을 형성하고,
    상기 게이트 구조체들을 덮고 상기 게이트 구조체들의 사이의 상기 기판의 표면을 노출시키는 컨택 홀을 갖고 실리콘 산화물을 포함하는 상부 층간 절연층을 형성하고, 및
    상기 컨택 홀을 채우는 컨택 구조체를 형성하는 것을 포함하되,
    상기 컨택 구조체를 형성하는 것은,
    상기 컨택 홀의 내벽 상에 컨포멀하게 절연성 컨택 스페이서를 형성하되, 상기 절연성 컨택 스페이서는 탄소(C)를 함유하는 실리콘 산화물을 포함하고,
    상기 컨택 스페이서 상에 컨포멀하게 배리어 금속층을 형성하되, 상기 배리어 금속층은 상기 기판의 상기 표면과 접촉하고, 및
    상기 컨택 홀을 채우도록 상기 배리어 금속층 상에 컨택 플러그를 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  2. 제1항에 있어서,
    상기 게이트 구조체들을 형성하기 전에,
    상기 기판 상에 예비 게이트 구조체들을 형성하고,
    상기 예비 게이트 구조체들의 사이에 노출된 상기 기판 내에 인, 비소, 또는 붕소 이온을 주입하여 소스/드레인 영역을 형성하고, 및
    상기 예비 게이트 구조체들을 상기 게이트 구조체로 변환하는 것을 더 포함하는 반도체 소자를 제조하는 방법.
  3. 제2항에 있어서,
    상기 예비 게이트 구조체들을 형성하는 것은,
    상기 기판 상에 실리콘 산화물을 포함하는 표면 절연층을 형성하고,
    상기 표면 절연층 상에 다결정 실리콘을 포함하는 희생 패턴을 형성하고,
    상기 희생 패턴 상에 실리콘 질화물을 포함하는 하드 마스크 패턴을 형성하고,
    상기 희생 패턴의 측면들 상에 실리콘 산화물을 포함하는 내부 스페이서를 형성하고, 및
    상기 내부 스페이서 상에 실리콘 질화물을 포함하는 외부 스페이서를 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  4. 제3항에 있어서,
    상기 예비 게이트 구조체들을 상기 게이트 구조체로 변환하는 것은,
    상기 예비 게이트 구조체들을 덮는 하부 층간 절연층을 형성하고,
    상기 하부 층간 절연층을 평탄화하여 상기 하드 마스크 패턴을 노출시키고,
    상기 하드 마스크 패턴 및 상기 희생 패턴을 제거하여, 상기 표면 절연층 및 상기 내부 스페이서로 정의되는 게이트 전극 공간을 형성하고,
    상기 게이트 전극 공간 내의 상기 표면 절연층의 표면 및 상기 내부 스페이서의 내벽들 상에 컨포멀하게 게이트 유전막을 형성하고, 및
    상기 게이트 전극 공간을 채우도록 상기 게이트 유전막 상에 게이트 전극을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  5. 제1항에 있어서,
    상기 절연성 컨택 스페이서를 형성하는 것은,
    상기 상부 층간 절연층 및 상기 하부 층간 절연층을 관통하여 상기 기판의 표면을 노출시키는 예비 컨택 홀을 형성하고,
    상기 외부 스페이서가 노출되도록 상기 예비 컨택 홀을 수평으로 확장시켜 상기 컨택 홀을 형성하고,
    상기 컨택 홀의 내벽, 상기 노출된 기판의 표면, 및 상기 노출된 외부 스페이서 상에 상기 기판의 표면이 노출되도록 상기 절연성 컨택 스페이서를 형성하는 것을 포함하는 포함하는 반도체 소자를 제조하는 방법.
  6. 제1항에 있어서,
    상기 게이트 구조체들은,
    상기 기판 상에 형성되고 실리콘 산화물을 포함하는 표면 절연층,
    상기 표면 절연층 상에 형성되고 금속 산화물을 포함하는 게이트 유전막,
    상기 게이트 유전막 상에 형성되고 금속을 포함하는 게이트 전극, 상기 게이트 유전막은 상기 게이트 전극의 하면 및 측면들을 감싸고,
    상기 게이트 유전막의 외측면들 상에 형성되고 실리콘 산화물을 포함하는 내부 스페이서, 및
    상기 내부 스페이서의 외측면들 상에 형성되고 실리콘 질화물을 포함하는 외부 스페이서를 더 포함하는 반도체 소자를 제조하는 방법.
  7. 제6항에 있어서,
    상기 컨택 홀을 형성하는 것은,
    상기 기판의 표면을 노출하는 예비 컨택 홀을 형성하고,
    상기 예비 컨택 홀을 확장하여 상기 외부 스페이서의 일부를 더 노출시키는 확장된 컨택 홀을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  8. 제7항에 있어서,
    상기 확장된 컨택 홀을 형성하는 것은,
    상기 노출된 외부 스페이서를 부분적으로 제거하여 빈 공간을 형성하고, 및
    상기 빈 공간을 채우도록 절연성 물질을 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
  9. 제8항에 있어서,
    상기 절연성 물질을 형성하는 것은 상기 빈 공간 내에 보이드가 형성되는 것을 더 포함하는 반도체 소자를 제조하는 방법
  10. 기판 상에 인접하는 두 개의 게이트 구조체들을 형성하되, 상기 두 개의 게이트 구조체들은, 각각,
    상기 기판 상에 형성된 게이트 유전막,
    상기 게이트 유전막 상에 형성된 게이트 전극,
    상기 게이트 유전막과 상기 게이트 전극의 양 측면들 상에 형성된 게이트 스페이서들을 포함하고,
    상기 두 게이트 구조체들의 사이를 채우는 하부 층간 절연층을 형성하고,
    상기 게이트 구조체들 및 상기 하부 층간 절연층을 덮는 상부 층간 절연층을 형성하고,
    상기 상부 층간 절연층 및 상기 하부 층간 절연층을 수직으로 관통하여 상기 게이트 구조체들의 사이의 상기 기판의 표면을 노출시키는 컨택 홀을 형성하고,
    상기 컨택 홀의 내벽 상에 컨포멀하게 절연성 컨택 스페이서를 형성하되, 상기 절연성 컨택 스페이서는 상기 하부 층간 절연층 및 상기 상부 층간 절연층 보단 낮은 유전율을 갖도록 카본을 포함하고, 및
    상기 컨택 홀을 채우고 상기 기판의 표면과 접촉하는 컨택 플러그를 형성하는 것을 포함하는 반도체 소자를 제조하는 방법.
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