KR20170077764A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20170077764A
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Abstract

반도체 장치의 제조 방법이 다음과 같이 제공된다. 에피층이 액티브 핀 구조 상에 형성된다. 금속 게이트 전극이 상기 액티브 핀 구조 상에 형성된다. 게이트 전극 캡이 상기 금속 게이트 전극의 상면 상에 형성된다. 금속 게이트 스페이서가 상기 금속 게이트 전극의 측벽 상에 형성된다. 상기 에피층 상에 소오스/드레인 전극이 형성된다. 상기 게이트 전극 캡 및 상기 금속 게이트 스페이서를 제거함으로써 에어 스페이서 영역이 형성된다. 상기 에어 스페이서 영역 내에 에어 스페이서가 형성된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 응용에서 더 높은 밀도를 위해, 제조 공정은 트랜지스터의 게이트 전극 및 소오스/드레인 전극과 같은 회로 소자의 최소 배선폭(feature size)을 줄이도록 발전해 왔다. 배선폭이 감소함에 따라, 회로 소자 간의 간격 또한 줄어들고, 따라서 공정 상 변수에 따라 회로 소자 간 누전(electrical shorts)이 발생할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 생산성과 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 생산성과 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 액티브 핀 구조 및 고립 영역을 형성하고, 상기 액티브 핀 구조 상에, 에피층을 형성하고, 상기 액티브 핀 구조 상에, 제1 금속 게이트 전극 및 제2 금속 게이트 전극을 형성하고, 상기 제1 및 제2 금속 게이트 전극의 상면 상에, 각각 제1 게이트 전극 캡 및 제2 게이트 전극 캡을 형성하고, 서로 마주 보는 상기 제1 금속 게이트 전극의 제1 측벽 및 상기 제2 금속 게이트 전극의 제1 측벽 상에, 각각 제1 금속 게이트 스페이서 및 제2 금속 게이트 스페이서를 형성하되, 상기 에피층은 상기 제1 금속 게이트 스페이서 및 상기 제2 금속 게이트 스페이서 사이에 개재되고, 상기 제1 및 제2 금속 게이트 스페이서 사이의 상기 에피층 상에, 소오스/드레인 전극을 형성하고, 상기 제1 및 제2 게이트 전극 캡과, 상기 제1 및 제2 금속 게이트 스페이서를 제거하여 에어 스페이서 영역을 형성하고, 상기 에어 스페이서 영역 내에 제1 및 제2 에어 스페이서를 형성하는 것을 포함하고, 상기 제1 에어 스페이서는 상기 소오스/드레인 전극 및 상기 제1 금속 게이트 전극 사이에 개재되고, 상기 제2 에어 스페이서는 상기 소오스/드레인 전극 및 상기 제2 금속 게이트 전극 사이에 개재된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 액티브 핀 구조 및 고립 영역을 형성하고, 상기 액티브 핀 구조 상에, 제1 더미 게이트 전극 및 제2 더미 게이트 전극을 형성하고, 서로 마주 보는 상기 제1 더미 게이트 전극의 제1 측벽 및 상기 제2 더미 게이트 전극의 제1 측벽 상에, 각각 제1 더미 게이트 스페이서 및 제2 더미 게이트 스페이서를 형성하고, 상기 제1 및 제2 더미 게이트 스페이서 사이의 상기 액티브 핀 구조 상에, 에피층을 형성하고, 상기 제1 및 제2 더미 게이트 스페이서를 제거하고, 상기 제1 및 제2 더미 게이트 전극을, 각각 제1 및 제2 금속 게이트 전극으로 치환하고, 상기 제1 금속 게이트 전극의 제1 측벽 및 상기 제2 금속 게이트 전극의 제1 측벽 상에, 각각 제1 금속 게이트 스페이서 및 제2 금속 게이트 스페이서를 형성하고, 상기 제1 금속 게이트 스페이서 및 상기 제2 금속 게이트 스페이서 사이의 상기 에피층 상에, 소오스/드레인 전극을 형성하고, 상기 제1 및 제2 금속 게이트 스페이서를 에어 스페이서로 치환하는 것을 포함하고, 상기 에어 스페이서는, 상기 소오스/드레인 전극과 상기 제1 금속 게이트 스페이서 사이 및 상기 소오스/드레인 전극과 상기 제2 금속 게이트 스페이서 사이에 개재된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 액티브 핀 구조 및 고립 영역을 포함하는 기판, 상기 액티브 핀 구조 상에 배치되는 제1 금속 게이트 전극 및 제2 금속 게이트 전극, 상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극 사이에 개재되고, 제1 폭을 갖는 상부 및 상기 제1 폭보다 작은 제2 폭을 갖는 하부를 포함하는 소오스/드레인 전극 및 상기 소오스/드레인 전극의 상기 하부를 둘러싸는 에어 스페이서를 포함하고, 상기 에어 스페이서는 상기 소오스/드레인 전극의 상기 상부 아래에 배치되고, 상기 에어 스페이서는, 상기 제1 금속 게이트 전극과 상기 소오스/드레인 전극의 상기 하부 사이 및 상기 제2 금속 게이트 전극과 상기 소오스/드레인 전극의 상기 하부 사이에 개재된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대한 흐름도이다.
도 2a 내지 도 17a는 도 1의 흐름도에 따라 형성된 반도체 장치의 평면도이다.
도 2b 내지 도 17b는 도 2a 내지 도 17a의 X-X'을 따라서 절단한 단면도이다.
도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대한 흐름도이다.
도 19 내지 도 21은 도 18의 단계(500')에서 형성된 반도체 장치의 단면도이다.
도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대한 흐름도이다.
도 23 내지 도 25는 도 22의 단계(500'' 내지 800)에서 형성된 반도체 장치의 단면도이다.
도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 갖는 반도체 모듈이다.
도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 갖는 전자 시스템의 블록 다이어그램이다.
도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 갖는 반도체 장치를 갖는 전자 시스템의 블록 다이어그램이다.
도면의 간결함과 명료성을 위해, 도면에 도시된 구성 요소는 반드시 비례로 도시되지는 않을 수 있다. 예를 들어, 몇몇 구성 요소의 크기는 명료성을 위해 다른 구성 요소에 비해 과장된다. 게다가, 적절하다고 여겨지는 곳에서, 참조 번호는 상응하거나 유사한 구성 요소를 지시하기 위해 도면 중에서 반복되었다.
비록 몇몇 단면도에 상응하는 평면도 및/또는 사시도는 도시되지 않을 수 있지만, 여기에서 도시된 장치 구조의 단면도는 평면도에 도시되는 것처럼 2개의 다른 방향, 및/또는 사시도에 도시되는 것처럼 3개의 다른 방향으로 연장되는 복수의 장치 구조를 뒷받침한다. 2개의 다른 방향은 서로 직교할 수도 있고, 아닐 수도 있다. 복수의 장치 구조는 같은 전자 장치에 집적될 수 있다. 예를 들어, 장치 구조(예를 들어, 메모리 셀 구조 또는 트랜지스터 구조)가 단면도에 도시된 경우, 전자 장치는 전자 장치의 평면도에 의해 도시되는 것처럼, 복수의 장치 구조(예를 들어, 메모리 셀 구조 또는 트랜지스터 구조)를 포함할 수 있다. 복수의 장치 구조는 일렬로 및/또는 2차원의 패턴으로 배열될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
이하에서, 도1, 도2 내지 도 17a 및 도 2b 내지 도 17b를 참고하여, 반도체 장치의 제조 방법이 설명된다. 도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대한 흐름도이다. 도 2a 내지 도 17a는 도 1의 흐름도에 따라 형성된 반도체 장치의 평면도이다. 도 2b 내지 도 17b는 도 2a 내지 도 17a의 X-X'을 따라서 절단한 단면도이다. 예를 들어, 반도체 장치는 게이트 전극 및 소오스/드레인 전극 사이의 에어 스페이서를 갖는 트랜지스터를 포함할 수 있다. 에어 스페이서는 게이트 전극 및 소오스/드레인 전극 사이에서 전기적 절연(electrical isolation)의 역할을 할 수 있다.
도 2a는 도 1의 단계(100)가 본 발명의 몇몇 실시예에 따라 수행된 후에, 기판 상에 형성되는 복수의 더미 게이트 패턴의 평면도이다. 도 2b는 본 발명의 몇몇 실시예에 따라 도 2a의 X-X'을 따라서 절단한 단면도이다.
도 2a 및 도 2b를 참고하면, 기판(100)은 Si 또는 Si-Ge 합금을 포함하는 반도체 물질로 형성될 수 있다. 몇몇 실시예에서, 기판(100)은 액티브 핀 구조(110) 및 고립 영역(120)을 포함한다. 액티브 핀 구조(110)는 고립 구조(120)로부터 돌출된다. 액티브 핀 구조(110)는 제1 방향(x축)으로 연장되고, 고립 영역(120)에 의해 둘러싸인다. 액티브 핀 구조(110)의 상면은 고립 구조(120)의 상면보다 높다.
액티브 핀 구조(110)는 트랜지스터의 일부이고, 트랜지스터에 인가된 게이트 전압에 의해 전류가 흐르는 채널 영역을 제공한다.
기판(100) 상에 복수의 더미 게이트 구조(200)가 형성된다. 더미 게이트 구조(200)는 제1 더미 게이트 구조(200A)를 포함한다. 제1 더미 게이트 구조(200A)는 제2 방향(y축)으로 연장되고, 액티브 핀 구조(110)와 교차한다. 이온 주입 공정 또는 확산 공정을 사용하여 컨택 영역(400)에 불순물 원자를 도핑함으로써, 한 쌍의 소오스/드레인(미도시)이 제1 더미 게이트 구조(200A)의 양측에 형성된다. 소오스/드레인은 액티브 핀 구조(110)의 컨택 영역(400)에 형성된다. 몇몇 실시예에서, 소오스/드레인 컨택 및 소오스/드레인 전극은 소오스/드레인 상에 형성될 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 수행한 후에, 제1 더미 게이트 구조(200A)는 트랜지스터가 될 것이다.
또한, 더미 게이트 구조(200)는, 고립 영역(120) 상에 배치되는 제2 더미 게이트 구조(200B1 및 200B2)를 포함한다. 제2 더미 게이트 구조(200B1 및 200B2)는 트랜지스터로 기능하지 않는다. 설명의 편의를 위해, 반도체 장치의 한정된 영역이 도면에 도시된다. 제2 더미 게이트 구조(200B1 및 200B2)는 더 연장될 수 있고, 다른 액티브 핀 구조(미도시)와 교차할 수 있다. 이 경우, 제2 더미 게이트 구조(200B1 및 200B2) 및 다른 액티브 핀 구조의 오버랩 영역은 트랜지스터를 형성할 수 있다.
또한, 더미 게이트 구조(200)는, 액티브 핀 구조(110)의 말단부 상에 배치되는 제3 더미 게이트 구조(200C1 및 200C2)를 포함한다. 제3 더미 게이트 구조(200C1 및 200C2)는 액티브 핀 구조(110) 및 고립 영역(120) 사이의 경계 상에 형성된다. 예를 들어, 더미 게이트 구조(200)는 액티브 핀 구조(110) 및 고립 영역(120) 상에 모두 배치될 수 있다.
제3 더미 게이트 구조(200C1 및 200C2)는 트랜지스터로 기능하지 않는다. 설명의 편의를 위해, 반도체 장치의 한정된 영역이 도면에 도시된다. 제3 더미 게이트 구조(200C1 및 200C2)는 더 연장될 수 있고, 다른 액티브 핀 구조(미도시)와 교차할 수 있다. 이 경우, 제2 더미 게이트 구조(200B1 및 200B2) 및 다른 액티브 핀 구조의 오버랩 영역은 트랜지스터를 형성할 수 있다.
설명의 편의를 위해, 액티브 핀 구조(110)는 3개의 더미 게이트 구조(200A, 200C1, 200C2)와 오버랩된다. 그러나 본 발명의 기술적 사상은 이에 제한되지 않고, 4개 또는 그 이상의 더미 게이트 구조는 액티브 핀 구조(100)와 오버랩될 수 있다.
몇몇 실시예에서, 각각의 더미 게이트 구조(200)는 더미 게이트 패턴(210), 마스크 패턴(220) 및 더미 게이트 스페이서(230)를 포함한다.
복수의 트렌치(300)는 더미 게이트 구조(220) 사이에 형성된다. 예를 들어, 트렌치(300)는 2개의 인접한 더미 게이트 스페이서(230) 사이에 형성된다.
더미 게이트 구조(200)는, 예를 들어 x축에 평행한 제1 방향을 따라 반복적으로 배열되고, 더미 게이트 구조(200)는 제1 방향으로 제1 피치(W1)만큼 서로 이격된다. 몇몇 실시예에서, 제1 피치(W1)는 트렌치(300)의 폭이다. 각각의 더미 게이트 구조(200)는, 예를 들어 y축에 평행한 제2 방향을 따라 연장된다. 각각의 더미 게이트 구조(200)는, 액티브 핀 구조(110)의 상면 상에서, z축에 평행한 제3 방향으로 제1 높이(H1)로 세워질 수 있다. 제1 높이(H1)는 액티브 핀 구조(110)의 상면 및 더미 게이트 스페이서(230) 사이에서 측정된 길이이다.
각각의 트렌치(300)는, 각각의 트렌치(300)가 제2 방향으로 연장되도록, 2개의 인접한 더미 게이트 구조(200) 사이에 형성된다. 이 경우, 액티브 핀 구조(110) 상에 형성된 각각의 트렌치(300)는, 제1 피치(W1)/제1 높이(H1)의 형상비(aspect ratio)를 갖는다. 형상비가 더 클수록, 트렌치(300)를 통해 액티브 핀 구조(110) 상에 소오스/드레인 전극을 형성하는 것은 더 어렵다.
더미 게이트 패턴(210)은 기판(100) 상에 형성된다. 몇몇 실시예에서, 더미 게이트 패턴(210)은 비정질 실리콘 또는 폴리실리콘으로 형성될 수 있다. 더미 게이트 패턴(210)은, 추후의 공정에서 RMG(replacement-metal-gate) 공정을 사용하여 금속 게이트 전극으로 대체될 것이다.
마스크 패턴(220)은 더미 게이트 패턴(210)의 상면 상에 형성된다. 각각의 마스크 패턴(220)은 제1 마스크 패턴(220A) 및 제2 마스크 패턴(220B)를 포함한다. 제1 마스크 패턴(220A)은 더미 게이트 패턴(210)의 상면 상에 형성된다. 제2 마스크 패턴(220B)은 제1 마스크 패턴(220A)의 상면 상에 형성된다.
몇몇 실시예에서, 마스크 패턴(220)은, 더미 게이트층(미도시)으로부터 더미 게이트 패턴(210)을 형성하기 위해 식각 마스크로 사용된다. 더미 게이트 패턴(210)의 형성 전에, 더미 게이트층은 기판(100) 상에 기판(100)을 덮으면서 형성된다. 마스크 패턴(220)을 식각 마스크로 사용하는 식각 공정에서, 더미 게이트층은 더미 게이트 패턴(210)으로 패터닝된다. 몇몇 실시예에서, 식각 공정은 반응 이온 식각(RIE; reactive ion etching) 공정을 포함하는 방향성 식각 공정(directional etching process)을 포함할 수 있다.
몇몇 실시예에서, 제1 마스크 패턴(220A)은 실리콘 질화물로 형성될 수 있고, 제2 마스크 패턴(220B)은 실리콘 산화물로 형성될 수 있다. 그러나 본 발명의 기술적 사상은 이에 제한되지 않고, 더미 게이트 패턴층을 더미 게이트 패턴(210)으로 패터닝하기 위해 다양한 물질이 식각 마스크로 기능할 수 있다.
더미 게이트 스페이서(230)는 더미 게이트 패턴(210)의 측벽 상에 형성된다. 각각의 더미 게이트 스페이서(230)는, 각각의 더미 게이트 패턴(210)의 측벽 및 각각의 제1 마스크 패턴(220A)의 측벽을 완전히 덮고, 각각의 제2 마스크 패턴(220B)의 측벽을 부분적으로 덮는다. 몇몇 실시예에서, 예비 게이트 스페이서층(미도시)은, 증착 공정을 사용하여 더미 게이트 패턴(210) 및 마스크 패턴(220) 상에 컨포멀하게(conformally) 형성될 수 있다. 예비 게이트 스페이서층은 더미 게이트 패턴(210), 마스크 패턴(220) 및 기판(100)을 완전히 덮을 수 있다. 예를 들어 RIE 공정을 포함하는 방향성 식각 공정은, 더미 게이트 스페이서(230)를 형성하기 위해 예비 게이트 스페이서층 상에서 수행될 수 있다. RIE 공정의 식각 가스의 방향성 때문에, 더미 게이트 스페이서(230)는, RIE 공정이 완료된 후에 더미 게이트 패턴(210)의 측벽 상에 남는다.
몇몇 실시예에서, 더미 게이트 스페이서(230)는 SiBCN 또는 SiN으로 형성될 수 있다.
더미 게이트 스페이서(230)는, 액티브 핀 구조(110)의 컨택 영역(400)을 정의하는 두께(T)를 가진다. 소오스/드레인 전극은, 추후의 공정에서 컨택 영역(400) 상에 형성된다. 몇몇 실시예에서, 더미 게이트 스페이서(230)는 에어 스페이서로 대체될 수 있다. 이 경우, 에어 스페이서의 폭은 더미 게이트 스페이서(230)의 두께(T)와 실질적으로 동일하거나 또는 두께(T)보다 작을 수 있다.
또한 각각의 더미 게이트 스페이서(230)의 두께(T)는, 추후의 공정에서 에어 스페이서가 금속 게이트 전극 및 소오스/드레인 전극 사이에 형성되도록, 정해질 수 있다. 몇몇 실시예에서, 더미 게이트 스페이서(230)는 에어 스페이서로 대체될 수 있고, 더미 게이트 패턴(210)은 금속 게이트 전극으로 대체될 수 있고, 소오스/드레인 전극은 컨택 영역(400) 상에 형성될 수 있다. 에어 스페이서의 형성은 추후에 설명될 것이다. 금속 게이트 전극은 추후에 설명될 RMG 공정으로 형성될 수 있다.
도 2a 및 도 2b의 방향은, 구체적으로 명시되지 않는 한 다른 도면에서 적용될 수 있고, 따라서 다른 도면 상에서 x, y 및 z축의 표기는 생략된다.
도 3a 및 도 3b는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 1의 단계(200)가 수행된 후에, 컨택 영역(400) 상에 형성되는 에피층(410)을 도시한다. 몇몇 실시예에서, 에피층(410)은 액티브 핀 구조(110)의 상면을 시드층(seed layer)으로 사용하여 에피택시얼하게(epitaxially) 성장될 수 있고, 에피층(410)은 고립 영역(120) 상에 형성되지 않는다. 몇몇 실시예에서, 고립 영역(120)은 실리콘 산화물로 형성될 수 있다. 몇몇 실시예에서, 불순물 원자는, 반응 가스(reactant gases)와 함께 불순물 원자를 흐르게 함으로써 에피층(410)에 도핑될 수 있다. 예를 들어, 반응 가스는 SiH4 또는 H2/SiH4의 혼합물을 포함할 수 있다.
몇몇 실시예에서, 에피층(410)은 실리콘 또는 실리콘 게르마늄(SiGe) 합금으로 형성될 수 있다. 에피층(410)은, 에피층(410) 상에 규화 공정(silicidation process)이 수행된 후에, 금속 규화물로 형성된 소오스/드레인 컨택이 될 수 있다. 규화 공정에서, 에피층(410)은, 소오스/드레인 컨택이 형성되도록 소오스/드레인 전극과 반응할 수 있다. 소오스/드레인 전극은 에피층(410) 상에 형성될 수 있고, 금속으로 형성될 수 있다. 소오스/드레인 컨택은 액티브 핀 구조(110) 및 소오스/드레인 전극 사이의 접촉 저항(contact resistance)을 줄일 수 있다.
도 4a 및 도 4b는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 1의 단계(300)가 수행된 후에, 도 3a 및 도 3b의 결과 구조 상에 형성되는 제1 마스크(M1)를 도시한다. 몇몇 실시예에서, 제1 마스크(M1)는, 액티브 핀 구조(110) 상에 형성되는 더미 게이트 스페이서(230) 및 에피층(410)을 노출시키는 마스크 구멍(M1-O)을 포함한다. 또한 마스크 구멍(M1-O)은 액티브 핀 구조(110) 상에 형성되는 제2 마스크 패턴(220B)을 노출시킨다. 액티브 핀 구조(110)의 말단 상에 형성되는 제2 마스크 패턴(220B)은 마스크 구멍(M1-O)에 의해 부분적으로 노출된다.
몇몇 실시예에서, 제1 마스크(M1)는 고립 영역(120) 상에 형성되는 트렌치(300)를 채운다.
몇몇 실시예에서, 제1 마스크(M1)는, 반사 조절 성질(reflection control properties)을 가진 비정질 탄소계, 유기 실록산계 물질을 포함하는 유기형(organic type) 마스크 물질로 형성될 수 있다. 제1 마스크(M1)는 CVD 공정 또는 스핀온(spin-on) 공정에 의해 형성될 수 있다.
도 5a 및 도 5b는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 1의 단계(300)가 수행된 후에 형성된 제1 컨택 영역(CA1)을 도시한다. 제1 컨택 영역(CA1)은 액티브 핀 구조(110) 상에 형성된 더미 게이트 스페이서(230)를 제거함으로써 형성되고, 마스크 구멍(M1-O)에 의해 노출된다.
몇몇 실시예에서, 습식 식각 공정 또는 건식 식각 공정을 포함하는 등방성 식각 공정이 도 4a 및 도 4b의 결과 구조 상에 수행된다. 제1 마스크(M1)는 식각 마스크로 기능한다. 액티브 핀 구조(110) 상에 형성된 더미 게이트 스페이서(230)는, 마스크 구멍(M1-O)을 통해 제거된다. 등방성 식각 공정의 에칭제(etchants)는, 제1 마스크(M1)의 마스크 구멍(M1-O)에 의해 노출된 더미 게이트 스페이서(230)에 도달할 수 있다. 또한, 등방성 식각 공정에서 더미 게이트 스페이서(230)는 제2 방향(y축)을 따라서도 식각되기 때문에, 에칭제는 제1 마스크(M1) 아래의 더미 게이트 스페이서(230)에도 도달할 수 있다.
몇몇 실시예에서, 더미 게이트 스페이서(230)는 SiN 또는 SiBCN으로 형성될 수 있다.
몇몇 실시예에서, 제1 컨택 영역(CA1)은 에피층(410)을 둘러싼다. 제1 컨택 영역(CA1)은, 제1 마스크(M1)의 마스크 구멍(M1-O)을 통해 더미 게이트 스페이서(230)를 제거함으로써 확보된 공간을 포함한다. 등방성 식각 공정이 완료된 후에, 제1 컨택 영역(CA1)의 코너(CA1-C1 내지 CA1-C4)는, 더미 게이트 패턴(210) 및 남은 더미 게이트 스페이서(230A)의 교차점에 의해 정의된다.
몇몇 실시예에서, 에어 스페이서(미도시)는 제1 컨택 영역(CA1) 내에 형성될 것이다. 등방성 식각 공정 때문에, 제1 컨택 영역(CA1)이 제2 방향(y축)을 따라 커지도록, 제1 마스크(M1) 아래의 더미 게이트 스페이서(230)의 부분 또한 제거된다. 제1 마스크(M1)의 마스크 구멍(M1-O)을 통해, 에칭제는 제1 마스크(M1)에 의해 가려진 더미 게이트 스페이서(230)에 도달할 수 있고, 도 4a 및 도 4b의 더미 게이트 스페이서(230)는 등방으로(isotropically) 식각된다. 제1 마스크(M1)에 의해 완전히 가려지고 고립 영역(120)에 배치되는 더미 게이트 스페이서(230)는, 등방성 식각 공정이 완료된 후에도 남는다.
도 6a 및 도 6b는, 본 발명의 기술적 사상의 몇몇 실시예에 따른 도 1의 단계(350)가 수행된 후에, 도 5a 및 도 5b의 결과 구조 상에 형성된 예비 라이너층(500')을 도시한다. 몇몇 실시예에서, 예비 라이너층(500')은 더미 게이트 패턴(210)을 덮는다. 예비 라이너층(500')의 형성 전에, 더미 게이트 패턴(210)의 측벽은, 도 5b에 도시된 것처럼, 액티브 핀 구조(110) 상에 형성된 더미 게이트 스페이서(230)를 제거함으로써 노출된다.
또한 예비 라이너층(500')은 도 5a 및 도 5b의 남은 더미 게이트 스페이서(230A)의 측벽 상에 형성된다.
예비 라이너층(500')은, 예비 라이너층(500')이 트렌치(300)를 채우지 않는 정도 및 예비 라이너층(500')이 RMG 공정에서 제1 층간 절연 패턴을 보호할 수 있는 정도의 두께(T2)를 가질 수 있다. RMG 공정이 수행되기 전에, 제1 층간 절연 패턴(미도시)은 트렌치(300)를 완전히 채울 수 있다.
몇몇 실시예에서, 예비 라이너층(500')은 SiBCN 또는 SiN으로 형성될 수 있다.
도 7a 및 도 7b는, 본 발명의 기술적 사상의 몇몇 실시예에 따른 도 1의 단계(350)가 수행된 후의 제1 층간 절연 패턴(600)을 도시한다. 몇몇 실시예에서, 층간 절연층(미도시)은 도 6a 및 도 6b의 라이너(500) 및 제2 마스크 패턴(220B) 상에 형성된다. 층간 절연층은, 제1 및 제2 마스크 패턴(220A, 220B)을 완전히 덮으면서, 도 6a 및 도 6b의 트렌치(300)를 완전히 채울 수 있다. 층간 절연층은, 제1 층간 절연 패턴(600) 및 라이너(500)를 형성하기 위해 평탄화 공정을 사용하여 평탄화될 수 있다. 예를 들어, 평탄화 공정은 에치백 공정 또는 화학적 기계적 연마(CMP; chemically-mechanical polishing) 공정을 포함할 수 있다.
몇몇 실시예에서, 평탄화 공정이 완료된 후에, 제2 마스크 패턴(220B)은 제거되고 제1 마스크 패턴(220A)은 남는다. 제1 마스크 패턴(220A)의 상면은 제1 층간 절연 패턴(600)의 상면과 동일 평면을 이룰 수 있다.
몇몇 실시예에서, 예비 라이너층(500')은 평탄화 공정 후에 라이너(500)가 된다. 라이너(500)는 더미 게이트 전극(210)의 측벽 및 남은 더미 게이트 스페이서(230A)를 덮는다. 또한 라이너(500)는 에피층(410)을 덮는다.
도 8a 및 도 8b는, 본 발명의 기술적 사상의 몇몇 실시예에 따른 도 1의 단계(400)가 수행된 후에 형성된 복수의 금속 게이트 전극(700)을 도시한다. RMG 공정은 도 7a 및 도 7b의 결과 구조 상에 수행된다. RMG 공정에서, 제1 마스크 패턴(220A) 및 더미 게이트 패턴(210)은 제거될 수 있고, 금속 게이트 전극(700)은 기판 상에서 도 7b의 더미 게이트 패턴(210)의 자리에 형성된다.
몇몇 실시예에서, 금속 게이트 전극(700)은 Al, W 또는 Cu로 형성될 수 있다.
복수의 게이트 전극 캡(710)은 금속 게이트 전극(700)의 상면 상에 형성된다. 몇몇 실시예에서, 게이트 전극 캡(710)은 SiBCN 또는 SiN으로 형성될 수 있다.
RMG 공정에서, 라이너(500)는, 제1 마스크 패턴(220A) 및 더미 게이트 패턴(210)이 제거되는 동안에, 제1 층간 절연 패턴(600)을 보호할 수 있다. 제1 마스크 패턴(220A) 및 더미 게이트 패턴(210)은, 도 7b에 도시된 것처럼, 더미 게이트 스페이서(230) 및 라이너(500) 사이에 배치된다. RMG 공정 다음에는, 에치백 공정 또는 CMP 공정을 포함하는 평탄화 공정이 따른다. 이 경우, 게이트 전극 캡(710)의 상면, 제1 층간 절연 패턴(600)의 상면 및 라이너(500)의 상면은 서로 동일 평면을 이룰 수 있다.
컨택 홀의 형성은, 도 9a 내지 도 13a, 도9B 내지 도 13b를 참조하여 설명될 것이다.
도 9a 및 도 9b는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 수행되는 단계(500)에서 형성된 제2 마스크(M2)를 도시한다. 몇몇 실시예에서, 제2 마스크(M2)는, 에피층(410A, 410B)을 각각 노출시키기 위한 마스크 구멍(M2-O1, M2-O2)을 포함한다. 제2 마스크(M2)의 마스크 구멍(M2-O1)의 폭은, 제1 및 제2 방향에서 에피층(410)의 폭보다 작다. 도 9a에서, 에피층(410)은 대시선(dash line)을 사용하여 표현된다. 예를 들어, 도 9a에 도시된 평면도에서, 마스크 구멍(M2-O1)은 에피층(410A)을 완전히 덮고, 도 9a에 도시된 평면도에서, 마스크 구멍(M2-O2)은 에피층(410B)을 완전히 덮는다. 에피층(410A)의 경계는 마스크 구멍(M2-O1) 내에 배치되고, 에피층(410B)의 경계는 마스크 구멍(M2-O2) 내에 배치된다.
몇몇 실시예에서, 산화층(610)은, 제2 마스크(M2)가 형성되기 전에, 도 8a 및 도 8b의 결과 구조 상에 형성될 수 있다. 산화층(610) 및 제1 층간 절연 패턴(600)은 같은 물질로 형성될 수 있다. 제2 마스크(M2)는 산화층(610) 상에 형성된다. 몇몇 실시예에서, 제1 층간 절연 패턴(600)은 실리콘 산화물로 형성될 수 있다.
몇몇 실시예에서, 제2 마스크(M2)는, 에피층(410A, 410B) 및 에피층(410A, 410B) 사이에 배치되는 게이트 전극 캡(710)을 노출시키기 위한 단일 구멍을 가질 수 있다.
몇몇 실시예에서, 제2 마스크(M2)는 포토레지스트층(M2-1), 비정질 탄소층(M2-2) 및 실리콘 반사 방지 코팅(Si-ARC)층(M2-3)을 포함한다. 포토레지스트층(M2-1)은 제1 구멍폭(OW1)을 갖도록 패터닝될 수 있다. 그리고, 적어도 하나의 식각 공정을 사용하여, 비정질 탄소층(M2-2) 및 실리콘 반사 방지 코팅층(M2-3)은, 마스크 구멍(M2-O1, M2-O2)의 바닥에서 제2 구멍폭(OW2)을 갖도록 식각된다. 이 방법을 사용하여, 마스크 구멍(M2-O1, M2-O2)은, 포토라이소그래피 장비(photolithography equipment)를 사용하여 얻어지는 제1 구멍폭(OW1)보다 작은 제2 구멍폭(OW2)을 가질 수 있다. 예를 들어, 만일 포토라이소그래피 장비가 EUV(extreme ultraviolet) 파장을 사용한다면, 제1 구멍폭(OW1)은 약 20nm일 수 있고, 제2 구멍폭(OW2)은 약 12nm일 수 있다. 그러나 본 발명의 기술적 사상은 이에 제한되지 않고, 포토라이소그래피 장비에 따라 구멍폭(OW1, OW2)은 다른 크기를 가질 수 있다. 이하에서, 제1 층간 절연 패턴(600) 및 산화층(610)을 총괄하여 제1 층간 절연 패턴(600)으로 지칭될 수 있다.
도 10a 및 도 10b는, 컨택 영역(400) 상에 형성된 제1 예비 컨택 홀(PCH1, PCH2)을 도시한다. 몇몇 실시예에서, 에피층(410) 상에 형성된 제1 층간 절연 패턴(600)은 방향성 식각 공정을 사용하여 식각된다. 방향성 식각 공정에서, 제2 마스크(M2)는, 액티브 핀 구조(110) 상에 배치되는 제1 예비 컨택 홀(PCH1, PCH2)을 형성하기 위해, 식각 마스크로 사용될 수 있다.
몇몇 실시예에서, 제1 예비 컨택 홀(PCH1, PCH2)은, 제1 예비 컨택 홀(PCH1, PCH2)을 통해 액티브 핀 구조(110) 상에 형성된 라이너(500)를 노출시키도록, 제1 층간 절연 패턴(600)을 관통한다. 라이너(500)는, 제1 층간 절연 패턴(600)을 위한 방향성 식각 공정에서 에치스토퍼(etch stopper)로 기능할 수 있다. 에피층(410)은, 제1 층간 절연 패턴(600)을 위한 방향성 식각 공정에서, 라이너(500)에 의해 보호될 수 있다.
몇몇 실시예에서, 제1 예비 컨택홀(PCH1, PCH2)은 아래로 갈수록 폭이 감소하고, 제1 층간 절연 패턴(600)의 노출된 측벽은 제2 마스크(M2)의 마스크 구멍(M2-O1, M2-O2)을 통해 도 10a의 평면도에서 보여진다.
도 11a 및 도 11b에서, 예비 금속 게이트 스페이서(240)는, 도 1의 단계(510)에서 수행된 에치백 공정을 사용하여 액티브 핀 구조(110) 상에 형성된다. 몇몇 실시예에서, 단계(510)의 에치백 공정이 수행되기 전에, 도 10b의 제1 예비 컨택 홀(PCH1, PCH2)을 통해 제1 층간 절연 패턴(600) 및 라이너(500)를 제거하기 위해, 등방성 식각 공정이 도 10a 및 도 10b의 결과 구조 상에 수행될 수 있다. 몇몇 실시예에서, 제2 마스크(M2)는 등방성 식각 공정을 위한 식각 마스크로 사용될 수 있다.
도 10b의 제1 층간 절연 패턴(600)은, COR 또는 희석된 HF(Diluted HF)를 에칭제로 사용하는 습식 식각으로 제거될 수 있다. 이 경우, 라이너(500)는 에치스토퍼로 기능할 수 있다. 라이너(500)는, 금속 게이트 전극(700), 게이트 전극 캡(710) 및 에피층(410)에 대한 식각 선택비(etch selectivity)를 갖는 에칭제를 사용하는 습식 식각 공정 또는 건식 식각 공정으로 제거될 수 있다.
고립 영역(120) 상에 배치되는 제1 층간 절연 패턴(600)은 등방성 식각 공정이 수행된 후에 남는다.
액티브 핀 구조(110) 상에 형성된 제1 층간 절연 패턴(600) 및 라이너(500)를 제거하기 위한 등방성 식각 공정 후에, 예비 금속 게이트 스페이서층(미도시)은 등방성 식각 공정의 결과 구조 상에 컨포멀하게 형성될 수 있다. 등방성 식각 공정에서, 제1 층간 절연 패턴(600) 및 라이너(500)는 도 10b의 제1 예비 컨택 홀(PCH1, PCH2)을 통해 제거된다.
몇몇 실시예에서, 예비 금속 게이트 스페이서층은, 도 10b의 제1 예비 컨택 홀(PCH1, PCH2)을 완전히 채우지 않고 컨포멀하게 형성된다. 그리고, RIE 공정을 포함하는 방향성 식각 공정은, 도 11b의 예비 금속 게이트 스페이서(240)를 형성하기 위해 예비 금속 게이트층 스페이서층 상에 수행될 수 있다. 이 방향성 식각 공정은 에치백 공정으로 지칭될 수 있다. 에치백 공정에서, 예비 금속 게이트 스페이서(240)는 금속 게이트 전극(700) 및 에피층(410) 사이에 형성된다. 예비 금속 게이트 스페이서(240)는, 등방성 식각 공정에 의해 노출된 금속 게이트 전극(700) 및 게이트 전극 캡(710)의 측벽 상에 형성된다.
제2 예비 컨택 홀(PCH1', PCH2')은 예비 금속 게이트 스페이서(240) 및 에피층(410)에 의해 정의된다. 예를 들어, 제2 예비 컨택 홀(PCH1', PCH2')은 예비 금속 게이트 스페이서(240)에 의해 둘러싸인다.
도 1의 단계(500)를 사용하는 컨택 홀(CH1, CH2)의 형성은 도 12a, 도 13a, 도 12b, 도 13b를 참조하여 설명된다.
도 12a 및 도 12b는 예비 금속 게이트 스페이서(240) 상에 형성된 유기 평탄화층(OPL; 620)을 도시한다. 몇몇 실시예에서, 유기 평탄화층(620)은 스핀온 코팅 공정(spin-on coating process)를 사용하여 형성될 수 있다. 도 11b에 도시된 것처럼, 유기 평탄화층(620)은 제2 예비 컨택 홀(PCH1', PCH2')을 완전히 채운다.
몇몇 실시예에서, 도 1의 단계(520)의 챔퍼링(chamfering) 공정은 유기 평탄화층(620) 상에 적용된다. 챔퍼링 공정에서, 유기 평탄화층(620)은, 제2 예비 컨택 홀(PCH1', PCH2')에서 대시선(dashed lines)으로 표시된 것처럼, 미리 정해진 깊이까지 식각될 수 있다. 챔퍼링 공정은, 유기 평탄화층(620) 및 예비 금속 게이트 스페이서(240)를 제거하기 위해 등방성 식각 공정을 사용하여 수행될 수 있다. 등방성 식각 공정의 에칭제는, 층간 절연 패턴(600)에 대한 유기 평탄화층(620) 및 예비 금속 게이트 스페이서(240)의 식각 선택비를 가질 수 있다. 예를 들어, 등방성 식각 공정은, 유기 평탄화층(620)을 제거하기 위해 산소 플라즈마를 사용할 수 있다.
챔퍼링 공정에서, 금속 게이트 스페이서(240') 및 남은 유기 평탄화층(600')은 제2 예비 금속 컨택 홀(PCH1', PCH2') 내에만 남는다. 그리고 남은 유기 평탄화층(600')은, 도 13a 및 도 13b에 도시된 것처럼, 컨택 홀(CH1, CH2)을 형성하기 위해 제거된다.
도 13a 및 도 13b는, 도 1의 단계(500)가 수행된 후에 형성된 컨택 홀(CH1, CH2)을 도시한다. 컨택 홀(CH1, CH2)은, 컨택 홀(CH1, CH2)의 상부에 제1 폭(W11)을 가지고, 컨택 홀(CH1, CH2)의 하부에 제2 폭(W12)을 가진다. 컨택 홀(CH1, CH2)은, 컨택 홀(CH1, CH2)의 형상비(aspect ratio)를 줄이기 위해 T형(T-shaped)이다. 도 13에 도시된 것처럼, 에피층(410A, 410B)은 금속 게이트 스페이서(240') 사이에 배치되고, 금속 게이트 스페이서(240')는 금속 게이트 전극(700)의 측벽을 덮는다. 금속 게이트 스페이서(240')는, 남은 더미 게이트 스페이서(230A) 및 남은 더미 게이트 스페이서(230A) 사이에 배치되는 층간 절연 패턴(600)과 접한다.
도 14a 및 도 14b는, 본 발명의 기술적 사상의 몇몇 실시예에 따른 도 1의 단계(600)가 수행된 후에, 컨택 홀(CH1, CH2)에 형성된 소오스/드레인 전극(420)을 도시한다. 몇몇 실시예에서, 금속층(미도시)은 도 13a 및 도 13b의 결과 구조 상에 형성될 수 있다. 금속층은 컨택 홀(CH1, CH2)를 완전히 채운다. 에치백 공정 또는 CMP 공정을 포함하는 평탄화 공정은, 소오스/드레인 전극(420)을 형성하기 위해 수행될 수 있다. 컨택 홀(CH1, CH2)에 채워진 평탄화된 금속층은 소오스/드레인 전극(420)이 된다. 소오스/드레인 전극(420)은 Al, W 또는 Cu를 포함하는 금속으로 형성될 수 있다. 몇몇 실시예에서, 소오스/드레인 전극(420)은 2개 이상의 금속층이 서로 적층되어 형성될 수 있다. 소오스/드레인 전극(420)은 예를 들어, Ti, Mo 또는 Ta을 더 포함할 수 있다.
소오스/드레인 전극(420)은 하부 및 상부를 포함한다. 예를 들어, 하부는 에피층(410)과 접하고, 상부는 금속 게이트 스페이서(240') 상에 형성된 돌출부(420-OP)를 포함한다. 몇몇 실시예에서, 규화 공정은 소오스/드레인 전극(420)이 형성된 후에 수행될 수 있다. 예를 들어, 소오스/드레인 전극(420)은, 규화물층(미도시)을 형성하기 위해 소오스/드레인 전극(420) 및 액티브 핀 구조(110)의 경계에서 에피층(410)과 반응할 수 있다. 규화물층은 소오스/드레인 전극(420) 및 액티브 핀 구조(110) 사이의 접촉 저항을 줄일 수 있다. 규화물층은 소오스/드레인 컨택으로 지칭될 수 있다.
몇몇 실시예에서, 에피층(410)은 규화물층을 형성하기 위해 완전히 소모될 수 있다. 몇몇 실시예에서, 에피층(410)은 규화물층을 형성하기 위해 부분적으로 소모될 수 있다. 이 경우, 에피층(410)의 일부는 규화 공정이 완료된 후에 남을 수 있다.
에어 스페이서 영역의 형성은 도 15a, 도 16a, 도 15b, 도 16b를 참조하여 설명될 것이다.
도 15a 및 도 15b는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 1의 단계(700)가 수행된 후에, 도 14a 및 도 14b의 결과 구조에서 에어 스페이서 영역을 정의하기 위한 제3 마스크(M3)를 도시한다. 제3 마스크(M3)는 도 16b의 에어 스페이서 영역(ASR)을 노출시키는 마스크 구멍(M3-O)을 포함한다. 마스크 구멍(M3-O)은 소오스/드레인 전극(420)을 노출시킨다. 마스크 구멍(M3-O)은, 액티브 핀 구조(110) 상의 소오스/드레인 전극(420) 사이에 배치되는 도 14b의 제1 게이트 전극 캡(710A)을 완전히 노출시킨다. 마스크 구멍(M3-O)은 도 14b의 제2 게이트 전극 캡(710B1, 710B2)을 부분적으로 노출시킨다. 마스크 구멍(M3-O)은, 고립 영역(120) 상에 배치되는 도 14b의 제3 게이트 전극 캡(710C1, 710C2)을 완전히 덮는다.
비등방성 식각 공정은, 제3 마스크(M3)를 식각 마스크로 사용하여 상기 결과 구조 상에 수행될 수 있다. 제1 게이트 전극 캡(710A)은 완전히 제거된다. 제2 게이트 전극 캡(710B1, 710B2)은, 남은 제2 게이트 전극 캡(710B1', 710B2')이 액티브 핀 구조(110) 상에 형성되도록 부분적으로 제거된다. 액티브 핀 구조(110) 상에 형성된 금속 게이트 전극(700)은 마스크 구멍(M3-O)을 통해 노출된다. 금속 게이트 스페이서(240') 또한 마스크 구멍(M3-O)을 통해 노출된다.
비등방성 식각 공정이 수행된 후에, 남은 제2 게이트 전극 캡(710B1, 710B2') 및 마스크 구멍(M3-O) 내에 배치되는 금속 게이트 스페이서(240')를 완전히 제거하기 위해 등방성 식각 공정이 수행된다.
도 16a 및 도 16b는, 도 1의 단계(700)가 도 15a 및 도 15b를 참조하여 상술한 비등방성 식각 공정 및 등방성 식각 공정을 포함하는 2단계의 식각 공정을 사용하여 수행된 후에, 에어 스페이서 영역(ASR)을 도시한다. 에어 스페이서 영역(ASR)은 소오스/드레인 전극(420)의 측벽을 둘러싼다.
도 17a 및 도 17b는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 1의 단계(800)가 수행된 후에 형성된 에어 스페이서(250)를 도시한다. 제2 층간 절연 패턴(630)은, 증착 공정을 사용하여 도 16a 및 도 16b의 에어 스페이서 영역(ASR)에 형성된다. 제2 층간 절연 패턴(630)을 증착하기 위한 증착 공정은, 제2 층간 절연 패턴(630)이 보이드(voids)를 갖도록 조절될 수 있다. 도 17a에 도시된 것처럼 위에서 보았을 때, 제2 층간 절연 패턴(630)은 에어 스페이서 영역(ASR)을 완전히 채운다. 그러나, 제2 층간 절연 패턴(630)은 그 안에 보이드를 가지고, 상기 보이드는 에어 스페이서(250)와 일치한다. 각각의 에어 스페이서(250)는, 각각의 소오스/드레인 전극(420)의 4개의 측벽 상에 형성되는 에어 스페이서(250A 내지 250D)를 포함한다. 몇몇 실시예에서, 에어 스페이서(250A 내지 250D)는 서로 이격될 수 있다.
에어 스페이서(250A 내지 250D)는 T형 소오스/드레인 전극(420)의 돌출부(420-OP) 아래에 배치된다.
몇몇 실시예에서, 제2 층간 절연 패턴(630)은 액티브 핀 구조(110) 상에 형성되고, 제1 층간 절연 패턴(600)은 고립 영역(120) 상에 형성된다. 몇몇 실시예에서, 제2 층간 절연 패턴(630)은, 제1 층간 절연 패턴(600)의 유전율보다 작은 유전율을 갖는 저유전율 층간 절연 물질로 형성될 수 있다. 예를 들어, 제2 층간 절연 패턴(630)은 유기 석영 유리(OSG; organic silica glasses)를 포함하는 저유전율 층간 절연 물질로 형성되고, 제1 층간 절연 패턴(600)은 실리콘 산화물로 형성된다. 제2 층간 절연 패턴(630)은 저유전율 층간 절연 패턴으로 지칭될 수 있다.
몇몇 실시예에서, 게이트 전극 캡(710)은 고립 영역(120) 상에 형성되고, 제2 층간 절연 패턴(630)은 액티브 핀 구조(110) 상에 형성된다. 예를 들어, 액티브 핀 구조(110) 상에 형성된 금속 게이트 전극(700)은 제2 층간 절연 패턴(630)에 의해 덮일 수 있다.
이하에서, 도 18 내지 도 21을 참조하여, 반도체 장치의 제조 방법이 설명될 것이다. 도 18은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대한 흐름도이다. 도 19 내지 도 21은 도 18의 단계(500')에서 형성된 반도체 장치의 단면도이다.
도 18의 흐름도는, 컨택 홀의 형성을 위한 단계(500')를 제외하고, 도 1의 흐름도와 실질적으로 동일하다. 몇몇 실시예에서, 컨택 홀은, 챔퍼링 공정(520')을 수행함으로써, 그리고 에치백 공정(510')을 수행함으로써 형성될 수 있다. 도 18의 컨택 홀을 형성하기 위한 단계(500')는 도 19 내지 도 21을 참조하여 설명될 것이다.
도 19는, 본 발명의 기술적 사상의 몇몇 실시예에 따른 도 18의 단계(520')에서 형성된 예비 금속 게이트 스페이서층(240P) 및 유기 평탄화층(620)을 도시한다. 예비 금속 게이트 스페이서층(240P) 및 유기 평탄화층(620)의 형성 전에, 액티브 핀 구조(110) 상에 형성된 제1 층간 절연 패턴(600) 및 라이너(500)는, 도 10a 및 도 10b의 결과 구조로부터 등방성 식각 공정을 사용하여 제거될 수 있다. 그리고, 예비 금속 게이트 스페이서층(240P) 및 유기 평탄화층(620)은, 에피층(410)을 노출시키는 제1 예비 컨택 홀(PCH1, PCH2)에 형성된다. 몇몇 실시예에서, 예비 금속 게이트 스페이서층(240P)은, 제1 예비 컨택 홀(PCH1, PCH2)에 의해 노출된 금속 게이트 전극(700)의 측벽 상에 형성된다. 유기 평탄화층(620)은 제1 예비 컨택 홀(PCH1, PCH2)를 완전히 채운다.
제1 층간 절연 패턴(600)은 고립 영역(120) 상에 배치되고, 제1 예비 컨택 홀(PCH1, PCH2)은 액티브 핀 구조(110) 상에 형성된다.
도 20은, 도 18의 단계(520')가 수행된 후에, 예비 금속 게이트 스페이서(240P') 및 식각된 유기 평탄화층(620')을 도시한다. 챔퍼링 공정으로 지칭될 수 있는 단계(520')에서, 도 21의 컨택 홀(CH1, CH2)의 상부는 2개의 인접한 게이트 전극 캡(710) 사이에 형성된다.
도 21은, 도 18의 단계(510')가 수행된 후에 형성된 컨택 홀(CH1, CH2)을 도시한다. 식각된 유기 평탄화층(620')은 완전히 제거된다. 그리고, 식각된 스페이서층(240P') 상에, 컨택 홀(CH1, CH2)을 통해 에피층(410)이 노출될 때까지 에치백 공정이 수행된다. 이 경우, 식각된 스페이서층(240P')의 상면은 식각될 수 있다. 식각된 스페이서층(240P')의 모서리는, 컨택 홀(CH1, CH2)이 Y형(Y-shaped)이 되도록 둥근 형태이고, 식각된 스페이서층(240P')은 금속 게이트 스페이서(240')가 된다. 도 21의 금속 게이트 스페이서(240')는 도 13의 금속 게이트 스페이서(240')로 기능한다.
단계(600 내지 800)는, 금속 게이트 전극 및 소오스/드레인 전극 사이에 에어 스페이서를 갖는 트랜지스터를 형성하기 위해, 도 21의 결과 구조 상에 수행될 수 있다.
이하에서, 도 22 내지 도 25를 참조하여, 반도체 장치의 제조 방법이 설명될 것이다. 도 22는 도 22는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대한 흐름도이다. 도 23 내지 도 25는 도 22의 단계(500'' 내지 800)에서 형성된 반도체 장치의 단면도이다.
도 22의 흐름도는, 컨택 홀의 형성을 위한 단계(500'')를 제외하고, 도 1의 흐름도와 실질적으로 동일하다. 몇몇 실시예에서, 컨택 홀의 형성은, 도 12a 및 도 12b의 챔퍼링 공정을 수행하지 않고 도 11a 및 도 11b의 에치백 공정에 의해 수행될 수 있다. 이 경우, 단계(600 내지 800)는 도 11a 및 도 11b의 결과 구조 상에 수행된다.
도 23은, 본 발명의 기술적 사상의 몇몇 실시예에 따라, 단계(500'', 600)가 도 11a 및 도 11b의 결과 구조 상에 수행된 후에 형성된 금속 게이트 전극(420)을 도시한다.
도 22의 단계(500'')는, 도 11a 및 도 11b의 결과 구조 상에 수행된 평탄화 공정을 포함한다. 평탄화 공정은 에치백 공정 또는 CMP 공정을 포함할 수 있다. 이 경우, 평탄화 공정은, 게이트 전극 캡(710)의 상면이 노출될 때까지 수행될 수 있다. 금속 게이트 스페이서(240')는 평탄화 공정에서 식각된다.
단계(600)에서, 금속층은, 도 11b의 예비 금속 게이트 스페이서(240)에 의해 정의된 제2 예비 컨택 홀(PCH1', PCH2')에 형성된다. 단계(500'')의 평탄화 공정이 수행된 후에, 도 11b의 예비 금속 게이트 스페이서(240)는 금속 게이트 스페이서(240')가 된다.
도 24는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 22의 단계(700)가 수행된 후에 형성된 에어 스페이서 영역(ASR)을 도시한다. 이 단계에서, 금속 게이트 스페이서(240')의 상부를 제거하기 위해 RIE 공정이 먼저 수행되고, 그 다음 금속 게이트 스페이서(240')를 완전히 제거하기 위해 등방성 식각 공정이 수행된다. 상기 2단계의 식각에서, 액티브 핀 구조(110) 상에 배치된 도 23의 게이트 전극 캡(710A, 710B1, 710B2)은, 도 16a 및 도 16b와 유사하게, 고립 영역(120) 상에 배치된 게이트 전극 캡(710C1, 710C2)을 제외하고 완전히 제거된다.
도 25는, 본 발명의 기술적 사상의 몇몇 실시예에 따라 도 22의 단계(800)가 수행된 후에 형성된 에어 스페이서(250)를 도시한다. 이 경우, 에어 스페이서(250)는 금속 게이트 전극(420)에 의해 완전히 덮여지지 않는다. 몇몇 실시예에서, 금속 게이트 전극(700) 및 에어 스페이서(250)는 평면도에서 보았을 때 오버랩될 필요는 없다.
도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 갖는 반도체 모듈이다.
도 26을 참고하면, 반도체 모듈(500)은 반도체 장치(530)를 포함한다. 반도체 장치(530)는 본 발명의 기술적 사상의 몇몇 실시예에 따라 형성될 수 있다. 반도체 장치(530)는 반도체 모듈 기판(510) 상에 배치된다. 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 배치되는 마이크로프로세서(microprocessor; 520)를 더 포함한다. 입출력 터미널(input/output terminals; 540)은 반도체 모듈 기판(510)의 적어도 일측 상에 배치된다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)에 포함될 수 있다.
도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 갖는 전자 시스템의 블록 다이어그램이다.
도 27을 참고하면, 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치는, 전자 시스템(600)에 포함될 수 있다. 전자 시스템(600)은 바디(body; 610), 마이크로프로세서 단위(microprocessor unit; 620), 파워 서플라이(power supply; 630), 기능 단위(function unit; 640) 및 디스플레이 제어기 단위(display controller unit; 650)를 포함한다. 바디(610)는 PCB(printed circuit board) 또는 이와 유사한 것을 가진 시스템보드(system board) 또는 머더보드(motherboard)를 포함할 수 있다. 마이크로프로세서 단위(620), 파워 서플라이(630), 기능 단위(630) 및 디스플레이 제어기 단위(650)는 바디(610) 상에 배치된다. 디스플레이 단위(660)는 바디(610)의 상면 상에 적층될 수 있다. 예를 들어, 디스플레이 단위(660)는, 바디(610)의 표면 상에 배치되고, 디스플레이 제어기 단위(650)에 의해 처리된 이미지를 보여준다. 파워 서플라이(630)는 외부 파워 서플라이로부터 일정한 전압을 받고, 마이크로프로세서 단위(620), 기능 단위(640), 디스플레이 제어기 단위(650) 등에 대한 전압을 제공하기 위해 다양한 전압준위를 제공한다. 마이크로프로세서 단위(620)는 기능 단위(640) 및 디스플레이 단위(660)을 제어하기 위해 파워 서플라이(630)로부터 전압을 받는다. 기능 단위(640)는 전자 시스템(600)의 다양한 기능을 수행할 수 있다. 예를 들어, 전자 시스템(600)이 휴대 전화 또는 이와 같은 이동식 가전 제품인 경우, 기능 단위(640)는 전화를 걸거나, 디스플레이 단위(660)에 비디오를 출력하거나 또는 외부 장치(670)와 함께 통신을 통해 스피커에 목소리를 출력하거나, 것과 같은 무선 통신 기능을 수행하기 위한 다양한 구성 요소를 포함할 수 있다. 카메라가 포함된 경우, 이는 이미지 프로세서로 기능할 수 있다. 몇몇 실시예에서, 만일 전자 시스템(600)이 저장 용량을 늘이기 위해 메모리 카드에 연결된다면, 기능 단위(640)는 메모리 카드 제어기로 기능할 수 있다. 기능 단위(640)는 유무선 통신 단위(680)를 통해 외부 장치(670)와 함께 신호를 교환할 수 있다. 게다가, 전자 시스템(600)이 기능을 확장하기 위해 USB(Universal Serial Bus)를 요구하는 경우, 기능 단위(640)는 인터페이스 제어기로 기능할 수 있다. 기능 단위(640)는 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 포함할 수 있다.
도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 갖는 반도체 장치를 갖는 전자 시스템의 블록 다이어그램이다.
도 28을 참고하면, 전자 시스템(700)은 이동식 장치 또는 컴퓨터에 포함될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), RAM(716; random access memory), 버스(720)를 사용하여 데이터 통신을 수행하기 위해 구성된 사용자 인터페이스(718)를 포함한다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램하고 제어할 수 있다. RAM(716)은 마이크로프로세서(714)의 운영 메모리(operational memory)로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 RAM(716)은 본 발명의 기술적 사상의 몇몇 실시예에 따라 제조된 반도체 장치를 포함할 수 있다.
마이크로프로세서(714), RAM(716) 및/또는 다른 구성 요소는 단일 패키지 내에서 조립될 수 있다. 사용자 인터페이스(718)는 전자 시스템(700)으로 또는 전자 시스템(700)으로부터 데이터를 입력하거나 출력하기 위해 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714)의 운영 코드(operational codes), 마이크로프로세서(714)에 의해 처리된 데이터 또는 외부로부터 수신한 데이터를 저장할 수 있다. 메모리 시스템(712)은 제어기 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 액티브 핀 구조
120: 고립 영역 200: 더미 게이트 구조
220: 마스크 패턴 410: 에피층
420: 소오스/드레인 전극 500: 라이너
700: 더미 게이트 전극 710: 게이트 전극 캡
M1, M2, M3: 마스크 ASR: 에어 스페이서 영역

Claims (20)

  1. 기판 상에, 액티브 핀 구조 및 고립 영역을 형성하고,
    상기 액티브 핀 구조 상에, 에피층을 형성하고,
    상기 액티브 핀 구조 상에, 제1 금속 게이트 전극 및 제2 금속 게이트 전극을 형성하고,
    상기 제1 및 제2 금속 게이트 전극의 상면 상에, 각각 제1 게이트 전극 캡 및 제2 게이트 전극 캡을 형성하고,
    서로 마주 보는 상기 제1 금속 게이트 전극의 제1 측벽 및 상기 제2 금속 게이트 전극의 제1 측벽 상에, 각각 제1 금속 게이트 스페이서 및 제2 금속 게이트 스페이서를 형성하되, 상기 에피층은 상기 제1 금속 게이트 스페이서 및 상기 제2 금속 게이트 스페이서 사이에 개재되고,
    상기 제1 및 제2 금속 게이트 스페이서 사이의 상기 에피층 상에, 소오스/드레인 전극을 형성하고,
    상기 제1 및 제2 게이트 전극 캡과, 상기 제1 및 제2 금속 게이트 스페이서를 제거하여 에어 스페이서 영역을 형성하고,
    상기 에어 스페이서 영역 내에 제1 및 제2 에어 스페이서를 형성하는 것을 포함하고,
    상기 제1 에어 스페이서는 상기 소오스/드레인 전극 및 상기 제1 금속 게이트 전극 사이에 개재되고,
    상기 제2 에어 스페이서는 상기 소오스/드레인 전극 및 상기 제2 금속 게이트 전극 사이에 개재되는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 에피층을 상기 제1 및 제2 금속 게이트 전극으로부터 이격하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 에어 스페이서 영역을 형성하는 것은,
    상기 제1 및 제2 게이트 전극 캡에 대해 비등방성 식각 공정을 수행하여, 상기 제1 및 제2 금속 게이트 스페이서를 노출시키고,
    상기 제1 및 제2 금속 게이트 스페이서를 제거하는 등방성 식각 공정을 수행하여, 상기 에어 스페이서 영역을 형성하는 것을 포함하고,
    상기 에어 스페이서 영역은 상기 액티브 핀 구조를 노출시키는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 게이트 전극 캡을 SiBCN 및 SiN 중 적어도 하나로 형성하고,
    상기 제1 금속 게이트 스페이서를 저유전율 물질로 형성하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 에어 스페이서 영역 내에 상기 제1 및 제2 에어 스페이서를 형성하는 것은,
    상기 에어 스페이서 영역 내에 저유전율 층간 절연 패턴을 형성하여, 상기 제1 및 제2 에어 스페이서가 상기 저유전율 층간 절연 패턴 내에 형성되는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 및 제2 금속 게이트 스페이서를 형성하는 것은,
    상기 제1 금속 게이트 전극의 제1 측벽, 상기 제2 금속 게이트 전극의 제1 측벽 및 상기 에피층 상에, 예비 금속 게이트 스페이서층을 형성하고,
    상기 예비 금속 게이트 스페이서층에 대해 비등방성 식각 공정을 수행하여, 상기 제1 금속 게이트 전극의 제1 측벽 상에 제1 예비 금속 게이트 스페이서와, 상기 제2 금속 게이트 전극의 제1 측벽 상에 제2 예비 금속 게이트 스페이서를 형성하고,
    상기 비등방성 식각 공정을 수행한 후에, 상기 제1 및 제2 예비 금속 게이트 스페이서를 식각하는 등방성 식각 공정을 수행하여, 상기 제1 및 제2 금속 게이트 스페이서가 각각 상기 제1 금속 게이트 전극의 제1 측벽 및 상기 제2 금속 게이트 전극의 제1 측벽 상에 형성되는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 소오스/드레인 전극은 T자 형태의(T-shaped) 소오스/드레인 전극인 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 T자 형태의 소오스/드레인 전극은 상기 액티브 핀 구조와 접하는 하부와, 상기 하부 상의 돌출부를 갖는 상부를 포함하고,
    상기 제1 및 제2 에어 스페이서를 상기 T자 형태의 소오스/드레인 전극의 상기 돌출부 아래에 형성하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 제1 및 제2 금속 게이트 스페이서를 형성하는 것은,
    상기 제1 금속 게이트 전극의 제1 측벽, 상기 제2 금속 게이트 전극의 제1 측벽 및 상기 에피층 상에, 예비 금속 게이트 스페이서층을 형성하고,
    상기 예비 금속 게이트 스페이서층에 대해 등방성 식각 공정을 수행하여, 상기 제1 금속 게이트 전극의 제1 측벽 상에 제1 예비 금속 게이트 스페이서 및 상기 제2 금속 게이트 전극의 제1 측벽 상에 제2 예비 금속 게이트 스페이서를 형성하고,
    상기 등방성 식각 공정을 수행한 후에, 상기 제1 및 제2 예비 금속 게이트 스페이서를 식각하고 상기 에피층을 노출시키는 비등방성 식각 공정을 수행하여, 상기 제1 및 제2 금속 게이트 스페이서를 각각 상기 제1 금속 게이트 전극의 제1 측벽 및 상기 제2 금속 게이트 전극의 제1 측벽 상에 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 소오스/드레인 전극은 Y자 형태의(Y-shaped) 소오스/드레인 전극인 반도체 장치의 제조 방법.
  11. 제 10항에 있어서,
    상기 Y자 형태의 소오스/드레인 전극은 상기 액티브 핀 구조와 접하는 하부와, 상기 하부 상의 돌출부를 갖는 상부를 포함하고,
    상기 제1 및 제2 에어 스페이서를 상기 Y자 형태의 소오스/드레인 전극의 상기 돌출부 아래에 형성하는 반도체 장치의 제조 방법.
  12. 제 1항에 있어서,
    상기 제1 에어 스페이서 및 상기 제2 에어 스페이서를 서로 연결하여, 상기 소오스/드레인 전극이 상기 제1 및 제2 에어 스페이서를 포함하는 에어 스페이서에 의해 둘러싸이는 반도체 장치의 제조 방법.
  13. 기판 상에, 액티브 핀 구조 및 고립 영역을 형성하고,
    상기 액티브 핀 구조 상에, 제1 더미 게이트 전극 및 제2 더미 게이트 전극을 형성하고,
    서로 마주 보는 상기 제1 더미 게이트 전극의 제1 측벽 및 상기 제2 더미 게이트 전극의 제1 측벽 상에, 각각 제1 더미 게이트 스페이서 및 제2 더미 게이트 스페이서를 형성하고,
    상기 제1 및 제2 더미 게이트 스페이서 사이의 상기 액티브 핀 구조 상에, 에피층을 형성하고,
    상기 제1 및 제2 더미 게이트 스페이서를 제거하고,
    상기 제1 및 제2 더미 게이트 전극을 각각 제1 및 제2 금속 게이트 전극으로 치환하고,
    상기 제1 금속 게이트 전극의 제1 측벽 및 상기 제2 금속 게이트 전극의 제1 측벽 상에, 각각 제1 금속 게이트 스페이서 및 제2 금속 게이트 스페이서를 형성하고,
    상기 제1 금속 게이트 스페이서 및 상기 제2 금속 게이트 스페이서 사이의 상기 에피층 상에, 소오스/드레인 전극을 형성하고,
    상기 제1 및 제2 금속 게이트 스페이서를 에어 스페이서로 치환하는 것을 포함하고,
    상기 에어 스페이서는, 상기 소오스/드레인 전극과 상기 제1 금속 게이트 스페이서 사이 및 상기 소오스/드레인 전극과 상기 제2 금속 게이트 스페이서 사이에 개재되는 반도체 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 고립 영역 상에, 제3 더미 게이트 전극을 형성하고,
    서로 마주 보는 상기 제1 더미 게이트 전극의 제2 측벽 및 상기 제3 더미 게이트 전극의 제1 측벽 상에, 각각 제3 더미 게이트 스페이서 및 제4 더미 게이트 스페이서를 형성하고,
    상기 제3 더미 게이트 전극을 제3 금속 게이트 전극으로 치환하는 것을 더 포함하고,
    상기 제3 더미 게이트 전극을 치환하는 것과 상기 제1 및 제2 더미 게이트 전극을 치환하는 것은 동시에 수행하고,
    상기 제1 더미 게이트 전극을 치환한 후에, 상기 제1 금속 게이트 전극은 상기 제1 금속 게이트 스페이서 및 상기 제3 더미 게이트 스페이서 사이에 개재되는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 제1 더미 게이트 전극을 상기 고립 영역 상에 더 형성하여, 상기 제1 더미 게이트 전극이 상기 액티브 핀 구조 및 상기 고립 영역의 경계 상에 형성되는 반도체 장치의 제조 방법.
  16. 제 14항에 있어서,
    상기 제1 금속 게이트 스페이서를 저유전율 물질로 형성하고,
    상기 제3 더미 게이트 스페이서를 SiN 및 SiBCN 중 적어도 하나로 형성하는 반도체 장치의 제조 방법.
  17. 제 13항에 있어서,
    상기 제1 및 제2 금속 게이트 스페이서를 상기 에어 스페이서로 치환하는 것은,
    상기 제1 및 제2 금속 게이트 스페이서를 제거하여, 상기 소오스/드레인 전극과 상기 제1 금속 게이트 전극의 사이 및 상기 소오스/드레인 전극과 상기 제2 금속 게이트 전극의 사이에 에어 스페이서 영역을 형성하고,
    상기 에어 스페이서 영역에 저유전율 층간 절연 패턴을 채워, 상기 저유전율 층간 절연 패턴이 상기 저유전율 층간 절연 패턴 내에 보이드(void)를 포함하는 것을 포함하고,
    상기 보이드는 상기 에어 스페이서인 반도체 장치의 제조 방법.
  18. 액티브 핀 구조 및 고립 영역을 포함하는 기판;
    상기 액티브 핀 구조 상에 배치되는 제1 금속 게이트 전극 및 제2 금속 게이트 전극;
    상기 제1 금속 게이트 전극 및 상기 제2 금속 게이트 전극 사이에 개재되고, 제1 폭을 갖는 상부 및 상기 제1 폭보다 작은 제2 폭을 갖는 하부를 포함하는 소오스/드레인 전극; 및
    상기 소오스/드레인 전극의 상기 하부를 둘러싸는 에어 스페이서를 포함하고,
    상기 에어 스페이서는 상기 소오스/드레인 전극의 상기 상부 아래에 배치되고,
    상기 에어 스페이서는, 상기 제1 금속 게이트 전극과 상기 소오스/드레인 전극의 상기 하부 사이 및 상기 제2 금속 게이트 전극과 상기 소오스/드레인 전극의 상기 하부 사이에 개재되는 반도체 장치.
  19. 제 18항에 있어서,
    상기 에어 스페이서는 저유전율 층간 절연 패턴에 의해 둘러싸이고,
    상기 에어 스페이서의 폭은 상기 제1 폭과 상기 제2 폭의 차이와 실질적으로 같거나 이보다 작은 반도체 장치.
  20. 제 19항에 있어서,
    상기 고립 영역 상에 배치되는 제3 금속 게이트 전극과,
    상기 제3 금속 게이트 전극 및 상기 제1 금속 게이트 전극 사이에 배치되는 층간 절연 패턴을 더 포함하고,
    상기 층간 절연 패턴 및 상기 저유전율 층간 절연 패턴은 다른 물질로 형성되는 반도체 장치.
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