KR101688702B1 - 자가-정렬된 콘택 및 방법 - Google Patents

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시웬 리우
푸카이 양
시엔쳉 왕
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Abstract

자가-정렬된 콘택들이 제공된다. 실 실시예에서, 자가-정렬된 콘택들은 게이트 전극 가까이로부터 제 1 유전체 물질을 부분적으로 제거하고, 게이트 전극 가까이로부터 제 2 유전체 물질을 완전히 제거함으로써 형성된다. 전도성 물질이 제거된 제 1 유전체 물질 및 제 2 유전체 물질의 영역에 증착되며, 전도성 물질 및 금속 게이트들이 스페이서 아래로 리세싱된다. 유전체 층은 리세싱된 전도성 물질 및 리세싱된 금속 게이트들 위에 증착되고, 자가-정렬된 콘택들은 유전체 층을 통해 형성된다.

Description

자가-정렬된 콘택 및 방법{SELF-ALIGNED CONTACT AND METHOD}
본 발명은 자가-정렬된 콘택 및 방법에 관한 것이다.
소비자 디바이스들은 소비자 요구들에 응답하여 점점 더 작아짐에 따라, 소비자 디바이스들을 형성하는 이들 디바이스들의 개별 컴포넌트들 및 그의 연결 통로들 또한 크기면에서 감소하였다. 모바일 전화들, 컴퓨터 테블릿들 등과 같은 디바이스들의 주요한 컴포넌트들을 구성하는 반도체 디바이스들은 점점 더 작게 되도록 압박을 받으며, 크기 면에서 또한 감소되도록 반도체 디바이스들 내의 개별 디바이스들(예를 들어, 트랜지스터, 레지스터들, 커패시터들 등) 및 그의 연결 통로들(예를 들어, 상호연결 라인들)에 관한 대응하는 압박이 있다.
개별 디바이스들의 크기를 감소시키기 위한 이러한 추진의 하나의 잠재적인 문제점은 반도체 디바이스 내의 개별 활성 디바이스들을 전기적으로 연결하는 상호연결들에 관하여 형성되는 장애물(bottleneck)이다. 특히, 개별 상호연결들이 개별 트랜지스터들, 레지스터들 등과 함께 계속 감소함에 따라, 프로세스 정렬들과 관련된 이전에 수용 가능한 이슈들이 발생하였다.
이에 따라, 새로운 프로세스들 및 프로시저들이 이들 문제들을 극복하는데 도움을 주기 위해 필요하다.
일 실시예에 따라, 기판 위의 제 1 도체를 포함하는 반도체 디바이스가 제공되며, 제 1 도체는 제 1 상부 표면을 갖는다. 스페이서는 제 1 도체에 인접하며, 스페이서는 제 1 상부 표면보다 기판으로부터 더 멀리 있는 제 2 상부 표면을 갖는다. 제 2 도체는 기판과 전기 연결되고 제 1 도체에 대해 스페이서의 대향하는 측 상에 위치되며, 제 2 도체는 제 3 상부 표면을 갖고, 제 2 상부 표면은 제 3 상부 표면보다 기판으로부터 더 멀리 있다. 제 1 유전체 층은 스페이서의 측벽에 인접하고, 제 1 도체의 부분 위의, 그리고 제 2 도체의 부분 위에 있다. 콘택(contact)은 제 1 유전체 층을 통해 연장하고 제 1 도체와 물리적으로 접촉한다.
다른 실시예에 따라, 반도체 디바이스가 제공되며, 이 반도체 디바이스는 기판 반대로 연장하는 스페이서, 스페이서로부터 리세싱되는 제 1 금속 게이트, 및 스페이서로부터 리세싱되는 전도성 플러그를 포함한다. 제 1 유전체 층이 스페이서 위에 그리고 적어도 부분적으로 제 1 금속 게이트 및 전도성 플러그 위에 있으며, 제 1 유전체 층은 스페이서의 적어도 하나의 측벽에 접촉한다. 제 1 콘택은 제 1 유전체 층을 통해 연장하고 제 1 금속 게이트와 물리적으로 접촉한다. 제 2 콘택은 제 1 유전체 층을 통해 연장하고 전도성 플러그와 물리적으로 접촉한다.
또 다른 실시예에 따라, 반도체 디바이스를 제조하는 방법이 제공되며, 이 방법은 금속 게이트의 제 1 측 상의 제 1 스페이서 및 금속 게이트의 제 2 측 상의 제 2 스페이서를 갖는 금속 게이트를 제공하는 단계를 포함하고, 유전체 물질의 제 1 부분이 제 1 스페이서에 인접한 제 1 영역에 위치되고, 유전체 물질의 제 2 부분은 제 2 스페이서에 인접한 제 2 영역에 위치된다. 유전체 물질의 제 1 부분이 제 1 영역으로부터 완전히 제거되고, 유전체 물질의 제 2 부분이 제 2 영역으로부터 부분적으로 제거되며, 제 2 부분을 부분적으로 제거하는 것은 유전체 물질의 제 3 부분을 남겨둔다. 전도성 물질이 유전체 물질의 제 3 부분 위에 그리고 제 1 영역 내에 형성된다. 전도성 물질 및 금속 게이트가 제 1 스페이서 및 제 2 스페이서의 상부 표면으로부터 리세싱된다. 제 1 유전체 층이, 전도성 물질을 리세싱한 이후 전도성 물질, 제 1 스페이서 및 제 2 스페이서 위에 컨포멀하게(conformally) 형성된다. 제 1 콘택이 제 1 유전체 층을 통해 그리고 전도성 물질과 접촉하게 형성된다. 제 2 콘택이 제 1 유전체 층을 통해 그리고 금속 게이트와 접촉하게 형성된다.
본 개시의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의되어야 한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 몇몇 실시예들에 따라 금속 게이트들 및 위에 놓이는 층간 유전체를 갖는 기판을 예시한다.
도 2는 몇몇 실시예들에 따른 층간 유전체에 대한 마스크의 패터닝을 예시한다.
도 3은 몇몇 실시예들에 따른 자가-정렬된 콘택 에칭을 예시한다.
도 4는 몇몇 실시예들에 따른 제 2 자가-정렬된 콘택 에칭을 예시한다.
도 5는 몇몇 실시예들에 따른 전도성 물질의 형성을 예시한다.
도 6은 몇몇 실시예들에 따라 플러그들을 형성하기 위한 평탄화 프로세스를 예시한다.
도 7은 몇몇 실시예들에 따른 게이트 금속 및 플러그들의 리세싱을 예시한다.
도 8은 몇몇 실시예들에 따른 유전체 층의 형성을 예시한다.
도 9는 몇몇 실시예들에 따른 유전체 층 내의 개구들의 형성을 예시한다.
도 10은 몇몇 실시예들에 따른 개구들 내의 콘택들의 형성을 예시한다.
도 11은 몇몇 실시예들에 따른 레이아웃의 하향식 뷰를 예시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
이제 도면들을 참조하면, 10nm 노드 상호연결들 및 그 미만에 유용한 자가-정렬된 콘택(self-aligned contact) 프로세스가 제공된다. 그러나 실시예들은 또한 다른 상호연결 프로세스에서 이용될 수 있다.
이제 도 1을 참조하면, 반도체 기판(101), 반도체 기판(101) 내의 활성 에어리어(102) 및 제 1 격리 영역(103), 게이트 전극들(105), 스페이서들(107) 및 제 1 층간 유전체(ILD)(109)를 갖는 반도체 디바이스(100)의 부분이 도시된다. 반도체 기판(101)은 도핑되거나 도핑되지 않은 벌크 실리콘 또는 절연체 상의 실리콘(silicon-on-insulator; SOI) 기판의 활성 에어리어를 포함할 수 있다. 일반적으로 SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체 상의 실리콘 게르마늄(silicon germanium on insulator; SGOI), 또는 이들의 결합과 같은 반도체 물질의 층을 포함한다. 이용될 수 있는 다른 기판들은 다중-층 기판들, 기질 기판(gradient substrate) 또는 하이브리드 지향 기판들을 포함한다.
활성 에어리어(102)는 특정한 방식으로 전기를 전도하기 위해 예를 들어, 도펀트들의 주입을 통해 활성화된 반도체 기판(101)의 영역일 수 있다. 활성 에어리어(102)는 도 1에서 예시된 바와 같이 게이트 전극들(105)을 통해 트랜지스터와 같이 하나 이상의 타입들의 반도체 디바이스들을 형성하기 위해 p-타입 도펀트들(이를 테면, 붕소, 알루미늄, 갈륨 또는 인듐) 및 n-타입 도펀트들(이를 테면, 인, 비소, 또는 안티몬)로 도핑될 수 있다. 그러나 단일-핑거(single-finger) 트랜지스터들, 레지스터들 등과 같은 다른 디바이스들 또는 SRAM 셀들, NOR 게이트들, OR 게이트들, 드라이버들, 이들의 결합들 등과 같은 더 복잡한 반도체 구조들이 또한 활성 에어리어(102)를 통해 형성될 수 있다. 활성 에어리어(102)는 도핑이 요구되지 않는 영역들이 예를 들어, 마스킹 층들을 통해 보호될 수 있으면서, p-타입 및 n-타입 도펀트들이 주입되는 하나 이상의 일련의 주입들을 통해 형성될 수 있다.
제 1 격리 영역(103)은 반도체 기판(101) 내에 형성될 수 있다. 일 실시예에서, 제 1 격리 영역(103)이 얕은 트랜치 격리(shallow trench isolation; STI)이고, 당 분야에 알려져 있는 바와 같이 트랜치를 형성하기 위해 반도체 기판(101)을 에칭하고 유전체 물질로 트랜치를 충전함으로써 형성될 수 있다. 예를 들어, 제 1 격리 영역(103)은 당 분야에 알려진 방법들에 의해 형성된 산화물 물질, 고-밀도 플라즈마(high-density plasma; HDP) 산화물 등과 같은 유전체 물질로 충전될 수 있다.
반도체 기판(101) 위에, 더미 게이트 전극들(이들은 게이트 전극들(105)의 형성을 위해 제거되기 때문에 도 1에서 예시되지 않음) 및 스페이서들(107)이 형성될 수 있다. 더미 게이트 전극들은, 도핑되거나 도핑되지 않은 폴리-결정질 실리콘(또는 비정질 실리콘), 금속(예를 들어, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄), 금속 규화물(예를 들어, 티타늄 규화물, 코발트 규화물, 니켈 규화물, 탄탈륨 규화물), 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물), 다른 전도성 물질들, 이들의 결합들 등과 같은 물질을 포함할 수 있다. 더미 게이트 전극들이 폴리-실리콘인 실시예에서, 더미 게이트 전극들은 저-압력 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD)에 의해 도핑되거나 도핑되지 않은 폴리-실리콘을 증착함으로써 약 400 Å 내지 약 2,400 Å의 범위, 이를 테면, 약 1,400 Å의 두께로 형성될 수 있다.
더미 게이트 전극들이 형성되면, 더미 게이트 전극들은 패터닝될 수 있다. 일 실시예에서, 더미 게이트 전극들은 예를 들어, 포토리소그래픽 마스킹 및 에칭 프로세스를 이용하여 패터닝될 수 있어서, 포토리소그래픽 마스크(도 1에서 또한 도시되지 않음)는 더미 게이트 전극들 위에 형성되고, 패터닝된 광에 노출된다. 노출 이후에, 포토리소그래픽 마스크의 원하는 부분들은, 아래 놓이는 더미 게이트 전극들을 노출하도록 제거되며, 이 아래 놓이는 더미 게이트 전극들은 노출된 부분들을 제거하도록 추후에 에칭되어 더미 게이트 전극들을 패터닝할 수 있다.
스페이서들(107)은 더미 게이트 전극들 및 반도체 기판(101) 위에 하나 이상의 스페이서 층들(도시되지 않음)을 블랭킷 증착(blanket deposit)함으로써 형성될 수 있다. 스페이서 층들은 SiN, 산질화물, SiC, SiON, 산화물 등을 포함할 수 있고, 화학 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화된 CVD, 스퍼터 및 당 분야에 알려진 다른 방법들과 같은 흔히 이용되는 방법들에 의해 형성될 수 있다. 스페이서 층들은 이를 테면 이방성으로 또는 등방성으로 에칭함으로써 패터닝되어 구조의 수평 표면들로부터 스페이서 층들을 제거하고 도 1에서 예시된 바와 같은 스페이서들(107)을 형성할 수 있다. 일 실시예에서, 스페이서들(107)은 약 30 Å 내지 약 200 Å, 이를 테면, 약 90 Å의 제 1 폭(W1)을 갖도록 형성될 수 있다.
그러나, 당업자가 인지할 바와 같이, 위에서 설명된 프로세스 및 도 1에서 예시된 바와 같은 스페이서들(107)의 결과적인 형상은 단지 예시적인 것으로 의도되며, 실시예들을 이 설명들로 제한하도록 의도되는 것은 아니다. 오히려, 임의의 적합한 수의 스페이서들, 층들 및 형상들 및 이들의 결합이 스페이서들(107)을 형성하기 위해 활용될 수 있으며, 스페이서들의 임의의 적합한 결합이 대안적으로 활용될 수 있다.
제 1 ILD(109)는 반도체 기판(101) 위에 그리고 더미 게이트 전극들 및 스페이서들(107) 간에 형성될 수 있다. 일 실시예에서, 제 1 ILD(109)는 ALD, PVD, CVD 또는 ILD를 형성하기 위한 다른 수락 가능한 방법들에 의해 형성될 수 있다. 제 1 ILD(109)는 도핑되거나 도핑되지 않은 실리콘 산화물을 포함할 수 있지만, 실리콘 질화물 도핑된 규산염 유리, 고-k 물질들, 이들의 결합들 등과 같은 다른 물질들이 대안적으로 활용될 수 있다. 제 1 ILD(109)의 형성 이후에, 제 1 ILD(109), 더미 게이트 전극들 및 스페이서들(107)은 화학 기계적 폴리싱(CMP) 프로세스와 같은 적합한 기법들을 이용하여 평탄화될 수 있다. 일 실시예에서, 제 1 ILD(109)는 약 100 Å 내지 약 400 Å, 이를테면, 약 200 Å의 제 2 폭(W2)을 가질 수 있다.
제 1 ILD(109), 더미 게이트 전극들 및 스페이서들(107)이 평탄화되면, 더미 게이트 전극들이 제거될 수 있다. 일 실시예에서, 더미 게이트 전극들은 더미 게이트 전극들을 형성하도록 선택된 물질에 적합한 제거 프로세스를 이용하여 제거될 수 있다. 따라서 정밀한 제거의 방법이 선택된 물질에 적어도 부분적으로 의존할 것이지만, 더미 게이트 전극들이 폴리실리콘인 실시예에서, 더미 게이트 전극들은 HBr/Cl2, F2와 같은 에천트를 통한 플라즈마 에칭, 또는 NH4OH와 같은 습식 에칭, 이들의 결합들 등과 같은 프로세스를 이용하여 제거될 수 있다.
더미 게이트 전극들에 제거되면, 게이트 전극들(105)은 더미 게이트 전극들이 이전에 위치되었던 곳에 형성될 수 있다. 일 실시예에서, 게이트 전극들(105)은 이들이 활용될 디바이스에 대해 적합한 물질로 형성된다. 게이트 전극들(105)이 (반도체 기판(101) 내의 연관된 소스/드레인 영역들과 함께) NMOS 디바이스를 위해 이용되는 실시예에서, 게이트 전극들(105)은 NMOS 디바이스에 적합한 게이트 전극 물질을 포함할 수 있는데, 이를 테면, 알루미늄, 티타늄, 티타늄 알루미늄, 또는 탄탈륨이 활용될 수 있다. 그러나, 알루미늄 실리콘 구리 또는 알루미늄 구리와 같은 임의의 다른 적합한 전도성 물질이 대안적으로 활용될 수 있다. 일 실시예에서, 게이트 전극들(105)은 예를 들어, 증착 프로세스를 이용하여 형성될 수 있다. 증착 프로세스는, 더미 게이트 전극들의 제거에 의해 남겨진 개구들이 충전되고 및/또는 과충전될 때까지 지속될 것이다.
일단 충전되면, 평탄화 프로세스는 더미 게이트 전극들에 의해 남겨진 개구들의 외부에 위치되는 초과의 게이트 전극 물질을 제거하기 위해 수행된다. 일 실시예에서, 평탄화 프로세스는, 화학물질들 및 연마제들이 활용되어 게이트 전극들(105)을 형성하기 위해 스페이서들(107) 및 제 1 ILD(109)와 더불어 게이트 전극 물질을 제거하고 평탄화하도록 게이트 전극 물질과 반응하고 그린딩(grind)할 수 있는 CMP 프로세스일 수 있다. 그러나 임의의 적합한 평탄화 프로세스가 대안적으로 활용될 수 있다. 일 실시예에서, 게이트 전극들(105)은 약 150 Å 내지 약 2000 Å, 이를테면, 약 300 Å의 제 3 두께(W3) 및 약 400 Å 내지 약 5000 Å, 이를 테면, 약 700 Å의 제 1 피치(P1)를 갖도록 형성될 수 있다.
도 1은 부가적으로 제 2 ILD(111), 제 1 하드 마스크 층(113) 및 제 1 유전체 층(115)의 형성을 예시한다. 일 실시예에서, 제 2 ILD(111)은 약 600 Å의 두께로 화학 기상 증착과 같은 프로세스를 이용하여 형성된 실리콘 산화물과 같은 유전체 물질을 포함한다. 그러나 임의의 다른 적합한 물질들(이를 테면, 실리콘 질화물 도핑된 규산염 유리, 고-k 물질들, 이들의 결합들 등), 임의의 다른 적합한 프로세스(이를 테면, 플라즈마 강화 화학 기상 증착, 원자층 증착 등) 및 임의의 다른 적합한 두께가 대안적으로 활용될 수 있다.
제 1 하드 마스크 층(113)은 제 2 ILD(111) 위에 형성되고 후속 프로세스에서 제 2 ILD(111)를 패터닝하는데 이용될 것이다. 일 실시예에서, 제 1 하드 마스크 층(113)은 티타늄 질화물과 같은 물질이지만, 텅스텐, 탄탈륨 질화물, 알루미늄 질화물, 티타늄 산화물, 이들의 결합들 등과 같은 임의의 다른 적합한 물질들이 대안적으로 활용될 수 있다. 제 1 하드 마스크 층(113)은 약 380 Å의 두께로 화학 기상 증착과 같은 프로세스를 이용하여 형성될 수 있지만, 원자층 증착 또는 물리 기상 증착과 같은 임의의 적합한 방법 및 두께가 대안적으로 이용될 수 있다.
제 1 유전체 층(115)은 제 1 하드 마스크 층(113) 위에 형성될 수 있다. 일 실시예에서, 제 1 유전체 층(115)은 실리콘 산화물과 같은 물질을 포함하지만, 실리콘 질화물 또는 실리콘 산질화물과 같은 임의의 적합한 유전체 물질이 대안적으로 활용될 수 있다. 제 1 유전체 층(115)은 약 400 Å의 두께로 화학 기상 증착을 이용하여 형성될 수 있지만, 원자층 증착 또는 물리 기상 증착과 같은 임의의 다른 적합한 방법 및 두께가 대안적으로 활용될 수 있다.
도 2는 예를 들어, 제 1 포토레지스트(201)를 이용한 제 1 유전체 층(115) 및 제 1 하드 마스크 층(113)의 패터닝을 예시한다. 일 실시예에서, 제 1 포토레지스트(201)는 딥-자외선(deep ultra-violet; DUV) 포토레지스트와 같은 종래의 포토레지스트 물질을 포함하고, 예를 들어, 제 1 포토레지스트(201)를 배치하기 위해 스핀-온 프로세스를 이용함으로써 제 1 유전체 층(115)의 표면 상에 증착될 수 있다. 그러나 임의의 다른 적합한 물질 또는 제 1 포토레지스트(201)를 형성하거나 배치하는 방법이 대안적으로 활용될 수 있다.
제 1 포토레지스트(201)가 제 1 유전체 층(115) 상에 배치된 이후, 제 1 포토레지스트(201)는 패터닝된 레이클을 통해 에너지, 예를 들어, 광에 노출되어, 광에 노출된 제 1 포토레지스트(201)의 그 부분들에서 반응을 유도할 수 있다. 제 1 포토레지스트(201)는 이어서 현상될 수 있고, 제 1 포토레지스트(201)의 부분들이 제거되어, 반도체 기판(101) 위의 제 1 유전체 층(115)의 표면을 노출할 수 있다.
제 1 포토레지스트(201)가 패터닝되면, 제 1 포토레지스트(201)는 아래 놓이는 제 1 유전체 층(115)을 패터닝하기 위한 마스크로서 활용될 수 있다. 일 실시예에서, 에칭 화학물질이 제 1 포토레지스트(201) 보단 제 1 유전체 층(115)의 물질을 선택적으로 제거하는 반응성 이온 에칭과 같은 건식 에칭이 제 1 유전체 층(115)의 노출된 부분들을 제거하는데 이용된다. 예를 들어, 제 1 유전체 층(115)이 실리콘 산화물인 실시예에서, 제 1 유전체 층(115)은 CF4와 같은 에천트를 이용하여 패터닝될 수 있다. 그러나 임의의 적합한 제거 프로세스가 대안적으로 활용될 수 있다.
제 1 유전체 층(115)이 패터닝된 이후, 제 1 유전체 층(115)은 제 1 하드 마스크 층(113)을 패터닝하기 위해 마스크로서 이용될 수 있다. 일 실시예에서, 하드 마스크 층(예를 들어, 티타늄 질화물)의 물질에 대해 선택적인 에천트들이 패터닝된 제 1 유전체 층(115)에 의해 커버되지 않은 제 1 하드 마스크 층(113)의 노출된 부분들을 선택적으로 제거하는데 활용되는 반응성 이온 에칭과 같은 건식 에칭이 이용될 수 있다. 예를 들어, 제 1 하드 마스크 층(113)이 티타늄 질화물인 실시예에서, 제 1 하드 마스크 층(113)은 Cl2와 같은 에천트를 이용하여 패터닝될 수 있다. 그러나 임의의 적합한 제거 프로세스가 대안적으로 활용될 수 있다.
도 3은 제 1 ILD(109)의 선택된 부분들의 제거와 함께 제 2 ILD(111)의 패터닝을 예시한다. 일 실시예에서, 제 2 ILD(111)는 마스크로서 패터닝된 제 1 하드 마스크 층(113)을 이용하여 패터닝될 수 있다. 특정한 실시예에서, 반응성 이온 에칭과 같은 건식 에칭이 패터닝된 제 1 하드 마스크 층(113)에 의해 커버되지 않은 제 2 ILD(111)의 그 부분들을 선택적으로 제거하기 위해 활용된다. 제 2 ILD(111)의 물질에 대해 선택적인 에천트들이 활용되어 스페이서들(107) 및 게이트 전극들(105)이 도달될 때 에칭 프로세스를 종결할 수 있어서, 스페이서들(107) 및 게이트 전극들(105)은 프로세스 동안 실질적으로 제거되지 않는다. 예를 들어, 제 2 ILD(111)가 실리콘 산화물인 실시예에서, 제 2 ILD(111)는 CF4와 같은 에천트를 이용하여 패터닝될 수 있다. 그러나 임의의 적합한 제거 프로세스가 대안적으로 활용될 수 있다.
부가적으로, 제 1 ILD(109)가 제 2 ILD(111)(예를 들어, 실리콘 산화물)과 동일한 물질인 실시예에서, 에칭 프로세스는 제 1 하드 마스크 층(113)에 의해 커버되지 않은 제 1 ILD(109)의 그 부분들(예를 들어, 반도체 기판(101)의 활성 에어리어(102) 위에 위치되는 그 부분들)을 제거하도록 지속될 수 있는 반면에, 커버된 채로 남아있는 제 1 ILD(109)의 그 부분들(예를 들어, 제 1 격리 영역(103) 위에 위치된 그 부분들)은 제거되지 않는다. 대안적으로, 제 1 ILD(109)의 물질이 제 2 ILD(111)과 상이한 실시예에서, 제 2 에칭 프로세스는 제 2 ILD(111)를 패터닝하도록 활용되는 에칭 프로세스와 상이한 에천트들을 이용하여 수행될 수 있다. 이러한 프로세스에서, 제 1 ILD(109)의 물질에 대해 선택적인 에천트들이 활용된다.
제 1 ILD(109)의 제거 이후에, 습식 세척 프로세스는 에칭 프로세스 이후에 남아있는 임의의 잔류 물질을 제거하기 위해 선택적으로 이용될 수 있다. 일 실시예에서, 습식 세척 프로세스는 예를 들어, SC-1 또는 SC-2 세척 프로시저일 수 있다. 그러나 탈이온수 린스 또는 적합한 세척액 또는 솔벤트를 이용한 다른 린스와 같은 임의의 적합한 세척 프로세스가 대안적으로 이용될 수 있다.
도 4는 제 1 포토레지스트(201), 제 1 유전체 층(115) 및 제 1 하드 마스크 층(113)의 제거 및 제 2 ILD(111)의 제 2 패터닝을 예시한다. 일 실시예에서, 제 1 포토레지스트(201)는 애싱 프로세스(ashing process)를 이용하여 제거될 수 있어서, 제 1 포토레지스트(201)의 온도는 그것이 화학적으로 저하되고 제거될 수 있을 때까지 증가된다. 그러나, 제 1 포토레지스트(201)의 에칭 또는 용해와 같은 임의의 다른 적합한 제거 프로세스가 대안적으로 활용될 수 있다.
제 1 유전체 층(115) 및 제 1 하드 마스크 층(113)은 하나 이상의 습식 에칭 프로세스들과 같은 하나 이상의 에칭 프로세스를 이용하여 제거될 수 있다. 이러한 프로세스에서, 제 1 유전체 층(115) 및 제 1 하드 마스크 층(113)에 대해 선택적인 에천트들은 제 1 유전체 층(115) 및 제 1 하드 마스크 층(113)을 제거하기 위해 적용된다.
제 1 포토레지스트(201), 제 1 유전체 층(115) 및 제 1 하드 마스크 층(113)이 제거되면, 제 2 포토레지스트(401)이 패터닝된 제 2 ILD(111) 위에 배치될 수 있다. 제 2 포토레지스트(401)가 제 2 ILD(111) 상에 배치되면, 제 2 포토레지스트(401)는 패터닝된 레티클을 통해 에너지, 예를 들어, 광에 노출되어, 에너지에 노출되는 제 2 포토레지스트(401)의 그 부분들에서의 반응을 유도할 수 있다. 제 2 포토레지스트(401)는 이어서 현상될 수 있고, 제 2 포토레지스트(401)의 부분들이 제거되어 제 2 ILD(111)의 표면을 노출할 수 있다. 일 실시예에서, 노출되는 제 2 ILD(111)의 부분은 제 1 격리 영역(103) 위에 위치되는 제 1 ILD(109) 위에 위치된 부분이다. 따라서, 제 2 ILD(111)가 제 2 포토레지스트(401)의 패턴으로 패터닝될 때, 제 1 ILD(109)의 부분은 에칭 프로세스 동안 노출될 것이다.
도 4는 또한 마스크로서 제 2 포토레지스트(401)를 이용한 제 2 ILD(111)의 패터닝을 예시한다. 일 실시예에서, 제 2 ILD(111)는 도 3에 관하여 위에서 설명된 바와 같은 유사한 프로세스를 이용하여 이렇게 재차 패터닝될 수 있다. 예를 들어, 제 2 ILD(111)는 제 2 ILD(111)의 물질에 대해 선택적인 에천트로 건식 에칭을 이용하여 패터닝될 수 있다.
부가적으로, 제 2 ILD(111)가 패터닝된 이후, 에칭 프로세스는 제 1 격리 영역(103) 위에 위치된 제 1 ILD(109)의 제 1 부분을 제거하도록 지속될 수 있다. 제 1 ILD(109)가 제 2 ILD(111)와 동일한 물질인 실시예에서, 제 1 ILD(109)는 제 2 ILD(111)와 동일한 에천트들을 이용하여 그리고 동일한 프로세스에서 에칭될 수 있다. 대안적으로, 제 1 ILD(109)가 제 2 ILD(111)와 상이한 물질인 실시예에서, 제 1 ILD(109)의 물질에 대해 선택적인 에천트들을 통한 별개의 에칭 프로세스가 활용된다.
일 실시예에서, 제 1 ILD(109)의 에칭은 제 1 격리 영역(103) 위에 제 1 ILD(109)의 완전한 제거 이전에 정지되어, 제 1 격리 영역(103) 위에 있는 스페이서들(107) 간의 제 1 ILD(109)의 잔여 부분을 남겨둔다. 에칭 프로세스의 정지는 시한 에칭 프로세스(timed etching process)를 이용하여 수행될 수 있어서, 이 프로세스가 제 1 격리 영역(103)위로부터 제 1 ILD(109)를 완전히 제거하지 않도록 미리 결정된 시간이 경과한 이후 이 프로세스는 정지된다. 제 1 ILD(109)는 그것이 약 100 Å 내지 약 600 Å, 이를테면, 약 200 Å의 제 1 격리 영역(103) 위의 제 1 두께(T1)를 가질때까지 에칭될 수 있다.
이러한 일련의 패터닝 프로세스들 및 제거 프로세스들을 이용함으로써, 스페이서들(107) 간의 제 1 ILD(109)는 2번 패터닝된다. 제 1 에칭 프로세스(위의 도 3에서 예시됨)에서, 제 1 금속 층(예를 들어, 도 4에서 예시되지 않았지만 도 5에 관하여 아래에서 예시되고 논의되는 실리사이드(silicide) 영역(501))에 대해 반도체 기판(101)의 부분을 노출하기 위한 에칭이 수행될 수 있다. 제 2 에칭 프로세스에서, 제 1 ILD(109)의 부분은 제 2 금속 층(예를 들어, 또한 도 4에서 예시되지 않았지만 도 6에 관하여 아래에서 예시되고 논의되는 플러그(601))에 대한 룸(room)을 형성하기 위해 아래 놓이는 제 1 격리 영역(103)을 노출함 없이 제거된다. 이러한 일련의 에칭들을 활용함으로써, 콘택들의 후속 형성들은 잔여 구조들과 실질적으로 자가-정렬됨으로써 크기의 감소를 도울 수 있다.
도 5는 실리사이드 영역(501) 위에 전도성 플러그 물질(503)의 형성과 함께 실리사이드 영역(501)의 형성을 예시한다. 일 실시예에서, 실리사이드 영역(501)은 스페이서들(107) 간의 활성 에어리어(102)의 노출된 부분들로부터 형성된다. 일 실시예에서, 실리사이드 영역들(501)의 형성은 반도체 기판(101)과 접촉하는 금속 층(도 5에서 별도로 예시되지 않음)을 먼저 형성함으로써 개시될 수 있다. 금속 층은 니켈과 같은 실리사이드 전구체 금속을 포함할 수 있고, CVD와 같은 프로세스를 통해 형성될 수 있다. 대안적으로, 금속 층은 티타늄, 코발트, 팔라듐, 백금, 에르븀, 이들의 결합들 등과 같이, 반도체 기판(101)과 함께 실리사이드를 형성하기 위한 임의의 다른 적합한 물질을 포함할 수 있으며, 금속 층은 또한 PECVD, 물리 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD) 등과 같은 다른 적합한 프로세스들을 통해 형성될 수 있다.
금속 층이 반도체 기판(101)과 접촉하게 형성되면, 실리사이드 영역(501)을 형성하도록 금속 층을 반도체 기판(101)에 확산시켜 반응하게 하기 위해 어닐링이 수행된다. 일 실시예에서, 어닐링은 예를 들어, 빠른 열적 어닐링(rapid thermal anneal; RTA)일 수 있으며, 여기서 금속 층 및 반도체 기판(101)은 약 30초 내지 약 200초, 이를 테면, 약 60초의 시구간 동안 약 150℃ 내지 약 350℃, 이를테면 약 255℃의 온도가 될 수 있다. 그러나, 실시예들은, 레이저 어닐링, 동적 표면 어닐링, 이들의 결합들 등과 같은 임의의 다른 적합한 열 처리가 대안적으로 활용될 수 있기 때문에 RAT로 제한되도록 의도되지 않는다.
실리사이드 영역(501)이 형성되면, 금속 층과 반응하지 않은 금속이 제거될 수 있다. 일 실시예에서, 금속 층과 반응하지 않은 물질은 황산과 과산화수소의 용액, 염산과 과산화수소의 용액 등과 같이, 실리사이드를 제거함 없이 반응하지 않은 금속 층을 선택적으로 제거하는 에천트들을 이용하여 제거될 수 있다. 또한, 임의의 다른 적합한 제거제가 대안적으로 활용되어 반도체 기판(101) 위에서 금속 층을 제거할 수 있다.
실리사이드 영역들(501)이 형성되면, 전도성 플러그 물질(503)이 실리사이드 영역들(501)과 물리적으로 접촉하게 배치되어 스페이서들(107) 간의 공간을 충전 또는 과충전할 수 있다. 일 실시예에서, 전도성 플러그 물질(503)의 형성은 제 1 접착층(도 5에서 별도로 예시되지 않음)의 형성에 의해 개시될 수 있다. 일 실시예에서, 제 1 접착층은 남은 전도성 플러그 물질(503)을 아래 놓이는 구조에 접착하는데 도움을 주도록 활용되며, CVD, 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 물리 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 기타 등과 같은 프로세스를 이용하여 형성되는, 예를 들어, 텅스텐, 티타늄 질화물, 탄탈륨 질화물 등일 수 있다.
제 1 접착 층이 형성되면, 전도성 플러그 물질(503)은 접착 층과 접촉하게 형성된다. 일 실시예에서, 전도성 플러그 물질(503)은 텅스텐(W)이지만, 알루미늄, 구리, 이들의 결합들 등과 같은 임의의 다른 적합한 물질이 대안적으로 활용될 수 있다. 전도성 플러그는 CVD와 같은 프로세스를 이용하여 형성될 수 있지만, PECVD, 물리 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 등과 같은 다른 적합한 프로세스가 대안적으로 활용될 수 있다.
도 6은, 스페이서들(107) 간의 영역 외부에 있는 전도성 플러그 물질(503))(도 5 참조)이 제거되어 플러그들(601)(이들 중 하나는 제 1 ILD(109)의 잔여 부분 위에 위치되며 전도성 라인으로서 이용될 수 있음)을 형성하기 위한 전도성 플러그 물질(503)의 평탄화를 예시한다. 일 실시예에서, 평탄화 프로세스는 화학 기계적 폴리싱(chemical mechanical polish; CMP)이며, 여기서 에칭 물질들 및 연마 물질들의 결합이 전도성 플러그 물질(503)과 접촉하게 되고, 그린딩 패드(grinding pad)(별도로 예시되지 않음)는, 스페이서들(107) 및 게이트 전극들(105) 위의 모든 전도성 플러그 물질(503)이 제거될 때까지 전도성 플러그 물질(503)을 그린딩하는데 이용된다.
도 7은 제 2 유전체 층(701)의 형성과 함께 플러그들(601) 및 게이트 전극들(105)의 리세싱을 예시한다. 일 실시예에서, 플러그들(601) 및 게이트 전극들(105)은 예를 들어, 습식 에칭 프로세스를 이용하여 리세싱될 수 있어서 플러그들(601)(예를 들어, 텅스텐) 및 게이트 전극들(105)에 대해 선택적인 적합한 에천트가 플러그들(601)에 적용된다. 일 실시예에서, 플러그들(601) 및 게이트 전극들(105)은 Cl2와 같은 에천트를 이용하여 약 100 Å 내지 약 500 Å, 이를 테면, 약 200 Å의, 스페이서들(107) 아래의 제 1 거리(D1)와 같이 동일한 양만큼 리세싱된다.
게이트 전극들(105)이 플러그들(601)과 상이한 물질로 형성되는 (또는 에천트들이 동시에 양자의 물질을 적절히 에칭할 수 없는) 대안적인 실시예에서, 게이트 전극들(105)은 플러그들(601)과 별개의 프로세스에서 리세싱될 수 있다. 따라서 에칭 프로세스들은 게이트 전극들(105)과 플러그들(601) 둘 다에 대해 이용되는 바로 그 물질들에 대해 튜닝될 수 있다. 임의의 적합한 방법 또는 방법들의 결합은 대안적으로 플러그들(601) 및 게이트 전극들(105)을 리세싱하는데 이용될 수 있다.
플러그들(601) 및 게이트 전극들(105)이 리세싱된 이후, 제 2 유전체 층(701)이 게이트 전극들(105), 플러그들(601) 및 스페이서들(107)에 컨포멀하게(conformally) 형성될 수 있다. 일 실시예에서, 제 2 유전체 층(701)은 실리콘 질화물과 같은 유전체 물질일 수 있지만, 임의의 적합한 유전체 물질이 대안적으로 활용될 수 있다. 제 2 유전체 층(701)은 약 30 Å 내지 약 100 Å, 이를 테면, 약 50 Å의 두께로 화학 기상 증착과 같은 프로세스를 이용하여 형성될 수 있다. 그러나 PECVD, ALD 등과 같은 임의의 적합한 프로세스 및 임의의 적합한 두께가 대안적으로 활용될 수 있다.
도 8은 제 2 유전체 층(701) 위에 형성되는 제 3 ILD(801)를 예시한다. 일 실시예에서 제 3 ILD(801)는 화학 기상 증착, 스퍼터링, 또는 예를 들어, 전구체로서 테트라-에틸-오쏘-실리케이트(tetra-ethyl-ortho-silicate; TEOS) 및 산소를 이용하여 ILD를 형성하기 위해 당 분야에 알려지고 이용되는 임의의 다른 방법들에 의해 형성될 수 있다. 제 3 ILD(801)는 약 300 Å 내지 1,000 Å의 두께일 수 있지만, 다른 두께들이 이용될 수 있다. 제 3 ILD(801)는 도핑되거나 도핑되지 않은 실리콘 산화물을 포함할 수 있지만, 실리콘 질화물 도핑된 규산염 유리, 고-k 물질들, 이들의 결합들 등과 같은 다른 물질들이 대안적으로 활용될 수 있다.
도 9는 제 3 ILD(801)를 통한 개구들(901)의 형성을 예시한다. 일 실시예에서, 제 3 포토레지스트(903)가 제 3 ILD(801)위에 배치된다. 제 3 포토레지스트(903)가 제 2 ILD(111) 위에 배치되면, 제 3 포토레지스트(903)는 패터닝된 레티클을 통해 에너지, 예를 들어, 광에 노출되어, 에너지에 노출된 제 3 포토레지스트(903)의 그 부분들에서 반응들을 유도할 수 있다. 제 3 포토레지스트(903)는 이어서 현상되고, 제 3 포토레지스트(903)의 부분들이 제거되어 제 3 ILD(801)의 표면을 노출할 수 있다.
제 3 포토레지스트(903)가 패터닝된 이후, 개구들(901)은 제 2 유전체 층(701)의 부분들을 노출하기 위해 마스크로서 제 3 포토레지스트(903)를 이용하여 제 3 ILD(801)에 형성될 수 있다. 일 실시예에서, 개구들(901)은 제 3 ILD(801)의 물질에 대해 선택적인 에천트들 통한 반응성 이온 에칭과 같은 건식 에칭 프로세스를 이용하여 형성될 수 있다. 개구들은 약 200 Å 내지 약 500 Å, 이를 테면 250 Å의, 제 3 ILD(801)의 상부에서의 제 4 폭(W4)을 갖도록 형성될 수 있다.
개구들(901)은 제 2 유전체 층(701)의 제 1 영역(905) 및 제 2 영역(907)을 노출하도록 형성된다. 일 실시예에서, 제 1 영역(905)(이것은 도 9에서 예시된 지점에 의해 이미 제거되었지만, 명확성을 위해 점선으로 도 9에서 보여짐)은 반도체 기판(101)의 주 표면과 실질적으로 평행하게 연장하는 반면에, 제 2 영역(907)은 스페이서들(107)의 측벽의 상위 부분을 따라 그리고 반도체 기판(101)의 주 표면에 실질적으로 수직으로 연장한다.
부가적으로, 개구들(901)이 제 3 ILD(801)를 통해 형성되면, 에칭 프로세스는 제 2 유전체 층(701)을 통해 개구들(901)을 연장하도록 지속될 수 있다. 제 1 영역(905)보다 제 2 영역(907)에서 반도체 기판(101)에 실질적으로 수직인 더 많은 물질이 있기 때문에, 개구들(901)을 형성하기 위한 에칭 프로세스는 제 1 영역(905)을 제거하고 제 2 영역(907)이 제거되기 이전에 아래 놓이는 플러그들(601)을 노출하여, 개구들(901)이 아래 놓이는 플러그들(601)에 대해 실질적으로 자가-정렬되도록 허용한다. 게이트 전극들(105) 및 플러그들(601)이 동일한 높이를 갖는 실시예에서, 개구들(901)은 동일한 패터닝 프로세스를 통해 게이트 전극들(105) 및 플러그들(601) 둘 다에 동시에 도달할 수 있다.
도 10은 비아 콘택들을 형성하기 위해 전도성 물질(1001)을 이용한 개구들(901)의 충전 및 제 3 ILD(801)과 더불어 전도성 물질(1001)의 평탄화를 예시한다. 일 실시예에서, 전도성 물질(1001)은 제 1 접착 층(도 5에 관하여 위에서 논의됨)과 유사할 수 있는 선택적인 제 2 접착 층(도 1에서 별도로 예시되지 않음)을 먼저 형성함으로써 형성될 수 있다. 제 2 접착 층이 형성되면, 전도성 물질(1001)은 제 2 접착 층과 접촉하게 형성될 수 있다.
일 실시예에서, 전도성 물질(1001)은 텅스텐과 같은 금속일 수 있지만, 알루미늄, 구리 등과 같은 임의의 다른 적합한 전도성 물질이 대안적으로 활용될 수 있다. 전도성 물질(1001)은 CVD와 같은 증착 프로세스를 이용하여 형성될 수 있지만, 임의의 다른 적합한 증착 프로세스(이를 테면, PECVD, ALD 등)가 대안적으로 활용될 수 있다. 전도성 물질(1001)은 개구들(901)을 충전 및 과충전하도록 증착될 수 있다.
도 10은 또한 전도성 물질(1001)의 초과 부분들을 제거하는데 이용되는 평탄화 프로세스 및 스페이서들(107) 간의 플러그들(601)에 전기적으로 연결되는 제 3 ILD(801)에 제 2 플러그(1003)의 형성을 예시한다. 일 실시예에서, 평탄화 프로세스는 화학 기계적 폴리싱(CMP)이며, 이는 에칭 물질들 및 연마 물질들의 결합이 전도성 물질(1001)과 접촉하게 되고, 그린딩 패드(별도로 예시되지 않음)는, 제 3 ILD(801) 위의 모든 전도성 물질(1001)이 제거될 때까지 전도성 물질(1001)을 그린딩하는데 이용된다.
도 11은 예를 들어, 도 10에서 예시된 구조들 중 다수의 구조를 활용하는 일 실시예의 하향식 평면도를 예시한다. 예를 들어, 도 11의 라인들(A-A')은 도 10의 라인(A-A')과 유사한 구조들의 하향식 뷰에 대응하는 반면에, 도 11의 라인들(B-B')은 도 10의 라인(B-B')과 유사한 구조들의 하향식 뷰에 대응한다. 일 실시예에서, 전도성 물질(1001)은 플러그들(601) 및 게이트 전극들(105)을 전기적으로 연결하는데 활용된다. 그러나 임의의 적합한 레이아웃이 대안적으로 활용될 수 있다.
플러그들(601) 및 전도성 물질(1001)을 형성하기 위해 자가-정렬된 콘택 에칭 방법을 위한 위의 프로세스를 활용함으로써, 오정렬로 인해 플러그들(601)과 게이트 전극들(105) 간에 발생할 수 있는 교차-연결들이 감소되거나 심지어 제거될 수 있다. 부가적으로, 제 2 유전체 층(701)과 함께 리세싱된 게이트 전극들(105) 및 리세싱된 플러그들(601)을 활용함으로써, 전도성 물질(1001) 및 게이트 전극들(105)을 형성하기 위해 단계들 간에 부가적인 물질들 및 프로세스를 배치할 필요가 없다.
일 실시예에 따라, 기판 위의 제 1 도체를 포함하는 반도체 디바이스가 제공되며, 제 1 도체는 제 1 상부 표면을 갖는다. 스페이서는 제 1 도체에 인접하며, 스페이서는 제 1 상부 표면보다 기판으로부터 더 멀리 있는 제 2 상부 표면을 갖는다. 제 2 도체는 기판과 전기 연결되고 제 1 도체에 대해 스페이서의 대향하는 측 상에 위치되며, 제 2 도체는 제 3 상부 표면을 갖고, 제 2 상부 표면은 제 3 상부 표면보다 기판으로부터 더 멀리 있다. 제 1 유전체 층은 스페이서의 측벽에 인접하고, 제 1 도체의 부분 위의, 그리고 제 2 도체의 부분 위에 있다. 콘택(contact)은 제 1 유전체 층을 통해 연장하고 제 1 도체와 물리적으로 접촉한다.
다른 실시예에 따라, 반도체 디바이스가 제공되며, 이 반도체 디바이스는 기판 반대로 연장하는 스페이서, 스페이서로부터 리세싱되는 제 1 금속 게이트, 및 스페이서로부터 리세싱되는 전도성 플러그를 포함한다. 제 1 유전체 층이 스페이서 위에 그리고 적어도 부분적으로 제 1 금속 게이트 및 전도성 플러그 위에 있으며, 제 1 유전체 층은 스페이서의 적어도 하나의 측벽에 접촉한다. 제 1 콘택은 제 1 유전체 층을 통해 연장하고 제 1 금속 게이트와 물리적으로 접촉한다. 제 2 콘택은 제 1 유전체 층을 통해 연장하고 전도성 플러그와 물리적으로 접촉한다.
또 다른 실시예에 따라, 반도체 디바이스를 제조하는 방법이 제공되며, 이 방법은 금속 게이트의 제 1 측 상의 제 1 스페이서 및 금속 게이트의 제 2 측 상의 제 2 스페이서를 갖는 금속 게이트를 제공하는 단계를 포함하고, 유전체 물질의 제 1 부분이 제 1 스페이서에 인접한 제 1 영역에 위치되고, 유전체 물질의 제 2 부분은 제 2 스페이서에 인접한 제 2 영역에 위치된다. 유전체 물질의 제 1 부분이 제 1 영역으로부터 완전히 제거되고, 유전체 물질의 제 2 부분이 제 2 영역으로부터 부분적으로 제거되며, 제 2 부분을 부분적으로 제거하는 것은 유전체 물질의 제 3 부분을 남겨둔다. 전도성 물질이 유전체 물질의 제 3 부분 위에 그리고 제 1 영역 내에 형성된다. 전도성 물질 및 금속 게이트가 제 1 스페이서 및 제 2 스페이서의 상부 표면으로부터 리세싱된다. 제 1 유전체 층이, 전도성 물질을 리세싱한 이후 전도성 물질, 제 1 스페이서 및 제 2 스페이서 위에 컨포멀하게(conformally) 형성된다. 제 1 콘택이 제 1 유전체 층을 통해 그리고 전도성 물질과 접촉하게 형성된다. 제 2 콘택이 제 1 유전체 층을 통해 그리고 금속 게이트와 접촉하게 형성된다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 반도체 디바이스로서,
    기판의 제1 표면 위의 게이트 전극으로서, 상기 게이트 전극은 제1 상부 표면을 갖는 것인, 상기 게이트 전극;
    상기 게이트 전극에 인접한 스페이서로서, 상기 스페이서는 상기 제1 상부 표면보다 상기 기판의 상기 제1 표면으로부터 더 멀리 있는 제2 상부 표면을 갖는 것인, 상기 스페이서;
    상기 기판과 전기적으로 연결되고 상기 게이트 전극에 대해 상기 스페이서의 대향하는 측 상에 위치한 플러그로서, 상기 플러그는 제3 상부 표면을 갖고, 상기 제2 상부 표면은 상기 제3 상부 표면보다 상기 기판의 제1 표면으로부터 더 멀리 있는 것인, 상기 플러그;
    상기 스페이서의 측벽에 인접하고, 상기 게이트 전극의 일부의 바로 위에 있으며, 상기 플러그의 일부 위에 있는 제1 유전체 층; 및
    상기 제1 유전체 층을 통해 연장하고 상기 게이트 전극과 물리적으로 접촉하는 콘택(contact)을 포함하는, 반도체 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 플러그와 상기 기판 사이에 실리사이드(silicide)를 더 포함하는, 반도체 디바이스.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 유전체 층 위에 제2 유전체 층을 더 포함하고,
    상기 콘택은 상기 제2 유전체 층을 통해 연장하는 것인, 반도체 디바이스.
  6. 반도체 디바이스로서,
    기판으로부터 멀어지는 방향으로 연장하는 스페이서;
    상기 스페이서로부터 리세싱(recessing)된 제1 금속 게이트;
    상기 스페이서로부터 리세싱된 전도성 플러그;
    상기 스페이서 위 및 적어도 부분적으로 상기 제1 금속 게이트 및 상기 전도성 플러그 위에 있는 제1 유전체 층으로서, 상기 제1 유전체 층은 상기 스페이서의 적어도 하나의 측벽에 접촉하는 것인, 상기 제1 유전체 층;
    상기 제1 유전체 층을 통해 연장하고 상기 제1 금속 게이트와 물리적으로 접촉하는 제1 콘택; 및
    상기 제1 유전체 층을 통해 연장하고 상기 전도성 플러그와 물리적으로 접촉하는 제2 콘택을 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 콘택은 제1 부분 및 상기 제1 부분으로부터 오프셋된 제2 부분을 갖는 측벽을 갖고,
    상기 제1 부분은 상기 제1 유전체 층 위에 위치하고, 상기 제2 부분은 상기 제1 유전체 층에 인접하게 위치하는 것인, 반도체 디바이스.
  8. 반도체 디바이스를 제조하는 방법으로서,
    금속 게이트의 제1 측 상의 제1 스페이서 및 상기 금속 게이트의 제2 측 상의 제2 스페이서를 갖는 상기 금속 게이트를 제공하는 단계로서, 유전체 물질의 제1 부분은 상기 제1 스페이서에 인접한 제1 영역 내에 위치하고, 상기 유전체 물질의 제2 부분은 상기 제2 스페이서에 인접한 제2 영역 내에 위치하는 것인, 상기 금속 게이트 제공 단계;
    상기 제1 영역으로부터 상기 유전체 물질의 제1 부분을 완전히 제거하는 단계;
    상기 제2 영역으로부터 상기 유전체 물질의 제2 부분을 부분적으로 제거하는 단계로서, 상기 제2 부분을 부분적으로 제거하는 단계는 상기 유전체 물질의 제3 부분을 남겨두는 것인, 상기 제2 부분을 부분적으로 제거하는 단계;
    상기 유전체 물질의 제3 부분 위 및 상기 제1 영역 내에 전도성 물질을 형성하는 단계;
    상기 제1 스페이서 및 상기 제2 스페이서의 상부 표면으로부터 상기 전도성 물질 및 상기 금속 게이트를 리세싱하는 단계;
    상기 전도성 물질을 리세싱한 후에 상기 전도성 물질, 상기 제1 스페이서, 및 상기 제2 스페이서 위에 제1 유전체 층을 컨포멀하게(conformally) 형성하는 단계;
    상기 제1 유전체 층을 관통하고 상기 전도성 물질과 접촉하는 제1 콘택을 형성하는 단계; 및
    상기 제1 유전체 층을 관통하고 상기 금속 게이트와 접촉하는 제2 콘택을 형성하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  9. 제8항에 있어서,
    상기 제1 콘택을 형성하는 단계는,
    상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층의 일부를 노출시키기 위해 상기 제2 유전체 층을 통해 개구를 형성하는 단계; 및
    상기 제1 유전체 층을 통해 개구를 형성하는 단계
    를 더 포함하고,
    상기 제1 유전체 층을 통해 개구를 형성하는 단계는 상기 제1 스페이서의 측벽에 인접한 제1 유전체 층의 일부를 남겨두는 것인, 반도체 디바이스 제조 방법.
  10. 제8항에 있어서,
    상기 유전체 물질의 제1 부분을 완전히 제거하는 단계는,
    상기 유전체 물질의 제1 부분 위에 제2 유전체 층을 성막하는 단계;
    상기 제2 유전체 층 위에 하드 마스크 층을 성막하는 단계;
    상기 유전체 물질의 제1 부분을 노출시키기 위해 상기 하드 마스크 층으로 상기 제2 유전체 층을 패터닝하는 단계; 및
    상기 제2 유전체 층을 통해 상기 유전체 물질의 제1 부분을 완전히 제거하는 단계
    를 더 포함하는 것인, 반도체 디바이스 제조 방법.
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