JP4335490B2 - 半導体装置及びその製造方法 - Google Patents

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Description

技術分野
本発明は、半導体装置及びその製造方法に関し、より詳しくは、複数段のコンタクトプラグを介して上側の導電層と下側の導電層とを接続する構造を有する半導体装置及びその製造方法。
背景技術
近年、ＤＲＡＭの微細化が進むという流れの中で、キャパシタ領域も狭くなってキャパシタ容量が小さくなる傾向にある。そこで、キャパシタ容量を増やすために、キャパシタの高さを上げることが行われている。
しかし、スタックトセルのように、シリコン基板上に三次元的にキャパシタを形成する場合には、周辺回路部に形成されるゲート電極、ソース／ドレイン領域に上側の配線を接続させようとすると、層間絶縁膜に形成されるコンタクトホールの高さが著しく上昇してしまう。
そして、コンタクトホールが高くなるほど、ドライエッチングによる微細加工が困難になったり、コンタクトホール内に形成される導電膜のカバレッジが不良となることによってコンタクト抵抗が上昇してしまうおそれがある。
そこで、最近では上と下の導電パターンのコンタクトを一回で形成するのではなく、上部コンタクトと下部コンタクトからなる二段のコンタクトの積層構造を採用することで解決が図られている。
次に、従来のＤＲＡＭにおけるコンタクト構造を、図１（ａ），（ｂ）及び図２に基づいて説明する。
図１（ａ）は、メモリセル部のＭＯＳトランジスタ覆う層間絶縁膜の上にビット線を形成した後の状態を示している。
図１（ａ）において、シリコン基板１０１のメモリセル部１０２と周辺回路部１０３のうち素子分離絶縁膜１０４に囲まれた活性領域では、それぞれ複数のゲート電極１０６，１０７がゲート酸化膜１０５ａ，１０５ｂを介してシリコン基板１０１の上に形成されている。また、各ゲート電極１０６，１０７の上には、シリコン窒化膜よりなる保護絶縁膜１０８が形成されている。
メモリセル部１０２のゲート電極１０６の両側のシリコン基板１０１内には不純物拡散層１０６ａ，１０６ｂが形成されている。そして、不純物拡散層１０６ａ、１０６ｂ、ゲート電極１０６等によってＭＯＳＦＥＴが構成される。
また、メモリセル部１０２では、図３の平面図に示すように、素子分離絶縁膜１０４に囲まれた１つの活性領域１１０上に複数のゲート電極１０６が形成され、複数のゲート電極１０６の間に不純物拡散層１０６ａ，１０６ｂが形成される構造となっている。なお、ゲート電極１０６は、ワード線の一部を構成している。
図３は、１つのメモリセル部１０２におけるビット線コンタクト位置と、ストレージコンタクト位置を示す。なお、図１（ａ）は、図３のＩ−Ｉ線から見た断面を示している。
一方、周辺回路部１０３において、ゲート電極１０７の側面には例えば窒化シリコンよりなるサイドウォール１０７ｓが形成され、また、ゲート電極１０７の両側のシリコン基板１０１内には、ＬＤＤ構造の不純物拡散層１０７ａ，１０７ｂが形成されている。それらのゲート電極１０７、不純物拡散層１０７ａ，１０７ｂ等によってＭＯＳＦＥＴが構成される。
なお、メモリセル部１０２のゲート電極１０６側面にも、例えば窒化シリコンよりなるサイドウォール１０６ｓが形成されている。
以上のような構成を有するＭＯＳＦＥＴ及びシリコン基板１０１は、ＢＰＳＧからなる第１の層間絶縁膜１０９に覆われている。また、メモリセル部１０２では、第１の層間絶縁膜１０９のうちゲート電極１０６に挟まれた位置に下部コンタクトホール１０９ａ、１０９ｂが形成されている。
それらの下部コンタクトホール１０９ａ，１０９ｂは、ゲート電極１０６相互間で自己整合的に位置決めされるセルフアラインコンタクトとなる。
それらの下部コンタクトホール１０９ａ，１０９ｂ内には、ドープトシリコンよりなる下部プラグ１１０ａ，１１０ｂが形成されている。
さらに、下部プラグ１１０ａ，１１０ｂと第１の層間絶縁膜１０９の上には、ＢＰＳＧよりなる第２の層間絶縁膜１１１が形成されている。
メモリセル部１０２の第２の層間絶縁膜１１１には、ビット線コンタクト用の下部プラグ１１０ａ上に上部コンタクトホール１１１ａが形成されている。また、周辺回路部１０３の第１及び第２の層間絶縁膜１０９，１１１内には、不純物拡散層１０７ａ、１０７ｂに達する深さの下部コンタクトホール１１１ｂ，１１１ｃが形成されている。
メモリセル部１０２のビット線用の上部コンタクトホール１１１ａ内には、多層構造の金属膜よりなる上部プラグ１１２ａが形成されている。また、周辺回路部１０３の下部コンタクトホール１１１ｂ，１１１ｃの中には、多層構造の金属膜よりなる下部プラグ１１２ｂ，１１２ｃが形成されている。
さらに、メモリセル部１０２において、上部プラグ１１２ａに接続されるビット線１１３が第２の層間絶縁膜１１１の上に形成されている。ビット線１１３の上面は窒化シリコン膜１１５に覆われ、さらに、その側面には窒化シリコンよりなるサイドウォール１１６が形成されている。
その後、図１（ｂ）に示すように、メモリセル部１０２においてストレージコンタクト用の上部プラグを形成する工程となる。
図１（ｂ）において、ビット線１１３と第２の層間絶縁膜１１１の上に、ＢＰＳＧ等よりなる第３の層間絶縁膜１１７を形成する。そして、メモリセル部１０２の第３の層間絶縁膜１１７には、ストレージコンタクト用の下部プラグ１１０ｂに繋がる上部コンタクトホール１１７ｂが形成され、上部コンタクトホール１１７ｂの中にはドープトシリコンよりなる上部プラグ１１８が形成されている。
なお、 図１（ｂ）のＩＩＩ−ＩＩＩ線と図３のＩＩ−ＩＩ線から見た断面は、 図４に示すようになる。
その後、図２に示すように、メモリセル部１０２における第３の層間絶縁膜１１７上にはキャパシタ１２０が形成され、続いてキャパシタ１２０を覆う第４の層間絶縁膜１２１が第３の層間絶縁膜１１７の上に形成される。また、周辺回路部１０３における第３及び第４の層間絶縁膜１１７，１２１内には、下部プラグ１１２ｂ，１１２ｃに接続される上部プラグ１２２ｂ、１２２ｃが形成される。
周辺回路部１０３において、下部プラグ１１２ｂ，１１２ｃと上部プラグ１２２ｂ，１２２ｃは、それぞれチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）よりなる三層構造の金属膜から構成される。チタンは、金属膜のコンタクト抵抗を下げるために形成される。また、窒化チタンは、タングステンとチタンの反応による抵抗の増大を防止するためのバリアメタルとして形成される。
キャパシタは、次のような工程により形成される。
まず、第３の層間絶縁膜１１７の上に窒化シリコン膜１１９を形成し、窒化シリコン膜１１９の上にＢＰＳＧ膜（不図示）を厚く形成した後に、メモリセル部１０２のＢＰＳＧ膜と窒化シリコン膜１１９をパターニングして、キャパシタ形状の開口をメモリセル部１０２の上部プラグ１１８とその周辺の上に形成する。そして、ＢＰＳＧ膜の上面と開口の内面に沿ってシリコン膜を形成した後に、ＢＰＳＧ膜上のシリコン膜を化学機械研磨（ＣＭＰ）法によって除去する。そしてフッ酸によりＢＰＳＧ膜を除去すると、第３の層間絶縁膜１１７上にはシリンダ状のシリコン膜が残り、そのシリコン膜はキャパシタ１２０のストレージ電極１２０ａとして使用される。なお、ＢＰＳＧ膜を除去する際に窒化シリコン膜１１９はエッチングストッパとして機能する。
ストレージ電極１２０ａの表面上には誘電体膜１２０ｂが形成され、さらに誘電体膜１２０ｂの上にはセルプレート電極１２０ｃが形成される。
セルプレート電極１２０ｃ、誘電体膜１２０ｂ及び窒化シリコン膜１１９はパターニングされて周辺回路部１０３から除去される。
そして、キャパシタ１２０が形成された後に、第４の層間絶縁膜１２１が形成される。 周辺回路部１０３において、第３及び第４の層間絶縁膜１１７，１２１がパターニングされて、下部プラグ１１２ｂ，１１２ｃ上に上部コンタクトホール１２１ｂ，１２１ｃが形成される。これに続いて、上部コンタクトホール１２１ｂ，１２１ｃ内に、下部プラグ１１２ｂ，１１２ｃと同じ多層構造の金属膜からなる上部プラグ１２２ｂ，１２２ｃを形成する。
周辺回路部１０３の第４の層間絶縁膜１２１上に形成される上部配線１２３ｂ、１２３ｃは、上部プラグ１２２ｂ，１２２ｃと下部プラグ１１２ｂ，１１２ｃを介して不純物拡散層１０７ａ，１０７ｂに接続される。
ところで、上記したような半導体装置の周辺回路部１０３においては、２段に積層した上部プラグ１２２ｂ，１２２ｃと下部プラグ１１２ｂ，１１２ｃを介して上部配線１２３ｂ，１２３ｃと不純物拡散層１０７ａ，１０７ｂを電気的に接続しているが、上部コンタクトホール１２１ｂ、１２１ｃに位置ズレが生じていると、図５に示すように、上部プラグ１２２ｂ，１２２ｃが下部プラグ１１２ｂ，１１２ｃの上面よりも下に落ちてしまうおそれがある。
このように上部コンタクトホール１２１ｂ、１２１ｃが下部プラグ１１２ｂ、１１２ｃの上面よりも深く形成される理由は、上部コンタクトホール１２１ｂ，１２１ｃを形成する場合に、第３及び第４の層間絶縁膜１１７，１２１の膜厚のバラツキに対して問題なく開口することを保証するために、オーバーエッチングをかけるからである。
図５の箇所Ａは、上部コンタクトホール１２１ｃの一部が下部プラグ１１２ｃからはみ出してゲート電極１０７の近傍に達した状態を示している。このような状態では、下部プラグ１１２ｃとゲート電極１０７の間の耐圧が低下するおそれがある。また、ゲート電極１０７がサリサイド構造を有してその上に保護絶縁膜１０８が存在しない場合には、下部プラグ１１２ｃとゲート電極１０７が短絡するおそれがある。
図５の箇所Ｂは、上部コンタクトホール１２１ｂの一部が下部プラグ１１２ｂからはみ出して素子分離絶縁膜１０４に達している場合を示している。素子分離絶縁膜１０４の縁が上部コンタクトホール１２１ｂの形成時にエッチングされて不純物拡散層１０７ａの周辺でシリコン基板１０１が露出するおそれがある。そして、不純物拡散層１０７ａとその周辺のシリコン基板１０１の上に上部プラグ１２２ｂが接続されると、接合リークが増大する。
また、図５の箇所Ｃは、上部コンタクトホール１２１ｂの一部が下部プラグ１１２ｂからはみ出した場合の下部プラグ１１２ｂの上面とその周辺部を示している。下部プラグ１１２ｂの側方の上部コンタクトホール１２１ｂは、アスペクト比が高くなってその中に形成される金属膜のカバレッジが悪くなる。この結果、本来的に薄く形成される窒化チタンが局所的にさらに薄くなるおそれがあり、その箇所でタングステンとチタンが反応してしまい、コンタクト抵抗を増加させるおそれがある。
これに対して、キャパシタ１２０の下の上部コンタクトホール１１７ｂは、図２に示すように、周辺回路部１０３のコンタクトホール１２１ｂ，１２１ｃに対して第４の層間絶縁膜１２１と第２の層間絶縁膜１１１の膜厚の差分だけ浅い。一般に、第４の層間絶縁膜１２１は第２の層間絶縁膜１１１よりもかなり厚く形成される。従って、キャパシタ１２０の下の上部コンタクトホール１１７ｂを形成する際の膜厚ばらつきを保証するためのオーバーエッチング量は、周辺回路部１０３の上部コンタクトホール１２１ｂ，１２１ｃを形成する際のオーバーエッチング量に比べて少なくなるため、上部コンタクトホール１１７ｂがその位置ズレにより下部プラグ１１０ｂ上面からずれたとしても致命的な問題とはなりずらい。
発明の開示
本発明の目的は、プラグが埋め込まれる上側のホールを、工程を増やさずに、所望の深さまで形成することができる構造の半導体装置とその製造方法を提供することにある。
本発明によれば、第１の領域では第１絶縁膜上の配線の少なくとも側面を第３絶縁膜で覆い、且つ第２の領域では第１絶縁膜内に形成された一段目の導電性プラグ上面とその周辺を第３絶縁膜によって覆い、ついで、第３絶縁膜と異なる材料からなる第２絶縁膜を第３絶縁膜上に形成した後に、第２の領域で第３絶縁膜をエッチングストッパに使用して第２絶縁膜の一部を選択的にエッチングすることにより一段目の導電性プラグ上にホールを形成し、さらに、そのホールを通して第３絶縁膜を選択的にエッチングして一段目の導電性プラグの上面を露出させた後に、そのホール内に二段目の導電性プラグを形成するようにしている。
これにより、第２絶縁膜にホールを形成する際にオーバーエッチングを行っても、その下方の第１の絶縁膜はエッチングされない。従って、二段目の導電性プラグが一段目の導電性プラグよりも下に大きく落ちることがなくなる。しかも、第１の領域において配線の側面に形成される絶縁膜を第２の領域においてエッチングストップ膜として利用しているので、半導体基板に形成されたトランジスタの特性に悪影響を与えることもなく、また、工程数の増加も最小限に抑えることができる。
なお、第１の領域は例えばメモリセルが形成される領域であり、第２の領域は例えば周辺回路が形成される領域である。
発明の実施をするための最良の形態 以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図６〜図１２は、本発明の第１の実施の形態を示す半導体装置の製造工程を示す断面図である。
まず、図６（ａ）に示す構造になるまでの工程を説明する。
ｎ型のシリコン（半導体）基板１には、少なくともメモリセル部２と周辺回路部３が存在し、それらのシリコン基板１にはシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜４が形成されている。なお、ＳＴＩの代わりにＬＯＣＯＳ、その他の素子分離構造を採用してもよい。
そのような素子分離絶縁膜４を形成した後に、メモリセル部２、周辺回路部３における所定の活性領域にｐ型不純物イオンを注入してｐウェル１ａ，１ｂを作成する。
図６（ａ）の周辺回路部３では、ｐウェル１ｂを形成した構造を示しているが、そのｐ型不純物を注入しないｎ型活性領域（不図示）も存在する。
周辺回路部３においてはＣＭＯＳが形成される。即ち、周辺回路部３のｐウェル１ｂには後述するような工程に沿ってｎチャネル型ＭＯＳＦＥＴが形成され、また、ｎ型活性領域（不図示）にはｐチャネル型ＭＯＳＦＥＴ（不図示）が形成される。
続いて、メモリセル部２と周辺回路部３のシリコン基板１の表面を熱酸化することにより、それぞれにゲート酸化膜５ａ，５ｂを形成する。
さらに、ゲート酸化膜５ａ，５ｂの上に導電膜、例えばドープトシリコンとシリサイドの二層構造の導電膜を形成した後に、導電膜の上に窒化シリコンよりなる第１の保護絶縁膜８を例えば１５０ｎｍの厚さに形成する。
その後に、レジストを用いるフォトリソグラフィー法により、第１の保護絶縁膜８と導電膜をゲート電極形状にパターニングする。これにより、メモリセル部２では導電膜から構成されるゲート電極６がワード線を兼ねて複数形成され、また、周辺回路部３では導電膜から構成されるゲート電極７が複数形成される。メモリセル部２では、素子分離絶縁膜４に囲まれた１つのｐウェル１ａの上に、ゲート絶縁膜５ａを介して複数のゲート電極６が平行に配置される。
次に、メモリセル部２が開口したレジストマスク（不図示）を用いて、シリコン基板１のメモリセル部２に選択的にｎ型不純物をイオン注入してゲート電極６の両側にｎ型の不純物拡散層６ａ，６ｂを形成する。メモリセル部２では、ゲート電極６，ｎ型不純物拡散層６ａ，６ｂ等によりＭＯＳＦＥＴが構成される。続いて、周辺回路部３が開口したレジストマスク（不図示）を用いて、シリコン基板１の周辺回路部３に選択的に不純物イオンを注入してゲート電極７の両側に不純物拡散層７ａ，７ｂの低濃度部を形成する。
レジストマスクを除去した後に、例えば熱酸化により８００℃のドライ酸化雰囲気中で不純物拡散層６ａ，６ｂ，７ａ，７ｂの表面を酸化して酸化膜（不図示）を数ｎｍの厚さに形成する。
続いて、シランとアンモニアを用いる化学気相成長（ＣＶＤ）法によって、ゲート電極６，７の上及び側面とシリコン基板１の上に窒化シリコン膜を２０〜１００ｎｍの厚さに形成する。その後に、その窒化シリコン膜を異方性エッチングして各ゲート電極６，７の側面上にサイドウォール６ｓ，７ｓとして残す。
次に、メモリセル部２をフォトレジスト（不図示）で覆いながら周辺回路部３のゲート電極７とサイドウォール７ｓをマスクに使用して、周辺回路部３のシリコン基板１に不純物をイオン注入する。これにより、周辺回路部３では、ゲート電極７の両側の不純物拡散層７ａ，７ｂの高濃度部が形成され、それらの不純物拡散層７ａ、７ｂはＬＤＤ構造となる。周辺回路部３では、不純物拡散層７ａ、７ｂ、ゲート電極７等によってＭＯＳＦＥＴが構成される。
次に、ゲート電極６，７、サイドウォール６ｓ，７ｓ、不純物拡散層６ａ，６ｂ、７ａ，７ｂ、素子分離絶縁膜４の上に、第１の層間絶縁膜９として、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜をＣＶＤ法により例えば１０００ｎｍの厚さに形成する。その第１の層間絶縁膜９は、加熱リフローされ、さらに化学機械研磨（ＣＭＰ）法により研磨されて、その上面が平坦化される。研磨は、第１の層間絶縁膜９の厚さがシリコン基板１の表面から約５００ｎｍとなるまで行う。
ここで、加熱リフローによるＭＯＳＦＥＴ特性の劣化を避けることを目的として、第１の層間絶縁膜９としてプラズマＣＶＤ法によって酸化膜（ＨＤＰ等）を形成し、ついで、ＣＭＰ法によりその上面を研磨して平坦化してもよい。
その後に、メモリセル部２では、第１の層間絶縁膜９のうちゲート電極６に挟まれた位置に下部コンタクトホール１０ａ、１０ｂがフォトリソグラフィー法により形成される。それらの下部コンタクトホール１０ａ，１０ｂは、ゲート電極６相互間でサイドウォール６ｓにより自己整合的に位置決めされるセルフアラインコンタクトとなる。
続いて、下部コンタクトホール１０ａ，１０ｂ内と第１の層間絶縁膜９の上に、リンがドープされたアモルファスシリコン膜を形成し、続いて、アモルファスシリコン膜をＣＭＰ法によって第１の層間絶縁膜９の上面から除去する。これにより、下部コンタクトホール１０ａ，１０ｂ内に残ったアモルファスシリコン膜は、下部コンタクトプラグ１１ａ，１１ｂとして使用される。
なお、素子分離絶縁膜４に囲まれた１つの活性領域の上に形成される３つの下部コンタクトプラグ１１ａ，１１ｂのうち、中央の下部コンタクトプラグ１１ａはビット線コンタクトに使用され、残りの下部コンタクトプラグ１１ｂはストレージコンタクトに使用される。
次に、図６（ｂ）に示すような状態になるまでの工程を説明する。
まず、下部コンタクトプラグ１１ａ，１１ｂと第１の層間絶縁膜９の上に、ＢＰＳＧ、プラズマ酸化膜等よりなる第２の層間絶縁膜１２を２００ｎｍの厚さに形成する。続いて、メモリセル部２の第２の層間絶縁膜１２をフォトリソグラフィー法によりパターニングすることにより、ビット線コンタクト用の下部コンタクトプラグ１１ａの上に上部コンタクトホール１３ａを形成する。さらに、周辺回路部３の第１及び第２の層間絶縁膜９，１２をフォトリソグラフィー法によりパターニングして不純物拡散層７ａ，７ｂの上に下部コンタクトホール１３ｂ、１３ｃを形成する。
ここで、メモリセル部２の上部コンタクトホール１３ａと周辺回路部３の下部コンタクトホール１３ｂ，１３ｃを同時に形成しても良いが、ビット線コンタクト用の上部コンタクトホール１３ａは比較的浅いので、その下の下部コンタクトプラグ１１ａとの位置ズレに対して細心の注意を払う必要がある。
次に、図６（ｃ）に示すような構造になるまでの工程を説明する。
まず、上部コンタクトホール１３ａ内と下部コンタクトホール１３ｂ，１３ｃ内と第２の層間絶縁膜１２上に、ＣＶＤ法により、膜厚５０ｎｍのチタン（Ｔｉ）膜１４ａ、膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜１４ｂ及び膜厚３００ｎｍのタングステン（Ｗ）膜１４ｃを順に形成する。
そして、Ｔｉ膜１４ａ、ＴｉＮ膜１４ｂ及びＷ膜１４ｃをＣＭＰ法により研磨してそれらの膜を第２の層間絶縁膜１２の上面から除去する。これにより、メモリセル部２において上部コンタクトホール１３ａ内に残った金属膜１４ａ〜１４ｃをビット線コンタクト用の上部コンタクトプラグ１５ａとなし、また、周辺回路部３内の下部コンタクトホール１３ｂ、Ｔ３ｃ内に残った金属膜１４ａ〜１４ｃを下部コンタクトプラグ１５ｂ，１５ｃとする。
ここで、チタン膜１４ａは、その下に形成された下部コンタクトプラグ１１ａ、不純物拡散層７ａ，７ｂとの良好な電気的接触を得るために設けられ、また、窒化チタン膜１４ｂはタングステン膜１４ｃとチタン膜１４ａの反応を抑制するためのバリア層として設けられている。
次に、図７（ａ）に示すような構造になるまでの工程を説明する。
まず、コンタクトプラグ１５ａ〜１５ｃと第２の層間絶縁膜１２の上に、厚さ５０ｎｍのチタン膜１６ａと、厚さ５０ｎｍの窒化チタン膜１６ｂと、厚さ１００ｎｍのタングステン膜１６ｃをそれぞれＣＶＤ法により形成し、さらに、タングステン膜１６ｃ上に、膜厚１００ｎｍの窒化シリコンよりなる第２の保護絶縁膜１７をＣＶＤ法により形成する。ここで、チタン膜１６ａ、窒化チタン膜１６ｂ及びタングステン膜１６ｃをＣＶＤ法により形成しているが、その下地が平坦であるため、スパッタ法を用いて形成することもできる。
続いて、Ｔｉ膜１６ａ、ＴｉＮ膜１６ｂ、Ｗ膜１６ｃ及び第２の保護絶縁膜１７をフォトリソグラフィー法でパターニングして、メモリセル部２でビット線の形状にする。これによりチタン膜１６ａ、窒化チタン膜１６ｂ及びタングステン膜１６ｃから構成されるビット線１６は、その下の上部コンタクトプラグ１５ａ及び下部コンタクトプラグ１１ａを通して不純物拡散層６ａに電気的に接続されることになる。
第２の保護絶縁膜１７は、後に形成されるストレージコンタクト用コンタクトプラグとビット線１６の短絡を防止するために使用される。
なお、周辺回路部３において、チタン膜１６ａ、窒化チタン膜１６ｂ及びタングステン膜１６ｃをパターニングして配線として残してもよい。
次に、図７（ｂ）に示す状態になるまでの工程を説明する。
まず、膜厚２０〜１００ｎｍの窒化シリコン（エッチングストップ）膜１８を減圧（ＬＰ）ＣＶＤ法により全面に形成する。窒化シリコン膜１８の成長条件として、ＳｉＨ2Ｃｌ2、ＳｉＨ4のいずれかとＮＨ3との混合ガスを使用し、成長温度を６００℃〜８００℃、好ましくは７５０℃に設定し、その成長雰囲気の圧力を０．１〜１．０Ｔｏｒｒとする。
その後に、窒化シリコン膜１８の上にフォトレジスト１９を塗布し、これを露光、現像して周辺回路部３のみに残す。
そして、メモリセル部２に存在する窒化シリコン膜１８を略垂直方向に異方性エッチングして、図８（ａ）に示すようにビット線１６の側面に残し、これをサイドウォール１８ｓとして残す。そのエッチングの際、周辺回路部３の窒化シリコン膜１８は、フォトレジスト１９によって覆われているので、下部コンタクトプラグ１５ｂ、１５ｃ及び第２の層間絶縁膜１２を覆った状態を保っている。
窒化シリコン膜１８は、周辺回路部３の全体に残してもよいが、一般的に窒化シリコン膜はＭＯＳＦＥＴ等のデバイス特性を劣化させる原因になるので、後の工程で形成される上部コンタクトホールが落ちてくる箇所に、位置ズレマージンを見込んだ大きさで最小の範囲で残すようにしてもよい。例えば、下部コンタクトプラグ１５ｂ，１５ｃの上とその周辺に窒化シリコン膜１８を残してもよい。
周辺回路部３のフォトレジスト１９は、窒化シリコン膜１８のパターニングが終わった後に除去される。
次に、図８（ｂ）に示す構造を形成するまでの工程を説明する。
まず、第３の層間絶縁膜２０として、例えば膜厚８００ｎｍのシリコン酸化膜をプラズマＣＶＤ法により全面に形成する。第３の層間絶縁膜２０は、窒化シリコン膜１８に対して選択的にエッチング可能な材料からなる。
続いて、第３の層間絶縁膜２０をＣＭＰ法により研磨してその表面を平坦にする。第３の層間絶縁膜２０の研磨は、ビット線１６を保護する第２の保護絶縁膜１７の上面から１５０ｎｍ程度の厚さで残るまで行われる。
その後に、メモリセル部２において、第２及び第３の層間絶縁膜１２，２０をフォトリソグラフィー法によりパターニングすることにより、上部コンタクトホール２０ｂをストレージコンタクト用の下部コンタクトプラグ１１ｂの上に形成する。
この場合、第２及び第３の層間絶縁膜１２，２０を構成するＢＰＳＧ、シリコン酸化膜に対して窒化シリコン膜のエッチングレートが遅い条件にする。これにより、上部コンタクトホール２０ｂは、ビット線１６を覆っている第２の保護絶縁膜１７とサイドウォール１８ｓには形成されず、ビット線１６に接続されることはない。従って、図１３（ａ）に示すように、ストレージコンタクト用の上部コンタクトホール２０ｂはセルフアラインで形成されることになる。なお、図１３（ａ）は、図８（ｂ）のＶ−Ｖ線の断面図である。
その後に、リンがドープされたアモルファスシリコン膜を、第３の層間絶縁膜２０上と上部コンタクトホール２０ｂ内に形成する。このアモルファスシリコン膜は、ＣＶＤ法により、第３の層間絶縁膜２０上で３００ｎｍとなるような膜厚で成長される。続いて、第３の層間絶縁膜２０上のアモルファスシリコン膜をＣＭＰ法により除去する。そして、ストレージコンタクト用の上部コンタクトホール２０ｂ内に残ったアモルファスシリコンをストレージコンタクト用の上部コンタクトプラグ２１として残す。
上部コンタクトプラグ２１は、下部コンタクトプラグ１１ｂを介して、ＭＯＳＦＥＴの一方の不純物拡散層６ｂに電気的に接続される。
次に、図９に示す構造を形成するまでの工程について説明する。
まず、第３の絶縁膜２０と上部コンタクトプラグ２１の上に、膜厚５０ｎｍの窒化シリコン膜２２を減圧ＣＶＤ法により例えば成長温度７５０℃で形成する。膜厚５０ｎｍの窒化シリコン膜２２は、後の工程で使用されるフッ酸を透過しない膜種、膜厚の１つとして形成された。
さらに、窒化シリコン膜２２上に、膜厚１０００ｎｍのＢＰＳＧ膜２３をＣＶＤ法により形成する。
その後、フォトリソグラフィー法を用いるパターニングにより、ＢＰＳＧ膜２３及び窒化シリコン膜２２内にストレージ（蓄積）電極形状の開口２３ａ，２３ｂを形成する。
そして、リンがドープされたアモルファスシリコン膜をＢＰＳＧ膜２３の上面と開口２３ａ、２３ｂの内周面の上に沿ってＣＶＤ法により形成する。この場合、ＢＰＳＧ膜２３上でのアモルファスシリコン膜の膜厚を５０ｎｍとする。
続いて、ＢＰＳＧ膜２３上のアモルファスシリコン膜をＣＭＰ法により選択的に除去して、開口２３ａ，２３ｂ内にのみ残ったアモルファスシリコン膜をストレージ電極２４として残す。このストレージ電極２４は、シリンダ形状を有し、その下の上部コンタクトプラグ２１に接続される。
なお、アモルファスシリコン膜を研磨する際に使用するスラリーが開口２３ａ，２３ｂ内に入ることを防止するために、アモルファスシリコン膜を形成した後に、フォトレジストＲを開口２３ａ，２３ｂ内に埋め込んでからＣＭＰ法による研磨をおこなってもよい。この場合、フォトレジストＲは、アモルファスシリコン膜を研磨した後に、通常のレジスト剥離処理によって除去される。
次に、図１０に示す構造を形成するまでの工程を説明する。
まず、フッ酸によってＢＰＳＧ膜２３を選択的に除去する。この際、ＢＰＳＧ膜２３の下の窒化シリコン膜２２は、長時間のフッ酸処理から第３の層間絶縁膜２０を守る役目を果たす性質と膜厚を有している。このＢＰＳＧ膜２３の除去によりストレージ電極２４の外周面が露出する。
続いて、ストレージ電極２４表面と窒化シリコン膜２２上面の上に、ＣＶＤ法により膜厚５ｎｍの窒化シリコン膜を形成した後に、その窒化シリコン膜の表面を酸化し、これをキャパシタ誘電体膜２５として用いる。
その後に、ＣＶＤ法により、リンがドープされた膜厚５０ｎｍのアモルファスシリコン膜をキャパシタ誘電体膜２５上に形成する。続いて、リソグラフィー工程によりそのアモルファスシリコン膜をパターニングしてストレージ電極２４の上に残し、これをセルプレート電極２６として使用する。この場合、窒化シリコン膜２２も同じ形状にパターニングし、セルプレート電極２６，誘電体膜２５及び窒化シリコン膜２２を周辺回路部３から除去する。
ＤＲＡＭセルのキャパシタ２７ａ，２７ｂは、ストレージ電極２４とキャパシタ絶縁膜２５とセルプレート電極２６によって構成される。
次に、 図１１に示す構造になるまでの工程を説明する。
まず、キャパシタ２７ａ，２７ｂを覆う第４の層間絶縁膜２８を第３の層間絶縁膜２０の上に形成する。その第４の層間絶縁膜２８として、プラズマＣＶＤ法により形成された膜厚２０００ｎｍのシリコン酸化膜を使用する。
続いて、第４の層間絶縁膜２８の表面をＣＭＰ法により研磨して平坦にする。研磨は、第４の層間絶縁膜２８がシリコン基板から２．０〜２．５μｍ程度の厚さとなるまで行われる。
さらに、第４の層間絶縁膜２８の上にフォトレジスト２９を塗布し、これを露光、現像して周辺回路部３の下部コンタクトプラグ１５ｂ，１５ｃの上方に窓２９ｂ，２９ｃを形成する。その後、窓２９ｂ，２９ｃを通して第４の層間絶縁膜２８とその下の第３の層間絶縁膜２０を異方性エッチングして上部コンタクトホール２８ｂ，２８ｃを形成する。
この場合、エッチングガスとしては、Ｃ4Ｆ8系を使用する。これにより、第３及び第４の層間絶縁膜２０，２８をエッチングする際にその下の窒化シリコン膜１８のエッチング速度が遅くなる。
従って、窒化シリコン膜１８は、エッチングストッパ膜として機能するので、上部コンタクトホール２８ｂ，２８ｃが第２の層間絶縁膜１２に形成されない。
なお、図１１では、図５との比較のために、コンタクトホール２８ｂ，２８ｃは下部コンタクトプラグ１５ｂ、１５ｃからはみ出した位置に形成されているが、通常は下部コンタクトプラグ１５ｂ、１５ｃの上面と一致する位置を目標にして形成される。
その後に、コンタクトホール２８ｂ，２８ｃを通して、窒化シリコン膜１８をエッチングしてコンタクトプラグ１５ｂ，１５ｃを露出させる。この場合、第２の層間絶縁膜１２が殆どエッチングされない条件、即ちエッチングガスとしてＣＨＦ3系を使用する。これにより、コンタクトホール２８ｂ，２８ｃの終端部はコンタクトプラグ１５ｂ，１５ｃの上面近傍に存在することになる。
その後に、フォトレジスト２９を剥離する。ここで、フォトレジスト２９の剥離は、第３及び第４の層間絶縁膜２０，２８のエッチング後に行ってもよい。
なお、上部コンタクトホール２８ｂ、２８ｃが、下部コンタクトプラグ１５ｂ、１５ｃからはみ出しして形成された場合には、下部コンタクトプラグ１５ｂ、１５ｃの上面の一部は窒化シリコン膜１８により覆われることになる。
次に、図１２に示す構造を形成するまでの工程を説明する。
まず、上部コンタクトホール２８ｂ，２８ｃの中と第４の層間絶縁膜２８の上に、膜厚２０ｎｍのＴｉ膜３０ａ、膜厚２０ｎｍのＴｉＮ膜３０ｂ、及び膜厚３００ｎｍのＷ膜３０ｃをＣＶＤ法により順に形成する。続いて、第４の層間絶縁膜２８の上のＴｉ膜３０ａ、ＴｉＮ膜３０ｂ及びＷ膜３０ｃをＣＭＰ法により選択的に除去する。そして、コンタクトホール２８ａ，２８ｂ内に残ったＴｉ膜３０ａ、ＴｉＮ膜３０ｂ及びＷ膜３０ｃを上部コンタクトプラグ３１ａ，３１ｂとして使用する。
その後に、周辺回路部３においては、第４の層間絶縁膜２８上に配線３２ａ，３２ｂが形成され、配線３２ａ，３２ｂは、上部コンタクトプラグ３１ａ，３１ｂと下部コンタクトプラグ１５ｂ，１５ｃを介して不純物拡散層７ａ，７ｂに接続されることになる。
なお、図１２のメモリセル部２におけるＶＩ−ＶＩ線から見た断面を示すと、図１３（ｂ）のようになる。
上記した実施形態によれば、メモリセル部２のビット線１６側面に形成される窒化シリコンよりなるサイドウォール１８ｓと周辺回路部３のエッチングストッパ膜１８とを同時に成膜しているので、その後に周辺回路部３の第３及び第４の層間絶縁膜２０，２８に形成される上部コンタクトホール２８ｂ，２８ｃが下部コンタクトプラグ１５ｂ，１５ｃからはみ出しても、上部コンタクトホール２８ｂ，２８ｃが下部コンタクト部ラグ１５ｂ，１５ｃの上面から下に大きく落ちることが防止される。
また、通常、窒化シリコン膜の形成には、ある一定の熱処理が必要なために、サイドウォールとエッチングストップ膜とを２回に分けて形成すればＭＯＳＦＥＴの特性に悪影響を与える可能性があるが、それらを同時に形成することにより熱処理の増加も最小限に抑えることが可能になる。
ここで、窒化シリコン膜１８の膜厚の上限は、図１３（ａ）に示すようにビット線１６の相互の間隔が必要以上に狭くならないという要求から決まり、その下限は、周辺回路部３の上部コンタクトホール２８ａ，２８ｂの形成のためのストッパ膜としての要求から決定されるべきである。ストッパ膜の膜厚は、上方の層間絶縁膜の膜厚にも依存するが、少なくとも２０〜３０ｎｍの膜厚が要求される。
なお、メモリセル部２のビット線１６、ゲート電極６、コンタクト部の平面から見た位置関係を示すと 図１４のようになる。図１４においてＶＩＩ−ＶＩＩ線から見た断面は図７（ａ）であり、ＶＩＩＩ−ＶＩＩＩ線から見た断面は図１３（ａ）である。
なお、周辺回路部３の第２の層間絶縁膜１２の上に形成した窒化シリコン膜１８の代わりに、第３の層間絶縁膜２０のエッチングの際にエッチングストッパとなるその他の材料膜、例えば酸窒化シリコン膜（ＳｉＯＮ）、アルミナ（Ａｌ2Ｏ3）膜を形成してもよい。
ところで、図５で示した従来例の問題を解決する対策として、上部プラグ１２２ｂ，１２２ｃと下部プラグ１１２ｂ，１１２ｃの間に、導電層よりなるエッチングストップ膜を形成してもよい。例えば、ビット線１１５の加工の際、上部コンタクトホール１２１ｂ，１２１ｃの位置ズレ余裕と径ばらつきを見込んだ大きさの導電層のパターンを上部プラグ１２２ｂ，１２２ｃと下部プラグ１１２ｂ，１１２ｃの間に配置する。これにより、上部プラグ１２２ｂ，１２２ｃが下部プラグ１１２ｂ，１１２ｃから落ちることは回避できるようになる。ただし、この場合の導電層のパターンは、位置ズレ余裕と径ばらつきを見込んだ大きさにする必要があることから、下部コンタクトホール１１１ｂ，１１１ｃよりも例えば０．２μｍ程度サイズが大きくなってしまう。
異なる電位が印加される複数の下部プラグ１１２ｂ，１１２ｃが隣接される場合に、それらの下部プラグ１１２ｂ，１１２ｃの上に形成される導電層のパターン同士が短絡しないように配置する制限がつくので、下部プラグ１１２ｂ，１１２ｃが埋め込まれる下部コンタクトホール１１１ｂ，１１１ｃの相互の間隔が大きくなりひいていはチップサイズを大きくしてしまうという欠点がある。
混載ＤＲＡＭの周辺回路部では高集積化、微細化が要求されるために、そのような導電層のパターンを配置する余裕はあまりない。
（第２の実施の形態）
図１５は、本発明の第２実施形態を示す断面図である。また、図１６は、図１５のＸ−Ｘ断面図である。なお、図１５，１６において、図１２と同じ符号は同じ要素を示している。
本実施形態では、第１実施形態の図７（ｂ）で示した窒化シリコン膜１８をパターニングせずに全面に残して、メモリセル部２でビット線１６とストレージコンタクト用の上部コンタクトプラグ２１の短絡防止膜として使用するとともに、周辺回路部３でエッチングストッパ膜として使用するものである。
この場合、ストレージコンタクト用の上部コンタクトホール２０ｂを形成するためのエッチングは、第３の層間絶縁膜２０と第２の層間絶縁膜１２のエッチングに窒化シリコン膜１８のエッチングを加えた３ステップが必要になる。
ところで、図１６に示すように、ストレージコンタクト用のホール２０ｂを形成する際にビット線１６間で位置ズレが生じたとしても、窒化シリコン膜１８はそのエッチング後にビット線１６の側面に残るのでビット線１６が露出することはない。
本実施形態の場合には、第１実施形態に比べて、マスクとなるフォトレジスト１９の形成が１工程省略でき、コスト面では有利である。
（第３の実施の形態）
第１実施形態の図１０では、セルプレート電極２６をパターニングした後に、その下の窒化シリコン膜２２も連続してパターニングした。
しかし、 図１７に示すように、窒化シリコン膜２２をパターニングせずに全面に残すようにしてもよい。
この場合、キャパシタの誘電体膜２５が窒化シリコンから構成されている場合には、誘電体膜２５も残してもよい。
そのようにキャパシタ２７ａ，２７ｂの下地となる窒化シリコン膜２２をエッチングしない場合に、周辺回路部３で上部コンタクトホール２８ｂ，２８ｃを形成する工程は、次のようになる。
即ち、第４の層間絶縁膜２８をエッチングする際に、その下の窒化シリコン膜２２を一時的にエッチングストッパとなし、その後に、窒化シリコン膜２２をエッチングし、さらに第３の層間絶縁膜２０をエッチングし、続いて窒化シリコン膜１８をエッチングすることにより上部コンタクトホール２８ｂ，２８ｃが形成される。
このような工程によれば、表面を研磨した後の第４の層間絶縁膜２８のウェハ面内やチップ内の膜厚のバラツキを、窒化シリコン膜２２で一旦キャンセルすることが可能になり、これにより製造マージンが向上する。しかも、セルプレート電極２６をパターニングする際に窒化シリコン膜２２を残しているので、第１実施形態に比べてエッチング工程が増加することはない。
本実施形態では、周辺回路部３において図７（ｂ）に示したフォトレジスト１９を形成せずに窒化シリコン膜１８を周辺回路部３から除去してもよい。
なお、図１７において、図１２と同じ符号は同じ要素を示している。
（第４の実施の形態）
図１８は、本発明の第４の実施形態の半導体装置を示す断面図である。なお、 図１８において、 図１２と同じ符号は同じ要素を示している。
本実施形態では、周辺回路部３において不純物拡散層７ａ，７ｂに接続される下部コンタクトプラグ１５ｄ，１５ｅを第３の層間絶縁膜２０とその下に形成し、上部コンタクトプラグ３１ｃ，３１ｄを第４の層間絶縁膜２８及び窒化シリコン膜２２に形成した構造を有している。
即ち、第１実施形態の図６（ｂ）に示すようにメモリセル部の第２の層間絶縁膜１２に上部コンタクトホール１３ａを形成すると同時に周辺回路部３の下側のコンタクトホール１３ｂ，１３ｃを形成するのではなく、ストレージコンタクト用の上部コンタクトプラグ２１を形成する前か後に周辺回路部３で第１、第２及び第３の層間絶縁膜９，１２，２０をパターニングしてコンタクトホール１３ｄ，１３ｅを形成した構造を有している。
なお、コンタクトホール１３ｄ，１３ｅ内に形成されるコンタクトプラグ１５ｄ，１５ｅは、第１実施形態と同様に、Ｔｉ膜、ＴｉＮ膜、Ｗ膜の三層構造から構成する。即ち、Ｔｉ膜、ＴｉＮ膜、Ｗ膜をコンタクトホール１３ｄ，１３ｅ内と第３の層間絶縁膜２０の上に形成した後に、第３の層間絶縁膜２０上の金属膜をＣＭＰ法により除去し、これにより下側のコンタクトホール１３ｄ，１３ｅ内に残った金属膜をコンタクトプラグ１５ｄ，１５ｅとして使用する。
本実施形態では、周辺回路部３において、図７（ｂ）に示したフォトレジスト１９を形成せずに窒化シリコン膜１８を周辺回路部３から除去してもよい。
その代わりに、キャパシタ２７ａ，２７ｂの下に形成される窒化シリコン膜２２を周辺回路部３から除去せずに残す。これによれば、周辺回路部３において第４の層間絶縁膜２８をパターニングして上側コンタクトホール２８ｄ，２８ｅを形成する際に、その下の窒化シリコン膜２２がエッチングストッパ膜となって、膜厚の厚い第４の層間絶縁膜２８のばらつきをキャンセルすることができる。
以上のように、第１、第２及び第３の層間絶縁膜９，１２，２０にコンタクトホール１３ｄ，１３ｅを形成し、さらに、第３の層間絶縁膜２８に上部コンタクトホール２８ｄ，２８ｅを形成する場合には、第１実施形態よりも上部コンタクトホール２８ｄ，２８ｅが浅くなっているので、加工が容易である。
（第５の実施の形態）
第４の実施形態では、周辺回路部３において形成される下側のコンタクトホール１３ｄ，１３ｅは、メモリセル部２のストレージコンタクト用の上部コンタクトホール２０ｂを形成する前か後に形成しているが、それらを同時に形成してもよい。
この場合、図１９に示すように、コンタクトホール１３ｄ，１３ｅ内に順に形成されるＴｉ膜、ＴｉＮ膜、Ｗ膜は、ストレージコンタクト用のホール２０ｂ内にも形成される。 したがって、コンタクトホール１３ｄ，１３ｅとストレージコンタクト用のホール２０ｂを同時に形成する場合には、ストレージコンタクト用のホール２０ｂ内にはドープトシリコンを形成せずに、三層構造の金属膜を形成してこれを上部コンタクトプラグ２１ａとして使用することになる。
この場合には、上部コンタクトプラグ２１ａに接続されるストレージ電極２４ａは、シリコンから構成する必要はなくなり、プラチナ、ルテニウム、酸化ルテニウム、ルテニウム酸ストロンチウムその他の金属から構成することが可能になる。酸化ルテニウムをストレージ電極２４ａとして使用する場合には、キャパシタ誘電体膜２５ａとして例えばチタン酸ストロンチウムバリウム（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）、酸化タンタル、ＰＺＴ等の酸化物誘電体膜を使用する。また、プレート電極２６ａとしてストレージ電極２４ａと同じ材料を使用してもよい。
なお、図１９において、図１８と同じ符号は同じ要素を示している。
（第６の実施の形態）
本実施形態の半導体装置は、図２０に示すように、周辺回路部３の不純物拡散層７ａ，７ｂに接続されるコンタクトプラグを３段から構成している。
本実施形態では、第１実施形態の図８（ｂ）において、メモリセル部２の第２及び第３の層間絶縁膜１２，２０をパターニングしてストレージコンタクト用の上部コンタクトホール２０ｂを形成する際に、同時に、周辺回路部３の第２の層間絶縁膜２０をパターニングして下部コンタクトプラグ１５ｂ，１５ｃの上方に中間のコンタクトホール２０ｃを形成する。
この場合、第２の層間絶縁膜２０のエッチングは、その下の窒化シリコン膜１８で停止する条件となし、これにより中間のコンタクトホール２０ｃが下部コンタクトプラグ１５ｂ，１５ｃから大きく落ちないようになる。その後に、中間のコンタクトホール２０ｃを通して窒化シリコン膜１８を選択的にエッチングすることにより、中間のコンタクトホール２０ｃをコンタクトプラグ１５ｂ，１５ｃに接続する。
この後に、メモリセル部２のストレージコンタクト用の上部コンタクトホール２０ｂと、周辺回路領域３の中間のコンタクトホール２０ｃ内に、それぞれ、チタン、窒化チタン、タングステンよりなる三層構造の金属膜を形成する。これにより、上部コンタクトホール２０ｂ内には金属膜よりなる上部コンタクトプラグ２１ｂが形成され、中間のコンタクトホール２０ｃ内には金属膜よりなる中間のコンタクトプラグ３３ｂ，３３ｃが形成される。
なお、第３の層間絶縁膜２０上に形成された金属膜はＣＭＰ法によって除去される。
そのように、メモリセル部２のストレージコンタクト用の上部コンタクトホール２０ｃ内のコンタクトプラグ２１ｂを金属から構成する場合には、キャパシタ２７ａ，２７ｂを第５実施形態で示したと同様な構造としてもよい。
周辺回路部３に形成された中間のコンタクトプラグ３３ｂ，３３ｃの上には、第５実施形態と同様な工程によって形成された上部コンタクトプラグ３１ｃ、３１ｄが接続される。
上部コンタクトプラグ３１ｃ、３１ｄが埋め込まれる上部コンタクトホール２８ｄ，２８ｅは、第４の層間絶縁膜２８の下に形成された窒化シリコン膜２２をエッチングストッパに用いて形成されることは第４実施形態と同様である。
以上のように、周辺回路部３において層間絶縁膜に形成されるコンタクトプラグの段数を増やす場合には、コンタクトプラグを埋め込むための各ホールが浅くなるので加工が容易になる。この場合、中間と上部のコンタクトホール２０ｃ，２８ｄ，２８ｅの形成のためのエッチング時には、窒化シリコン膜１８，２２がエッチングストッパとなる。
また、各コンタクトホール２０ｃ，２８ｄ，２８ｅ深さが浅くなっているので、窒化シリコン膜１８，２２のいずれか又は両方を周辺回路部３から除去してもよい。
なお、図２０において、図１９と同じ符号は同じ要素を示している。
（第７の実施の形態）
第１実施形態では、図６（ｂ）、図７（ａ）に示したように、第２の層間絶縁膜１２に上部コンタクトホール１３ａを形成し、その中に上部コンタクトプラグ１５ａを形成した後に、ビット線１６を構成する金属膜を第２の層間絶縁膜１２上に形成している。
しかし、ビット線１６とその下のコンタクトプラグ１５ａを、一度に形成することも可能であり、その工程を図２１に基づいて以下に説明する。なお、図２１において、図６（ｂ）と同じ符号は同じ要素を示している。
まず、 図６（ｂ）に示された状態から、メモリセル部２のビット線コンタクト用の上部コンタクトホール１３ａ内と周辺回路部３のコンタクトホール１３ｂ，１３ｃ内と第２の層間絶縁膜１２の上に、ＣＶＤ法により、膜厚５０ｎｍのチタン膜４１ａ、膜厚５０ｎｍの窒化チタン膜４１ｂ、膜厚１５０ｎｍのタングステン膜４１ｃを順に形成し、続いて、タングステン膜４１ｃの上に膜厚１００ｎｍの窒化チタンよりなる保護絶縁膜４２をＣＶＤ法により形成する。
次に、図２１（ｂ）に示すように、通常のフォトリソグラフィー法によりチタン膜４１ａ、窒化チタン膜４１ｂ、タングステン膜４１ｃをパターニングすることにより、メモリセル部２のビット線４３を形成すると同時に、周辺回路部３の下部コンタクトコンタクトプラグ４４ｂ、４４ｃを形成する。この場合、ビット線４３は、下部コンタクトプラグ１１ａに直に接続される。
ところで、タングステン膜４１ｃの膜厚は、周辺回路部３の下部コンタクトプラグ４４ｂ，４４ｃ内に保護絶縁膜４２が入らないような十分な厚さにすることが好ましく、また、ビット線４３の加工が行い易い程度に薄いことが好ましい。
本実施形態の場合、第２の層間絶縁膜１２の上の金属膜をＣＭＰ法により除去してコンタクトホール１３ｂ，１３ｃ内に残すといった方法ではなく、ビット線４３の加工時のエッチングと同時に行われるために、大幅に工程数が減ることになる。また、コンタクトプラグ４４ｂ，４４ｃを構成する金属膜とビット線４３を構成する金属膜を同一成膜工程で行っているために、チタン、窒化チタン、タングステンの成膜がそれぞれ１回省略できる。ここで、窒化シリコンよりなる保護絶縁膜４２は、第１実施形態の保護絶縁膜１７と同様に、ストレージコンタクト用の上部コンタクトプラグ２１とビット線４３との短絡を防止するために使用される。
次に、図２１（ｃ）に示すように、ビット線４３、プラグ４４ｂ，４４ｃ及び第２の層間絶縁膜１２の上に、膜厚５０ｎｍの窒化シリコン膜１８を減圧ＣＶＤ法により形成し、続いて、周辺回路部３を覆うフォトレジスト１９を形成する。その後の工程は、第１実施形態と同様である。
【図面の簡単な説明】
図１（ａ），（ｂ）は、従来の半導体装置の製造工程の一例を示す断面図（その１）であり；
図２は、従来の半導体装置の製造工程の一例を示す断面図（その２）であり；
図３は、半導体装置のメモリセル部のコンタクトホールの配置を示す平面図であり；
図４は、図１（ｂ）のＩＩＩ−ＩＩＩ線と図３のＩＩ−ＩＩ線からみた断面図であり；
図５は、従来の半導体装置の製造工程の問題を示す断面図であり；
図６（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）であり；
図７（ａ），（ｂ）は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）であり；
図８（ａ），（ｂ）は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）であり；
図９は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）であり；
図１０は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その５）であり；
図１１は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その６）であり；
図１２は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その７）であり；
図１３（ａ）は、図８（ｂ）に示したＶ−Ｖ線断面図であり；
図１３（ｂ）は、図１２に示したＶＩ−ＶＩ線断面図であり；
図１４は、本発明の第１実施形態の半導体装置のメモリセル部のゲート電極とコンタクト部とビット線の配置関係を示す平面図であり；
図１５は、本発明の第２実施形態に係る半導体装置の断面図であり；
図１６は、図１５に示した半導体装置のＸ−Ｘ線断面図であり；
図１７は、本発明の第３実施形態に係る半導体装置の断面図であり；
図１８は、本発明の第４実施形態に係る半導体装置の断面図であり；
図１９は、本発明の第５実施形態に係る別の半記憶装置の断面図であり；
図２０は、本発明の第６実施形態に係る半導体装置の断面図であり；そして
図２１（ａ）〜（ｃ）は、本発明の第７実施形態に係る半導体装置の製造工程を示す断面図である。

Claims (20)

  1. 半導体基板の第１の領域内に形成された第１の不純物拡散層と、
    前記半導体基板の第２の領域内に形成された第２の不純物拡散層と、
    前記半導体基板上に形成された第１の絶縁膜と、
    前記第１の領域において、前記第１の絶縁膜内であって前記第１の不純物拡散層の上に形成された第１のホールと、
    前記第１のホール内に形成された第１の導電性プラグと、
    前記第１の領域における前記第１の絶縁膜の上に形成された配線と、
    前記第１及び第２の領域において、前記配線及び前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記第１の領域において、前記第２の絶縁膜に前記配線から離れて形成され、かつ前記第１のホールに接続される第２のホールと、
    前記第２のホール内に形成された第２の導電性プラグと、
    前記第１の領域において、前記第２の絶縁膜の上に形成され、前記第２の導電性プラグに接続された電極と、
    前記第２の領域において、前記第１の絶縁膜に形成されて、前記第２の不純物拡散層に達する深さの第３のホールと、
    前記第２の領域において、前記第２の絶縁膜に形成され、前記第３のホールに接続される第４のホールと、
    前記第３のホール内に形成された第３の導電性プラグと、
    前記第４のホール内に形成された第４の導電性プラグと、
    前記第１の領域において前記配線の側面に形成され、かつ、前記第２の領域において前記第１の絶縁膜と前記第２の絶縁膜の間に介在し前記第４のホールが形成された、前記第１及び第２の絶縁膜とは異なる材料から構成された第３の絶縁膜と
    を有することを特徴とする半導体装置。
  2. 前記第３の絶縁膜は前記第３の導電性プラグの上面の一部に接することを特徴とする請求項１記載の半導体装置。
  3. 前記第１の領域の前記半導体基板に形成された第３の不純物拡散層と、
    前記第１の絶縁膜内であって、前記第３の不純物拡散層の上に形成された第５のホールと、
    前記第５のホール内に形成され且つ前記配線に接続された第５の導電性プラグと
    をさらに有することを特徴とする請求項１記載の半導体装置。
  4. 前記第２の絶縁膜と前記電極の上に形成された第４の絶縁膜と、
    前記第２の領域において、前記第４の絶縁膜に形成されて前記第４のホールに繋がる第６のホールと
    をさらに有することを特徴とする請求項１記載の半導体装置。
  5. 前記第４のホールは前記第６のホールの延長であり、前記第４の導電性プラグは前記第４のホールと前記第６のホール内に形成されていることを特徴とする請求項４記載の半導体装置。
  6. 前記第１の領域において、前記第２の絶縁膜上であって、前記電極と前記第２の導電性プラグとの接続部の周囲に形成され、前記第２の領域において、前記第２の絶縁膜上に形成された、前記第２の絶縁膜とは異なる材料から構成された第５の絶縁膜と、
    前記電極と前記第５の絶縁膜の上に形成され、前記第５の絶縁膜とは異なる材料から構成された第６の絶縁膜と、
    前記第５の絶縁膜及び第６の絶縁膜に形成されて前記第４のホールに繋がる第７のホールと
    をさらに有することを特徴とする請求項１記載の半導体装置。
  7. 前記第４のホールは、前記第７のホールの延長上にあり、前記第４の導電性プラグは前記第７のホール内にも形成されていることを特徴とする請求項６記載の半導体装置。
  8. 前記第１の領域は、メモリセルが形成される領域であり、前記第２の領域は、周辺回路が形成される領域であることを特徴とする請求項１記載の半導体装置。
  9. 前記第１の領域において、前記第５の導電性プラグ及び前記第１の絶縁膜と前記配線及び前記第２の絶縁膜との間に形成され、前記第２の領域において、前記第１の絶縁膜と前記第３の絶縁膜の間に形成され、前記第３の絶縁膜とは異なる材料から構成された第７の絶縁膜と、
    前記第１の領域において、前記第７の絶縁膜に形成され、前記第５の導電性プラグを露出する第８のホールとを更に有し、
    前記配線は、前記第８のホールを通して前記第５の導電性プラグに接続され、
    前記第２の領域において、前記第７の絶縁膜に形成された第９のホールであって、前記第３のホールの延長上にあり、前記第３の導電性プラグが埋め込まれた該第９のホールを更に有し、
    前記第４のホールは、前記第９のホールに少なくとも一部が重なっていることを特徴とする請求項３記載の半導体装置。
  10. 半導体基板の第１の領域に第１の不純物拡散層と第２の不純物拡散層を形成する工程と、
    前記半導体基板の第２の領域に第３の不純物拡散層を形成する工程と、
    前記第１、第２及び第３の不純物拡散層を覆う第１の絶縁膜を前記半導体基板の上に形成する工程と、
    前記第１の領域において、前記第１の絶縁膜をパターニングして前記第１の不純物拡散層と第２の不純物拡散層の上に第１のホールと第２のホールをそれぞれ形成する工程と、
    前記第１及び第２のホール内にそれぞれ第１の導電性プラグと第２の導電性プラグを形成する工程と、
    前記第１の導電性プラグに接続される配線を前記第１の絶縁膜の上に形成する工程と、
    前記第２の領域において、前記第１の絶縁膜をパターニングして前記第３の不純物拡散層に達する深さの第３のホールを形成する工程と、
    前記第３のホール内に第３の導電性プラグを形成する工程と、
    少なくとも前記配線の側面、前記第３の導電性プラグ及び第１の絶縁膜の上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程と、
    全面に、前記第２の絶縁膜と異なる材料からなる第３の絶縁膜を形成する工程と、
    前記第１の領域において、前記第３の絶縁膜上からパターニングして前記第２の導電性プラグが露出する第４のホールを形成する工程と、
    前記第２の導電性プラグに接続される第４の導電性プラグを前記第４のホール内に形成する工程と、
    前記第２の領域において、前記第２の絶縁膜をエッチングストップ層として使用し、前記第３の絶縁膜をパターニングして前記第３の導電性プラグに少なくとも一部が重なる第５のホールを形成する工程と、
    前記第５のホールを通して前記第２の絶縁膜をエッチングし、前記第３の導電性プラグが露出する第６のホールを形成する工程と、
    前記第３の導電性プラグに接続する第６の導電性プラグを前記第５及び第６のホール内に形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  11. 前記配線及び前記第２の絶縁膜と前記第１の絶縁膜の間において、前記第１の導電性プラグ、前記第２の導電性プラグ及び前記第１の絶縁膜を覆う、前記第２の絶縁膜と異なる材料からなる第４の絶縁膜を形成する工程と、
    前記第１の領域において、前記第４の絶縁膜をパターニングして前記第１の導電性プラグと前記配線とを接続する第７のホールを形成する工程と、
    前記第４の絶縁膜に前記第３のホールの上部を形成する工程と
    をさらに有することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第７のホール内に第５の導電性プラグを形成する工程をさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 少なくとも前記配線の側面、前記第３の導電性プラグ及び第１の絶縁膜の上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程は、前記第２の領域において前記第２の絶縁膜の少なくとも一部をマスクで覆いつつ、前記第２の絶縁膜をエッチングすることにより、前記配線の側面、前記第３の導電性プラグ及び第１の絶縁膜の上に前記第２の絶縁膜を残す工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
  14. 少なくとも前記配線の側面、前記第３の導電性プラグ及び第１の絶縁膜の上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程は、全面に第２の絶縁膜を形成する工程を含み、
    前記第１の領域において、前記第３の絶縁膜の上からパターニングして前記第２の導電性プラグが露出する第４のホールを形成する工程は、前記第２の絶縁膜及び第３の絶縁膜をパターニングして前記第２の導電性プラグが露出する第４のホールを形成する工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
  15. 前記配線の上には、前記第２の絶縁膜と同じ材料からなる保護絶縁膜が形成されていることを特徴とする請求項１０、１３又は１４の何れか一項に記載の半導体装置の製造方法。
  16. 前記第３の絶縁膜上に、前記第４の導電性プラグが露出するホールを有する、該第３の絶縁膜とは異なる材料からなる第５の絶縁膜を形成する工程と、
    前記第５の絶縁膜のホールを通して前記第４の導電性プラグに接続する電極を形成する工程と、
    全面に、該第５の絶縁膜とは異なる材料からなる第６の絶縁膜を形成する工程と、
    前記第２の領域において、前記第６の絶縁膜の上からパターニングし、前記第５及び第６のホールに繋がる第８のホールを形成する工程と
    を有することを特徴とする請求項１０又は１１の何れか一項に記載の半導体装置の製造方法。
  17. 前記第８のホールと前記第５及び第６のホールは連続して形成されることを特徴とする請求項１６記載の半導体装置の製造方法。
  18. 前記第８のホールを形成する工程の後に、前記第８のホール及び前記第５及び第６のホール内に前記第６の導電性プラグを形成することを特徴とする請求項１７記載の半導体装置の製造方法。
  19. 前記電極は、キャパシタの下部電極として形成され、
    前記下部電極を形成した後に、前記下部電極上に誘電体膜を形成し、前記誘電体膜上に上部電極を形成する工程を有することを特徴とする請求項１６記載の半導体装置の製造方法。
  20. 前記第３の絶縁膜上に、前記第４の導電性プラグが露出するホールを有する、該第３の絶縁膜とは異なる材料からなる第５の絶縁膜を形成する工程は、前記第２の領域の前記第３の導電性プラグの上方にも前記第５の絶縁膜を形成する工程を含み、
    前記第６の絶縁膜の上からパターニングし、前記第５及び第６のホールに繋がる第８のホールを形成する工程は、前記第５の絶縁膜をエッチングストップ層として用い前記第６の絶縁膜をパターニングしてホールを形成した後、該ホールを通して前記第５の絶縁膜をパターニングし、前記第５及び第６のホールに繋がる第８のホールを形成する工程を含むことを特徴とする請求項１６記載の半導体装置の製造方法。
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