KR100276390B1 - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 금속 물질로 형성된 p+ 불순물 영역의 콘택 저항의 증가를 방지할 수 있는 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 반도체 기판에 메모리 셀이 형성된 셀 영역과 적어도 하나의 p+ 불순물 영역을 갖는 트랜지스터를 갖는 코어 영역 그리고 주변 영역이 형성된다. 반도체 기판의 전면에 층간 절연막이 형성된다. 콘택홀 형성용 마스크를 사용하여 코어 영역의 p+ 불순물 영역 표면이 노출될 때까지 절연막을 식각함으로써 콘택홀이 형성된다. 콘택홀을 금속막으로 채움으로써 반도체 기판과 전기적으로 연결되는 콘택이 형성된다. 이와 같은 반도체 메모리 장치 및 그의 제조 방법에 의해서, 고온 공정에서 형성되는 셀 영역의 메모리 셀 형성 후에 p+ 불순물 영역의 반도체 기판에 배선을 위한 콘택을 직접 형성함으로써 후속 수행되는 고온 공정수가 감소되어 금속막과 불순물 이온과의 반응을 억제할 수 있어 콘택 저항의 증가를 방지할 수 있다. 따라서, 소자의 성능을 안정적으로 가져갈 수 있다.

Description

반도체 메모리 장치 및 그의 제조 방법(SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME)
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그의 배선 형성 방법에 관한 것이다.
반도체 장치의 기술이 점점 고용량, 고성능화되어 가면서 이에 따른 기술 개발이 전개되고 있다. DRAM 장치에 있어서도 고용량화는 급격하게 진전되고 있으며, 이에 따라 복잡하고 미세화된 기술 개발이 이루어지고 있다.
지금까지 개발된 대부분의 DRAM 장치의 구조를 살펴보면 참고(IEDM 95 PP. 907 / IEDM 96 PP. 597)에서 보는 바와 같이, 셀에 자기 정렬 콘택(self-aligned contact:SAC) 스킴이 도입되고, 또한 배선 공정을 기존의 폴리사이드(polycide) 구조에서 금속 구조로 변화되는 추세이다(IEDM 96 PP. 597). 즉, 금속 구조의 배선 특히 비트 라인을 기존 폴리사이드 구조에서 금속 라인으로 변경하여 소자의 성능을 향상시키고자 노력하고 있다.
도 1은 종래의 반도체 메모리 장치의 단면도를 보여주는 도면이다.
도 1을 참조하면, 종래의 반도체 메모리 장치의 제조 방법은, 먼저 셀(cell) 영역, 코어(core) 영역, 그리고 주변 영역으로 정의된 반도체 기판(10) 상에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(12)이 형성된다. 상기 반도체 기판(10)의 활성 영역 상에 도전층 즉, 게이트 전극(14)이 형성된다. 상기 게이트 전극(14)은 폴리실리콘막(14a)과 텅스텐 실리사이드막(14b)이 차례로 적층된 구조를 갖는다. 상기 게이트 전극(14)의 상부 및 양측벽은 산화막 계열의 층간 절연막과 식각 선택비를 갖는 절연막, 예컨대 마스크 질화막(14c)과 질화막 스페이서(15)로 둘러싸이도록 형성된다.
상기 코어 영역 및 셀 영역 그리고 주변 영역에 있는 상기 게이트 전극(14) 양측의 반도체 기판(10)내에 일반적으로 잘 알려진 이온 주입 공정으로 고농도 불순물 이온이 주입되어 소오스/드레인 영역이 형성됨으로써, 상기 게이트 전극(14)과 상기 소오스/드레인 영역으로 구성되는 MOS 트렌지스터가 형성된다. 상기 코어 영역에는 n형 고농도 불순물과 p형 불순물이 주입되어 n+ 불순물 영역(16a)과 p+ 불순물 영역(16b)이 형성되고, 상기 주변 영역에는 고농도 n형 불순물 이온이 주입되어 n+ 불순물 영역(16c)이 형성된다.
상기 게이트 전극(14)을 포함하여 상기 반도체 기판(10) 상에 제 1 절연막(18)이 형성된다. 상기 제 1 절연막(18)은 예를 들어, BPSG막으로 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 셀 영역의 상기 게이트 전극(14)들 사이의 소스/드레인 영역의 상부 표면이 노출될 때까지 상기 제 1 절연막(18)을 식각함으로써 오픈 영역이 형성된다. 상기 오픈 영역을 예를 들어, 폴리실리콘막으로 채움으로써 비트 라인용 패드 폴리(20a)와 스토리지 노드용 패드 폴리(20b)가 형성된다.
상기 패드 폴리들(20a 및 20b)을 포함하여 상기 제 1 절연막(19)상에 제 2 절연막(22)이 형성된다. 상기 제 2 절연막(22)은 예를 들어, P-TEOS막으로 형성된다. 상기 제 2 절연막(22) 상에 앞서 기술한 바와 같은 방법으로 콘택 형성 영역을 정의하여 형성된 포토레지스트막 패턴(도면에 미도시)을 마스크로 사용하여, 상기 제 2 절연막(22), 제 1 절연막(19), 그리고 상기 게이트 전극(14)의 마스크 질화막(14c)을 부분적으로 식각함으로써 콘택홀들이 형성된다. 상기 포토레지스트막 패턴이 제거된다.
다음에, 상기 콘택홀들을 다층의 금속막으로 채움으로써 콘택 플러그들(24a 내지 24d)이 형성된다. 예컨대, 상기 다층의 금속막은 Ti막과 Co막 중 어느 하나의 막과 CVD TiN막 그리고 텅스텐이 차례로 적층되어 형성된다(도면에 미도시). 상기 Ti막 또는 Co막은 오믹층(ohmic layer)의 형성을 위한 것이고, 상기 CVD TiN막은 물질의 확산을 방지하는 배리어막 역할을 한다.
다음에, 상기 콘택 플러그들(24a 내지 24d)을 포함하여 상기 제 2 절연막(22)상에 비트 라인 형성용 금속막(26a)과 마스크 질화막(26b)이 차례로 형성된다. 상기 금속막(26a)은 예를 들어, 텅스텐(W)으로 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 마스크 질화막(26b)과 금속막(26a)을 차례로 식각함으로써 셀 영역에는 상기 비트 라인용 패드 폴리(20a)와 전기적으로 연결되는 콘택 플러그(24a)을 통해 반도체 기판(10)과 전기적으로 연결되는 비트 라인(26)이 형성된다. 그리고, 코어 영역과 주변 영역에는 상기 비트 라인(26)의 형성시 배선을 위한 패드들(26')이 형성된다.
다음에, 상기 비트 라인(26) 및 패드들(26')의 양측벽에 질화막 스페이서(27)가 형성된다. 상기 반도체 기판(10)의 전면에 제 3 절연막(28)이 형성된다. 상기 제 3 절연막(28)은 HDP 산화막으로 형성된다. 스토리지 노드 콘택홀 형성용 마스크를 사용하여 셀 영역의 상기 스토리지 노드용 패드 폴리(20b)의 표면이 노출될 때까지 상기 제 3 및 제 2 절연막(28 및 22)을 식각함으로써 스토리지 노드 콘택홀(30)이 형성된다. 다음에, 상기 콘택홀(30)을 포함하여 상기 제 3 절연막(28) 상에 폴리실리콘막을 형성한 후, 패터닝함으로써 스토리지 노드 즉, 커패시터 하부 전극(32)이 형성된다. 다음에, 일반적으로 잘 알려진 DRAM 커패시터의 형성 공정에 따라 커패시터가 형성된다.
상술한 바와 같이, 소자의 배선으로 금속 라인을 사용할 경우 특히, DRAM에서 비트 라인으로 사용될 경우 비트 라인 형성 후 고온에서 수행되는 상기 커패시터 형성 공정시 과도한 열로 인해 금속 비트 라인 공정에 많은 문제가 발생된다. IEDM 96 PP. 597에서 보는 바와 같이, 코어 영역과 주변 영역을 전기적으로 연결시키기 위해 사용되었던 p+ 불순물 영역(16b)의 콘택 저항이 수천 ohm/contact으로 상승하여 콘택 크기가 0.15㎛ × 0.15㎛ 이하로 작아지게 된다. 이로 인해, 수만∼수십만 ohm/contact으로 저항이 커지며 소자의 성능은 급격히 저하되는 문제가 생긴다.
이는, 전기적으로 오믹층 형성을 위해 형성한 콘택 바닥 부위의 실리사이드층으로 빨려들어가서 발생되는 현상으로 고온에서 후속 공정의 수행시, 콘택 크기가 작아질수록 더욱 심해진다. 하지만, 금속으로 비트 라인을 형성하는 DRAM 장치는 소자의 성능을 향상시킬 수 있을 뿐만 아니라, 고단차의 포토 DOF(depth of focus margin) 마진 문제를 개선할 수 있고, 비트 라인의 두께를 낮출수 있어 버티컬 스캐일링(vertical scalling)을 이룰 수 있고, 전반적으로 소자의 구조적 특성을 양호하게 할 수 있다.
다음에, 상기 커패시터를 완전히 덮도록 상기 제 3 절연막(28) 상에 제 4 절연막(36)이 형성된다. 상기 제 4 절연막(36)은 TEOS막과 USG막이 적층되어 있다. 콘택홀 형성용 마스크를 사용하여 상기 코어 영역과 주변 영역의 게이트 전극 도전막(14b)의 표면이 노출될 때까지 상기 제 4 및 제 3 절연막(36 및 28)을 차례로 식각함으로써 콘택홀들이 형성된다. 상기 콘택홀들이 금속막 예를 들어, 텅스텐으로 채워져 상기 패드들(26')과 전기적으로 연결되는 배선 형성을 위한 콘택들(38a 및 38b)이 형성된다.
상기 제 4 절연막 상에 상기 콘택들(38a 및 38b)과 전기적으로 연결되는 금속 배선(40)이 형성된다. 상기 금속 배선(40)은 예를 들어, 알루미늄(Al)으로 형성된다. 상기 금속 배선 상에 도면에 도시된 바와 같이, 배선을 더 형성할 수 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 후속 고온 공정시 p+ 불순물 영역에 금속막으로 형성된 콘택의 저항이 증가되는 것을 방지할 수 있는 반도체 메모리 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 메모리 장치의 구성을 보여주는 단면도; 그리고
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리 영역
14, 104 : 게이트 전극
16a, 16c, 106a, 106c : n+ 불순물 영역
16b, 106b : p+ 불순물 영역 26, 116 : 비트 라인
26', 116' : 패드 32, 122 : 스토리지 노드
38a, 38b, 128a, 128b, 128c : 콘택
40, 130 : 금속 배선
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 메모리 셀이 형성된 셀 영역과 적어도 하나의 p+ 불순물 영역을 갖는 트랜지스터를 갖는 코어 영역 그리고 주변 영역을 갖는 반도체 메모리 장치의 제조 방법은, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 코어 영역의 p+ 불순물 영역 표면이 노출될 때까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계 및; 상기 콘택홀을 금속막으로 채워 반도체 기판과 전기적으로 연결되는 콘택을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 셀 영역과 코어 영역 그리고 주변 영역을 갖는 반도체 메모리 장치의 제조 방법에 있어서, 상기 반도체 기판 상에 게이트 전극을 형성하도, 상부 표면과 양측벽이 절연 물질로 둘러싸이도록 형성하는 단계와; 상기 게이트 전극 양측의 반도체 기판에 불순물 이온을 주입하여 제 1 도전형 영역과 제 2 도전형 영역을 형성하는 단계와; 상기 게이트 전극을 포함하여 상기 반도체 기판 상에 제 1 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 2 도전형 영역을 제외한 상기 게이트 전극의 표면과 제 1 도전형 영역의 반도체 기판의 표면이 노출될 때까지 상기 제 1 절연막과 절연물질을 차례로 식각하여 콘택홀들을 형성하는 단계와; 상기 콘택홀들을 다층의 금속막으로 채워 콘택 플러그들을 형성하는 단계와; 상기 제 1 절연막 상에 상기 콘택 플러그들과 전기적으로 연결되는 패드를 형성하되, 상부와 양측벽이 절연 물질로 둘러싸이도록 형성하는 단계와; 상기 패드를 포함하여 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 2 도전형 영역의 반도체 기판과 패드의 표면이 노출될 때까지 상기 제 2 및 제 1 절연막과 절연 물질을 차례로 식각하여 콘택홀들을 형성하는 단계 및; 상기 콘택홀을 금속막으로 채워 배선 형성용 콘택들을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치는, 메모리 셀이 형성된 셀 영역과 적어도 하나의 p+ 불순물 영역을 갖는 트랜지스터를 포함하는 코어 영역 그리고 주변 영역을 갖는 반도체 기판과; 상기 셀 및 코어 그리고 주변 영역을 포함하여 상기 반도체 기판의 전면에 형성된 층간 절연막 및; 상기 층간 절연막을 뚫고 상기 p+ 불순물 영역과 전기적으로 연결되도록 형성된 콘택을 포함한다.
(작용)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치 및 그의 제조 방법은, 반도체 기판에 메모리 셀이 형성된 셀 영역과 적어도 하나의 p+ 불순물 영역을 갖는 트랜지스터를 갖는 코어 영역 그리고 주변 영역이 형성된다. 반도체 기판의 전면에 층간 절연막이 형성된다. 콘택홀 형성용 마스크를 사용하여 코어 영역의 p+ 불순물 영역 표면이 노출될 때까지 절연막을 식각함으로써 콘택홀이 형성된다. 콘택홀을 금속막으로 채움으로써 반도체 기판과 전기적으로 연결되는 콘택이 형성된다. 이와 같은 반도체 메모리 장치 및 그의 제조 방법에 의해서, 고온 공정에서 형성되는 셀 영역의 메모리 셀 형성 후에 p+ 불순물 영역의 반도체 기판에 배선을 위한 콘택을 직접 형성함으로써 후속 수행되는 고온 공정수가 감소되어 금속막과 불순물 이온과의 반응을 억제할 수 있어 콘택 저항의 증가를 방지할 수 있다. 따라서, 소자의 성능을 안정적으로 가져갈 수 있다.
(실시예)
이하, 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 반도체 메모리 장치는, 반도체 기판에 메모리 셀이 형성된 셀 영역과 적어도 하나의 p+ 불순물 영역을 갖는 트랜지스터를 포함하는 코어 영역 그리고 주변 영역이 형성되어 있다. 상기 셀 및 코어 그리고 주변 영역을 포함하여 상기 반도체 기판의 전면에 층간 절연막이 형성되어 있다. 상기 층간 절연막을 뚫고 상기 p+ 불순물 영역과 전기적으로 연결되는 콘택이 형성되어 있다.
상기 반도체 메모리 장치의 제조 방법은 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명의 반도체 메모리 장치의 제조 방법은, 먼저 셀(cell) 영역, 코어(core) 영역, 그리고 주변 영역으로 정의된 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(102)이 형성된다. 상기 소자 격리 영역(102)은 일반적으로 잘 알려진 LOCOS(LOCal Oxidation of Silicon) 공정 또는 트렌치 격리(trench isolation) 공정에 의해 형성된다. 상기 반도체 기판(100)의 활성 영역 상에 도전층 즉, 게이트 전극(104)이 형성된다. 상기 게이트 전극(104)은 폴리실리콘막(104a)과 텅스텐 실리사이드막(104b)이 차례로 적층된 구조를 갖는다. 상기 게이트 전극(104)의 상부 표면과 양측벽은 산화막 계열의 층간 절연막과 식각 선택비를 갖는 절연막, 예컨대 마스크 질화막(104c)과 질화막 스페이서(105)로 둘러싸이도록 형성된다.
상기 코어 영역 및 셀 영역 그리고 주변 영역에 있는 상기 게이트 전극(104) 양측의 반도체 기판(100)내에 일반적으로 잘 알려진 이온 주입 공정으로 고농도 불순물 이온이 주입되어 소오스/드레인 영역이 형성됨으로써, 상기 게이트 전극(104)과 소오스/드레인 영역으로 구성되는 MOS 트렌지스터가 형성된다. 상기 코어 영역에는 n형 고농도 불순물과 p형 불순물이 주입되어 n+ 불순물 영역(106a)과 p+ 불순물 영역(106b)이 형성되고, 상기 주변 영역에는 고농도 n형 불순물 이온이 주입되어 n+ 불순물 영역(106c)이 형성된다.
상기 게이트 전극(104)을 포함하여 상기 반도체 기판 상에 제 1 절연막(108)이 형성된다. 상기 제 1 절연막(108)은 예를 들어, BPSG막으로 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 셀 영역의 상기 게이트 전극(104)들 사이의 소스/드레인 영역의 상부 표면이 노출될 때까지 상기 제 1 절연막(108)을 식각함으로써 오픈 영역이 형성된다. 상기 오픈 영역을 예를 들어, 폴리실리콘막으로 채워 비트 라인용 패드 폴리(110a)와 스토리지 노드용 패드 폴리(110b)가 형성된다. 상기 게이트 전극(104)을 둘러싸고 있는 마스크 질화막(104c)과 질화막 스페이서(105)에 의해 게이트 전극 도전막들(103 및 104)이 상기 패드 폴리들(110a 및 110b)과 전기적 쇼트(short)가 발생되는 것이 방지된다.
상기 패드 폴리들(110a 및 110b)을 포함하여 상기 제 1 절연막(108)상에 제 2 절연막(112)이 형성된다. 상기 제 2 절연막(112)은 예를 들어, P-TEOS막으로 형성된다. 상기 제 2 절연막(112) 상에 앞서 기술한 바와 같은 방법으로 콘택 형성 영역을 정의하여 형성된 포토레지스트막 패턴을 마스크로 사용하여, 상기 제 2 절연막(112), 제 1 절연막(108), 그리고 상기 게이트 전극(104)의 마스크 질화막(104c)을 부분적으로 식각함으로써 콘택홀들(114a 내지 114c)이 형성된다.
다시 말하면, 상기 마스크를 사용하여 상기 코어 영역의 p+ 불순물 영역(108b)을 제외한 셀 영역의 비트 라인용 패드 폴리(110a), 코어 영역의 n+ 불순물 영역(108b)과 게이트 전극의 도전층(104b), 그리고 주변 영역의 n+형 불순물 영역(106c)과 게이트 전극의 도전층(104b)의 상부 표면들이 각각 노출될 때까지 식각함으로써 콘택홀들(114a 내지 114c)이 형성된다. 다음에, 상기 포토레지스트막 패턴이 제거된다.
이어서, 상기 콘택홀들(114a 내지 114c)의 양측벽 및 하부면을 따라 Ti막과 Co막 중 어느 하나의 막이 증착된다. 상기 Ti막 또는 Co막은 오믹층(ohmic layer)을 형성하기 위해 형성되는 막으로서 일반적으로, 수백 Å의 두께로 형성된다. 이는, 공정 조건에 따라 바뀔수 있으며, 콘택 특성 또한 막의 두께에 따라 매우 민감하게 바뀔 수 있다. 상기 Ti막 및 Co막 상에 물질의 확산을 방지하기 위한 배리어막인 TiN막이 CVD(chemical vopor deposition) 공정으로 바로 적층된다. 마지막으로, 상기 콘택홀들(114a 내지 114c)을 채우도록 텅스텐(W)이 형성된다.
다른 방법으로, 오믹층의 형성후 콘택 바닥을 제외한 상기 반도체 기판과 반응하지 않고 남아있는 상기 Ti막 또는 Co막을 제거하고 난 후, 배리어막을 형성할 수도 있다. 또는 상기 배리어 금속을 직접 배선으로 사용하여 텅스텐으로 채우는 단계를 스킵(skip)할 수도 있다. 이러한 변화는 소자의 요구 조건이나, 공정 조건에 따라 다수의 공정 조합으로 변경이 가능하다.
도 2b에 있어서, 상기 콘택 플러그들을 포함하여 상기 제 2 절연막(112)상에 비트 라인 형성용 금속막(116a)과 마스크 질화막(116b)이 차례로 형성된다. 상기 금속막은 예를 들어, 텅스텐으로 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 마스크 질화막(116b)과 금속막(116a)을 차례로 식각함으로써 상기 비트 라인 콘택 플러그들(110a)을 통해 반도체 기판(100)과 전기적으로 연결되는 비트 라인(116)과 동시에 배선을 위한 패드들(116')이 형성된다. 상기 비트 라인 및 패드들(116 및 116')은 다마신 공정으로 형성할 수도 있다. 다음에, 상기 비트 라인 및 패드들(116 및 116')을 포함하여 상기 제 2 절연막(112) 상에 질화막이 형성된다. 상기 질화막을 에치 백 공정으로 식각함으로써 상기 비트 라인 및 패드들(116 및 116')의 양측벽에 질화막 스페이서들(117 및 117')가 형성된다.
상기 반도체 기판(100)의 전면에 제 3 절연막(118)이 형성된다. 상기 제 3 절연막(118)은 예들 들어, HDP 산화막으로 형성된다. 스토리지 노드 콘택홀 형성용 마스크를 사용하여 셀 영역의 상기 스토리지 노드용 패드 폴리(110b)의 표면이 노출될 때까지 상기 제 3 및 제 2 절연막(118 및 112)을 식각함으로써 스토리지 노드 콘택홀(120)이 형성된다. 상기 콘택홀(120) 내부의 양측벽에 질화막 스페이서가 형성된다.
도 2c를 참조하면, 상기 콘택홀(120)을 포함하여 상기 제 3 절연막(118) 상에 스토리지 노드 형성용 도전막을 형성한 후, 패터닝함으로써 스토리지 노드 즉, 커패시터 하부 전극(122)이 형성된다. 상기 커패시터 하부 전극(122) 상에 HSG(hemi-spherical grain:123)막 형성 후, 커패시터 유전막(124)과 커패시터 상부 전극(125)을 형성함으로써 커패시터가 형성된다. 상기 도전막은 다결정 폴리실리콘막으로 형성되지만 상기 커패시터 유전막을 BST막이나 Ta2O5등의 고유전막으로 형성하는 경우에는 금속 계열의 막질로 형성할 수 있다.
다음에, 상기 반도체 기판(100)의 전면에 제 4 절연막(126)이 형성된다. 상기 제 4 절연막은 예들 들어, TEOS막과 USG막이 적층된 구조를 갖는다. 콘택홀 형성용 마스크를 사용하여 코어 영역의 상기 p+ 불순물 영역(106b) 및 패드 금속막(116a) 그리고 주변 영역의 패드 금속막(116a)의 표면이 노출될 때까지 상기 제 4 절연막(126), 제 3 절연막(118), 마스크 질화막(116b), 제 2 절연막(112), 그리고 제 1 절연막(109)을 식각함으로써 콘택홀들(128a 내지 128c)이 형성된다.
이때, 상기 p+ 불순물 영역에 형성되는 콘택홀(128a)은 종래보다 칩 전체면적에서 p+ 불순물 영역의 면적이 차지하는 비율이 작으므로 p+ 불순물 영역에 형성되는 크기를 크게 형성하여(전체 칩 크기의 면적 증가분은 미미함) 금속 콘택을 통해 전기적으로 연결시키고자 한다. 따라서, 오믹층과의 반응에 의한 콘택 저항의 증가를 막을수 있게 된다. 다음으로, 상기 콘택홀들(128a 내지 128c)을 금속막으로 채움으로써 상기 패드들(116')에 의해 간접적으로 기판과 접속되는 콘택들이 형성된다.
또한, 상기 n+ 불순물 영역(106a, 106c)으로의 배선은 상술한 방법과 같은 금속 패드(116')들을 통하는 방법과 일부는 p+ 불순물 영역(106b)의 배선 형성 방법과 같이, 반도체 기판의 n+ 불순물 영역(106a, 106c)에 직접 콘택홀을 형성하여 접속하는 방법을 사용할 수 있다.
도 2d에 있어서, 상기 제 4 절연막(126) 상에 상기 콘택들과 전기적으로 연결되는 제 1 금속 배선들(130)이 형성된다. 상기 금속은 예를 들어, 알루미늄으로 형성된다. 상기 제 1 금속 배선들(130)을 포함하여 상기 제 4 절연막(126) 상에 제 5 절연막(131)이 형성된다. 상기 제 5 절연막(131)은 TEOS막과 SOG막이 적층되어 있으며, 상기 제 5 절연막(131) 상에 상기 제 5 절연막(131) 내에 형성된 콘택(132)과 전기적으로 연결되는 제 2 금속 배선들(133)이 형성된다. 상기 콘택(132) 및 제 2 금속 배선(133) 역시 알루미늄으로 형성된다.
본 발명은 종래의 반도체 메모리 장치의 제조 방법에서 열처리 공정시 p+ 불순물 영역의 불순물 이온과 반응하여 콘택 저항이 증가되는 문제점을 해결한 것으로서, 고온 공정에서 형성되는 셀 영역의 메모리 셀 형성 후에 p+ 불순물 영역의 반도체 기판에 배선을 위한 콘택을 직접 형성함으로써 후속 수행되는 고온 공정수가 감소되어 금속막과 불순물 이온과의 반응을 억제할 수 있어 콘택 저항의 증가를 방지할 수 있다. 따라서, 소자의 성능을 안정적으로 가져갈 수 있는 효과가 있다.

Claims (13)

  1. 메모리 셀이 형성된 셀 영역과 적어도 하나의 p+ 불순물 영역을 갖는 트랜지스터를 포함하는 코어 영역 그리고 주변 영역을 갖는 반도체 메모리 장치의 제조 방법에 있어서,
    상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 코어 영역의 p+ 불순물 영역 표면이 노출될 때까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계 및;
    상기 콘택홀을 금속막으로 채워 반도체 기판과 전기적으로 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 셀 영역과 코어 영역 그리고 주변 영역을 갖는 반도체 메모리 장치의 제조 방법에 있어서,
    상기 반도체 기판 상에 게이트 전극을 형성하도, 상부 표면과 양측벽이 절연 물질로 둘러싸이도록 형성하는 단계와;
    상기 게이트 전극 양측의 반도체 기판에 불순물 이온을 주입하여 제 1 도전형 영역과 제 2 도전형 영역을 형성하는 단계와;
    상기 게이트 전극을 포함하여 상기 반도체 기판 상에 제 1 절연막을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 제 2 도전형 영역을 제외한 상기 게이트 전극의 표면과 제 1 도전형 영역의 반도체 기판의 표면이 노출될 때까지 상기 제 1 절연막과 절연물질을 차례로 식각하여 콘택홀들을 형성하는 단계와;
    상기 콘택홀들을 다층의 금속막으로 채워 콘택 플러그들을 형성하는 단계와;
    상기 제 1 절연막 상에 상기 콘택 플러그들과 전기적으로 연결되는 패드를 형성하되, 상부와 양측벽이 절연 물질로 둘러싸이도록 형성하는 단계와;
    상기 패드를 포함하여 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 제 2 도전형 영역의 반도체 기판과 패드의 표면이 노출될 때까지 상기 제 2 및 제 1 절연막과 절연 물질을 차례로 식각하여 콘택홀들을 형성하는 단계 및;
    상기 콘택홀을 금속막으로 채워 배선 형성용 콘택들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연 물질은 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 제 1 도전형 영역은 n+ 불순물 영역이고, 제 2 도전형 영역은 p+ 불순물 영역인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 제 1 절연막은 BPSG막과 P-TEOS막이 적층된 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  6. 제 2 항에 있어서,
    상기 다층의 금속막은 Ti/TiN/W막으로 적층되어 있는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법
  7. 제 6 항에 있어서,
    상기 Ti막은 오믹층(ohmic layer) 형성을 위한 막이고, TiN막은 배리어막인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  8. 제 2 항에 있어서,
    상기 다층의 금속막은 Ti/TiN막으로 적층되어 있는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  9. 제 2 항에 있어서,
    상기 다층의 금속막은 TiN/W막으로 적층되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 2 항에 있어서,
    상기 다층의 금속막은 단층의 TiN막으로 형성될 수 있는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제 2 항에 있어서,
    상기 패드들과 콘택들은 텅스텐으로 형성되고, 상기 금속막은 알루미늄(Al)으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  12. 제 2 항에 있어서,
    상기 제 2 절연막은 HDP 산화막과 TEOS막 그리고 USG이 적층된 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  13. 메모리 셀이 형성된 셀 영역과 적어도 하나의 p+ 불순물 영역을 갖는 트랜지스터를 포함하는 코어 영역 그리고 주변 영역을 갖는 반도체 기판과;
    상기 셀 및 코어 그리고 주변 영역을 포함하여 상기 반도체 기판의 전면에 형성된 층간 절연막 및;
    상기 층간 절연막을 뚫고 상기 p+ 불순물 영역과 전기적으로 연결되도록 형성된 콘택을 포함하는 반도체 메모리 장치.
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