KR100667660B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 제 1 영역(2)에서는 배선(16)의 적어도 측면을 덮고 또한 제 2 영역(3)에서는 일단째의 도전성 플러그(15b)를 덮는 에칭 스톱 절연막(18)을 형성하고, 이어서 에칭 스톱 절연막(18) 및 배선(16) 위에 절연막(20, 28)을 형성하고, 에칭 스톱 절연막(18)이 노출할 때까지 절연막(20, 28)의 일부를 에칭해서 일단째의 도전성 플러그(15b) 위에 홀(28b)을 형성하고, 또한 그 홀(28b)을 통해서 에칭 스톱 절연막(18)을 선택적으로 에칭해서 일단째의 플러그(15b)의 윗면을 노출시킨 후에 그 홀(28b) 내에 둘째단의 도전성 플러그(31a)를 형성하는 공정을 포함한다.
절연막, 도전성 플러그, 콘택트 플러그, 에칭 스톱 절연막, 반도체 장치, 반도체 장치의 제조 방법

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 복수 단의 콘택트 플러그를 통해서 상측의 도전층과 하측의 도전층을 접속하는 구조를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
최근, DRAM의 미세화가 진행된다고 하는 조류 속에서, 커패시터 영역도 좁아져서 커패시터 용량이 작아지게 되는 경향에 있다. 그래서, 커패시터 용량을 증가시키기 위해서, 커패시터의 높이를 올리는 것이 행해지고 있다.
그러나, 스택 셀과 같이, 실리콘 기판 상에 3차원적으로 커패시터를 형성할 경우에는, 주변 회로부에 형성되는 게이트 전극, 소스/드레인 영역에 상측의 배선을 접속시키도록 하면, 층간 절연막에 형성되는 콘택트홀의 높이가 현저히 상승해 버린다.
그리고, 콘택트홀이 높아질수록, 드라이 에칭에 의한 미세 가공이 곤란하게 된다든지, 콘택트홀 내에 형성되는 도전막의 커버리지가 불량으로 됨으로써 콘택트 저항이 상승해 버릴 우려가 있다.
그래서, 최근에는 상하의 도전 패턴의 콘택트를 1회로 형성하지 않고, 상부 콘택트와 하부 콘택트로 되는 2단의 콘택트의 적층 구조를 채용하는 것으로 해결이 도모되고 있다.
다음으로, 종래 DRAM에서의 콘택트 구조를 도 1의 (a), (b) 및 도 2에 기초하여 설명한다.
도 1의 (a)는 메모리 셀부의 MOS 트랜지스터를 덮는 층간 절연막의 위에 비트선을 형성한 후의 상태를 나타내고 있다.
도 1의 (a)에서, 실리콘 기판(101)의 메모리 셀부(102)와 주변 회로부(103) 중 소자 분리 절연막(104)에 둘러싸여진 활성영역에서는, 각각 복수의 게이트 전극(106, 107)이 게이트 산화막(105a, 105b)을 통해서 실리콘 기판(101)의 위에 형성되어 있다. 또한, 각 게이트 전극(106, 107)의 위에는, 실리콘 질화막으로 이루어지는 보호 절연막(108)이 형성되어 있다.
메모리 셀부(102)의 게이트 전극(106)의 양측의 실리콘 기판(101) 내에는 불순물 확산층(106a, 106b)이 형성되어 있다. 그리고, 불순물 확산층(106a, 106b), 게이트 전극(106) 등에 의해 MOSFET이 구성된다.
또한, 메모리 셀부(102)에서는, 도 3의 평면도에 나타나 있는 것처럼, 소자 분리 절연막(104)에 둘러싸여진 1개의 활성 영역(110) 위에 복수의 게이트 전극(106)이 형성되고, 복수의 게이트 전극(106)의 사이에 불순물 확산층(106a, 106b)이 형성되는 구조로 되어 있다. 또한, 게이트 전극(106)은 워드 선의 일부를 구성하고 있다.
도 3은 1개의 메모리 셀부(102)에서의 비트선 콘택트 위치와, 스토리지 콘택 트 위치를 나타낸다. 또한, 도 1의 (a)는 도 3의 Ⅰ-Ⅰ선으로부터 본 단면을 나타내고 있다.
한편, 주변 회로부(103)에서, 게이트 전극(107)의 측면에는 예를 들면 질화 실리콘으로 이루어지는 사이드 월(107s)이 형성되고, 또한 게이트 전극(107)의 양측의 실리콘 기판(101) 내에는, LDD 구조의 불순물 확산층(107a, 107b)이 형성되어 있다. 그들의 게이트 전극(107), 불순물 확산층(107a, 107b) 등에 의해서 MOSFET이 구성된다.
또한, 메모리 셀부(102)의 게이트 전극(106) 측면에도, 예를 들면 질화 실리콘으로 이루어지는 사이드 월(106s)이 형성되어 있다.
이상과 같은 구성을 갖는 MOSFET 및 실리콘 기판(101)은 BPSG로 이루어지는 제 1 층간 절연막(109)으로 덮어져 있다. 또한, 메모리 셀부(102)에서는 제 1 층간 절연막(109) 중 게이트 전극(106)에 끼여진 위치에 하부 콘택트홀(109a, 109b)이 형성되어 있다.
그들의 하부 콘택트홀(109a, 109b)은 게이트 전극(106) 상호간에서 자기 정합적으로 위치 결정되는 셀프 얼라인 콘택트로 된다.
그들의 하부 콘택트홀(109a, 109b) 내에는 도핑된 실리콘으로 이루어지는 하부 플러그(110a, 110b)가 형성되어 있다.
또, 하부 플러그(110a, 110b)와 제 1 층간 절연막(109) 위에는, BPSG로 이루어지는 제 2 층간 절연막(111)이 형성되어 있다.
메모리 셀부(102)의 제 2 층간 절연막(111)에는 비트선 콘택트용의 하부 플 러그(110a) 위에 상부 콘택트홀(111a)이 형성되어 있다. 또한 주변 회로부(103)의 제 1 및 제 2 층간 절연막(109, 111) 내에는, 불순물 확산층(107a, 107b)에 달하는 깊이의 하부 콘택트홀(111b, 111c)이 형성되어 있다.
메모리 셀부(102)의 비트선 용(用)의 상부 콘택트홀(111a) 내에는, 다층 구조의 금속막으로 이루어지는 상부 플러그(112a)가 형성되어 있다. 또한, 주변 회로부(103)의 하부 콘택트홀(111b, 111c) 중에는, 다층 구조의 금속막으로 이루어지는 하부 플러그(112b, 112c)가 형성되어 있다.
또한, 메모리 셀부(102)에서, 상부 플러그(112a)에 접속되는 비트선(113)이 제 2 층간 절연막(111) 위에 형성되어 있다. 비트선(113)의 윗면은 질화 실리콘막(115)으로 덮어져 있고, 또한 그 측면에는 질화 실리콘으로 이루어지는 사이드 월(116)이 형성되어 있다.
그 후, 도 1의 (b)에 나타내는 것처럼, 메모리 셀부(102)에서 스토리지 콘택트용의 상부 플러그를 형성하는 공정으로 된다.
도 1의 (b)에서, 비트선(113)과 제 2 층간 절연막(111)의 위에, BPSG 등으로 이루어지는 제 3 층간 절연막(117)을 형성한다. 그리고, 메모리 셀부(102)의 제 3 층간 절연막(117)에는, 스토리지 콘택트용의 하부 플러그(110b)에 연결되는 상부 콘택트홀(117b)이 형성되고, 상부 콘택트홀(117b) 중에는 도핑된 실리콘으로 이루어지는 상부 플러그(118)가 형성되어 있다.
또한, 도 1의 (b)의 III - III 선과 도3의 II - II 선으로부터 본 단면은 도 4에 나타낸 것처럼 된다.
그 후, 도 2에 나타낸 것처럼, 메모리 셀부(102)에서의 제 3 층간 절연막(117) 위에는 커패시터(120)가 형성되고, 계속해서 커패시터(120)를 덮는 제 4 층간 절연막(121)이 제 3 층간 절연막(117) 위에 형성된다. 또한, 주변 회로부(103)에서의 제 3 및 제 4 층간 절연막(117, 121) 내에는, 하부 플러그(112b, 112c)에 접속되는 상부 플러그(122b, 122c)가 형성된다.
주변 회로부(103)에서, 하부 플러그(112b, 112c)와 상부 플러그(122b, 122c)는 각각 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W)으로 이루어지는 3층 구조의 금속막으로 구성된다. 티타늄은 금속막의 콘택트 저항을 내리기 위해서 형성된다. 또한, 질화 티타늄은 텅스텐과 티타늄의 반응에 의한 저항의 증대를 방지하기 위한 배리어 메탈로서 형성된다.
커패시터는 다음과 같은 공정에 의해 형성된다.
우선, 제 3 층간 절연막(117) 위에 질화 실리콘막(119)을 형성하고, 질화 실리콘막(119) 위에 BPSG막(도시하지 않음)을 두텁게 형성한 후에, 메모리 셀부(102)의 BPSG막과 질화 실리콘막(119)을 패터닝하고, 커패시터 형상의 개구를 메모리 셀부(102)의 상부 플러그(118)와 그 주변의 위에 형성한다. 그리고, BPSG막의 윗면과 개구의 내면을 따라 실리콘막을 형성한 후에, BPSG막 상의 실리콘막을 화학기계연마(CMP)법에 의해 제거한다. 그리고 불산에 의해 BPSG막을 제거하면, 제 3 층간 절연막(117) 위에는 실린더 형상의 실리콘막이 남고, 그 실리콘막은 커패시터(120)의 스토리지 전극(120a)으로서 사용된다. 또한, BPSG막을 제거할 때에 질화 실리콘막(119)은 에칭 스톱퍼로서 기능한다.
스토리지 전극(120a)의 표면상에는 유전체막(120b)이 형성되고, 또 유전체막(120b) 위에는 셀 플레이트 전극(120c)이 형성된다.
셀 플레이트 전극(120c), 유전체막(120b) 및 질화 실리콘막(119)은 패터닝되어 주변 회로부(103)로부터 제거된다.
그리고, 커패시터(120)가 형성된 후에, 제 4 층간 절연막(121)이 형성된다.
주변 회로부(103)에서, 제 3 및 제 4 층간 절연막(117, 121)이 패터닝되고, 하부 플러그(112b, 112c) 위에 상부 콘택트홀(121b, 121c)이 형성된다. 이것에 이어서, 상부 콘택트홀(121b, 121c) 내에, 하부 플러그(112b, 112c)와 같은 다층 구조의 금속막으로 이루어지는 상부 플러그(122b, 122c)를 형성한다.
주변 회로부(103)의 제 4 층간 절연막(121) 위에 형성되는 상부 배선(123b, 123c)은 상부 플러그(122b, 122c)와 하부 플러그(112b, 112c)를 통해서 불순물 확산층(107a, 107b)에 접속된다.
그런데, 상기한 것처럼 반도체 장치의 주변 회로부(103)에서는, 2단으로 적층한 상부 플러그(122b, 122c)와 하부 플러그(112b, 112c)를 통해서 상부 배선(123b, 123c)과 불순물 확산층(107a, 107b)을 전기적으로 접속하고 있지만, 상부 콘택트홀(121b, 121c)에 위치 편이(偏移)가 발생하고 있으면, 도 5에 나타내는 것처럼, 상부 플러그(122b, 122c)가 하부 플러그(112b, 112c)의 윗면보다도 아래로 떨어져 버릴 우려가 있다.
이렇게 상부 콘택트홀(121b, 121c)이 하부 플러그(112b, 112c)의 윗면보다도 깊게 형성되는 이유는, 상부 콘택트홀(121b, 121c)을 형성할 경우에, 제 3 및 제 4 층간 절연막(117, 121)의 막두께의 편차에 대하여 문제없이 개구하는 것을 보증하기 위해서, 오버 에칭을 걸기 때문이다.
도 5의 개소 A는 상부 콘택트홀(121c)의 일부가 하부 플러그(112c)로부터 튀어 나와서 게이트 전극(107)의 근방에 이른 상태를 나타내고 있다. 이러한 상태에서는, 하부 플러그(112c)와 게이트 전극(107) 사이의 내압이 저하될 우려가 있다. 또한, 게이트 전극(107)이 샐리사이드(salicide) 구조를 가져서 그 위에 보호 절연막(108)이 존재하지 않을 경우에는, 하부 플러그(112c)와 게이트 전극(107)이 단락될 우려가 있다.
도 5의 개소 B는 상부 콘택트홀(121b)의 일부가 하부 플러그(112b)로부터 튀어 나와서 소자분리 절연막(104)에 달하여 있는 경우를 나타내고 있다. 소자분리 절연막(104)의 가장자리가 상부 콘택트홀(121b)의 형성시에 에칭되어서 불순물 확산층(107a)의 주변에서 실리콘 기판(101)이 노출될 우려가 있다. 그리고, 불순물 확산층(107a)과 그 주변의 실리콘 기판(101) 위에 상부 플러그(122b)가 접속되면, 접합 리크(junction leak)가 증대된다.
또한, 도 5의 개소 C는 상부 콘택트홀(121b)의 일부가 하부 플러그(112b)로부터 튀어나온 경우의 하부 플러그(112b)의 윗면과 그 주변부를 나타내고 있다. 하부 플러그(112b)의 옆쪽의 상부 콘택트홀(121b)은 애스펙트비가 높아져서 그 중에 형성되는 금속막의 커버리지가 나빠진다. 이 결과, 본래 얇게 형성되는 질화 티타늄이 국소적으로 더 얇게 될 우려가 있고, 그 개소에서 텅스텐과 티타늄이 반응해버려, 콘택트 저항을 증가시킬 우려가 있다.
이에 대하여 커패시터(120) 아래의 상부 콘택트홀(117b)은 도 2에 나타내는 것처럼 주변 회로부(103)의 콘택트홀(121b, 121c)에 대하여 제 4 층간 절연막(121)과 제 2 층간 절연막(111)의 막두께의 차이만큼 얕다. 일반적으로 제 4 층간 절연막(121)은 제 2 층간 절연막(111)보다도 상당히 두텁게 형성된다. 따라서, 커패시터(120) 아래의 상부 콘택트홀(117b)을 형성할 때의 막두께 차이를 보증하기 위한 오버 에칭량은 주변 회로부(103)의 상부 콘택트홀(121b, 121c)을 형성할 때의 오버 에칭량에 비해서 적어지기 때문에, 상부 콘택트홀(117b)이 그 위치 편이에 의해 하부 플러그(110b) 윗면으로부터 벗어났다고 해도 치명적인 문제로는 되기 힘들다.
발명의 개시
본 발명의 목적은 플러그가 매립되는 상측의 홀을, 공정을 늘리지 않고, 원하는 깊이까지 형성할 수 있는 구조의 반도체 장치와 그 제조 방법을 제공하는 것에 있다.
본 발명에 의하면, 제 1 영역에서는 제 1 절연막 상의 배선의 적어도 측면을 제 2 절연막으로 덮고, 또한 제 2 영역에서는 제 1 절연막 내에 형성된 일단째의 도전성 플러그 윗면과 그 주변을 제 2 절연막에 의해 덮고, 그 다음으로 제 2 절연막과 다른 재료로 되는 제 3 절연막을 제 2 절연막 위에 형성한 후에, 제 2 영역에서 제 2 절연막을 에칭 스토퍼로 사용해서 제 3 절연막의 일부를 선택적으로 에칭함으로써 일단째의 도전성 플러그 위에 홀을 형성하고, 또한 그 홀을 통해서 제 2 절연막을 선택적으로 에칭해서 일단째의 도전성 플러그의 윗면을 노출시킨 후에, 그 홀 내에 둘째단의 도전성 플러그를 형성하도록 하고 있다.
이것에 의해 제 3 절연막에 홀을 형성할 때에 오버 에칭을 해도, 그 하방의 제 1 절연막은 에칭되지 않는다. 따라서 둘째단의 도전성 플러그가 일단째의 도전성 플러그보다도 아래로 크게 떨어지는 일이 없어진다. 또한, 제 1 영역에서 배선의 측면에 형성되는 절연막을 제 2 영역에서 에칭 스톱막으로서 이용하고 있으므로, 반도체 기판에 형성된 트랜지스터의 특성에 악영향을 끼치지 않고, 또한 공정수의 증가도 최소한으로 억제할 수 있다.
또, 제 1 영역은 예를 들면 메모리 셀이 형성되는 영역이며, 제 2 영역은 예를 들면 주변회로가 형성되는 영역이다.
도 1의 (a), (b)는 종래의 반도체 장치의 제조 공정의 일례를 나타내는 단면도(1)이고;
도 2는 종래의 반도체 장치의 제조 공정의 일례를 나타내는 단면도(2)이고;
도 3은 반도체 장치의 메모리 셀부의 콘택트홀의 배치를 나타내는 평면도이고;
도 4는 도 1의 (b)의 III-III선과 도 3의 II-II선으로부터 본 단면도이고;
도 5는 종래의 반도체 장치의 제조 공정의 문제를 나타내는 단면도이고;
도 6의 (a) ∼ (c)는 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(1)이고;
도 7의 (a), (b)는 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 공정 을 나타내는 단면도(2)이고;
도 8의 (a), (b)는 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(3)이고;
도 9는 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(4)이고;
도 10은 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(5)이고;
도 11은 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(6)이고;
도 12는 본 발명의 제 1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(7)이고;
도 13의 (a)는 도 8의 (b)에 나타낸 Ⅴ-Ⅴ선 단면도이고;
도 13의 (b)는 도 12에 나타낸 ⅤI-ⅤI선 단면도이고;
도 14는 본 발명의 제 1 실시예의 반도체 장치의 메모리 셀부의 게이트 전극과 콘택트부와 비트선의 배치 관계를 나타내는 평면도이고;
도 15는 본 발명의 제 2 실시예에 관한 반도체 장치의 단면도이고;
도 16은 도 15에 나타낸 반도체 장치의 Ⅹ-Ⅹ선 단면도이고;
도 17은 본 발명의 제 3 실시예에 관한 반도체 장치의 단면도이고;
도 18은 본 발명의 제 4 실시예에 관한 반도체 장치의 단면도이고;
도 19는 본 발명의 제 5 실시예에 관한 별도의 반도체 장치의 단면도이고;
도 20은 본 발명의 제 6 실시예에 관한 반도체 장치의 단면도이고; 그리고
도 21의 (a)∼(c)는 본 발명의 제 7 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도이다.
이하에 본 발명의 실시예를 도면에 기초하여 설명한다.
(제 1 실시예)
도 6∼도 12는 본 발명의 제 1 실시예를 나타내는 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 도 6의 (a)에 나타내는 구조가 될 때까지의 공정을 설명한다.
n형의 실리콘 (반도체) 기판(1)에는, 적어도 메모리 셀부(2)와 주변 회로부(3)가 존재하고, 그들의 실리콘 기판(1)에는 섈로우 트렌치 아이솔레이션(STI)구조의 소자 분리 절연막(4)이 형성되어 있다. 또한, STI 대신에 LOCOS, 그 밖의 소자 분리 구조를 채용해도 좋다.
그러한 소자 분리 절연막(4)을 형성한 후에, 메모리 셀부(2), 주변 회로부(3)에서의 소정의 활성 영역에 p형 불순물 이온을 주입해서 p웰(1a, 1b)을 작성한다. 도 6의 (a)의 주변 회로부(3)에서는, p웰(1b)을 형성한 구조를 나타내고 있지만, 그 p형 불순물을 주입하지 않는 n형 활성 영역(도시하지 않음)도 존재한다.
주변 회로부(3)에서는 CMOS가 형성된다. 즉 주변 회로부(3)의 p웰(1b)에는 후술하는 것 같은 공정에 따라 n채널형 MOSFET이 형성되고, 또한 n형 활성 영역(도 시하지 않음)에는 p채널형 MOSFET(도시하지 않음)이 형성된다.
계속해서, 메모리 셀부(2)와 주변 회로부(3)의 실리콘 기판(1)의 표면을 열산화함으로써, 각각 게이트 산화막(5a, 5b)을 형성한다.
또한, 게이트 산화막(5a, 5b) 위에 도전막, 예를 들면 도핑된 실리콘과 실리사이드의 2층 구조의 도전막을 형성한 후에, 도전막 위에 질화 실리콘으로 이루어지는 제 1 보호 절연막(8)을 예를 들면 150nm의 두께로 형성한다.
그 후에, 레지스트를 이용하는 포토 리소그래피법에 의해, 제 1 보호 절연막(8)과 도전막을 게이트 전극 형상으로 패터닝한다.
이것에 의해 메모리 셀부(2)에서는 도전막으로 구성되는 게이트 전극(6)이 워드선을 겸해서 복수 형성되고, 또한 주변 회로부(3)에서는 도전막으로 구성되는 게이트 전극(7)이 복수 형성된다. 메모리 셀부(2)에서는 소자 분리 절연막(4)에 둘러싸여진 1개의 p웰(1a) 위에, 게이트 절연막(5a)을 통해서 복수의 게이트 전극(6)이 평행하게 배치된다.
다음에 메모리 셀부(2)가 개구된 레지스트 마스크(도면에 나타내지 않음)를 사용하여, 실리콘 기판(1)의 메모리 셀부(2)에 선택적으로 n형 불순물을 이온주입해서 게이트 전극(6)의 양측에 n형의 불순물 확산층(6a, 6b)을 형성한다. 메모리 셀부(2)에서는, 게이트 전극(6), n형 불순물 확산층(6a, 6b) 등에 의해 MOSFET이 구성된다. 계속해서, 주변 회로부(3)가 개구된 레지스트 마스크(도시하지 않음)를 이용하여, 실리콘 기판(1)의 주변 회로부(3)에 선택적으로 불순물 이온을 주입해서 게이트 전극(7)의 양측에 불순물 확산층(7a, 7b)의 저농도부를 형성한다.
레지스트 마스크를 제거한 후에, 예를 들면 열산화에 의해 800℃의 드라이 산화 분위기 중에서 불순물 확산층(6a, 6b, 7a, 7b)의 표면을 산화해서 산화막(도시하지 않음)을 수nm의 두께로 형성한다.
계속해서, 실란과 암모니아를 이용하는 화학기상성장(CVD)법에 의해서, 게이트 전극(6, 7) 위 및 측면과 실리콘 기판(1) 위에 질화 실리콘 막을 20∼100nm의 두께로 형성한다. 그 후에, 그 질화 실리콘막을 이방성 에칭해서 각 게이트 전극(6, 7)의 측면 위에 사이드 월(6s, 7s)로서 남긴다.
다음에 메모리 셀부(2)를 포토 레지스트(도시하지 않음)로 덮으면서 주변 회로부(3)의 게이트 전극(7)과 사이드 월(7s)을 마스크로 사용하여, 주변 회로부(3)의 실리콘 기판(1)에 불순물을 이온 주입한다. 이것에 의해 주변 회로부(3)에서는, 게이트 전극(7)의 양측의 불순물 확산층(7a, 7b)의 고농도부가 형성되어, 그들의 불순물 확산층(7a, 7b)은 LDD구조로 된다. 주변 회로부(3)에서는 불순물 확산층(7a, 7b), 게이트 전극(7) 등에 의해 MOSFET이 구성된다.
다음으로 게이트 전극(6, 7), 사이드 월(6s, 7s), 불순물 확산층(6a, 6b, 7a, 7b), 소자 분리 절연막(4) 위에, 제 1 층간 절연막(9)으로서, BPSG(boro-phospho silicate glass)막을 CVD법에 의해 예를 들면 1000nm의 두께로 형성한다. 그 제 1 층간 절연막(9)은 가열 리플로우되고, 또한 화학기계연마(CMP)법에 의해 연마되어서, 그 윗면이 평탄화된다. 연마는 제 1 층간 절연막(9)의 두께가 실리콘 기판(1)의 표면으로부터 약 500nm로 될 때까지 한다.
여기에서, 가열 리플로우에 의한 MOSFET 특성의 열화를 피하는 것을 목적으 로 하여, 제 1 층간 절연막(9)으로서 플라즈마 CVD법에 의해서 산화막(HDP 등)을 형성하고, 그 다음으로 CMP법에 의해 그 윗면을 연마하여 평탄화해도 좋다.
그 후에, 메모리 셀부(2)에서는 제 1 층간 절연막(9) 중 게이트 전극(6)으로 끼워져 있는 위치에 하부 콘택트홀(10a, 10b)이 포토 리소그래피법에 의해 형성된다. 그들의 하부 콘택트홀(10a, 10b)은 게이트 전극(6) 상호간에서 사이드 월(6s)에 의해 자기 정합적으로 위치 결정되는 셀프 얼라인 콘택트로 된다.
이어서, 하부 콘택트홀(10a, 10b) 내와 제 1 층간 절연막(9) 위에, 인이 도핑된 비정질 실리콘막을 형성하고, 계속해서, 비정질 실리콘막을 CMP법에 의해 제 1 층간 절연막(9)의 윗면으로부터 제거한다. 이것에 의해 하부 콘택트홀(10a, 10b) 내에 남은 비정질 실리콘막은 하부 콘택트 플러그(11a, 11b)로서 사용된다.
또한, 소자 분리 절연막(4)에 둘러싸여진 1개의 활성 영역 위에 형성되는 3 개의 하부 콘택트 플러그(11a, 11b) 중, 중앙 하부 콘택트 플러그(11a)는 비트선 콘택트로 사용되고, 나머지의 하부 콘택트 플러그(11b)는 스토리지 콘택트로 사용된다.
다음으로, 도 6의 (b)에 나타나 있는 바와 같은 상태로 될 때까지의 공정을 설명한다.
우선, 하부 콘택트 플러그(11a, 11b)와 제 1 층간 절연막(9) 위에, BPSG, 플라즈마 산화막 등으로 되는 제 2 층간 절연막(12)을 200nm의 두께로 형성한다. 계속해서, 메모리 셀부(2)의 제 2 층간 절연막(12)을 포토 리소그래피법에 의해 패터닝함으로써, 비트선 콘택트용의 하부 콘택트 플러그(11a) 위에 상부 콘택트홀(13a) 을 형성한다. 또한, 주변 회로부(3)의 제 1 및 제 2 층간 절연막(9, 12)을 포토 리소그래피법에 의해 패터닝해서 불순물 확산층(7a, 7b) 위에 하부 콘택트홀(13b, 13c)을 형성한다.
여기에서, 메모리 셀부(2)의 상부 콘택트홀(13a)과 주변 회로부(3)의 하부 콘택트홀(13b, 13c)을 동시에 형성해도 좋지만, 비트선 콘택트용의 상부 콘택트홀(13a)은 비교적 얕으므로, 그 아래의 하부 콘택트 플러그(11a)와의 위치 편이에 대하여 세심한 주의를 할 필요가 있다.
다음으로 도 6의 (c)에 나타나 있는 바와 같은 구조로 될 때까지의 공정을 설명한다.
우선, 상부 콘택트홀(13a) 내와 하부 콘택트홀(13b, 13c) 내와 제 2 층간 절연막(12) 위에, CVD법에 의해 막두께 50nm의 티타늄(Ti)막(14a), 막두께 50nm의 질화 티타늄(TiN)막(14b) 및 막두께 300nm의 텅스텐(W)막(14c)을 순차적으로 형성한다.
그리고, Ti막(14a), TiN막(14b) 및 W막(14c)을 CMP법에 의해 연마해서 그들의 막을 제 2 층간 절연막(12)의 윗면으로부터 제거한다. 이것에 의해 메모리 셀부(2)에서 상부 콘택트홀(13a) 내에 남은 금속막(14a∼14c)을 비트선 콘택트용의 상부 콘택트 플러그(15a)로 되고, 또한 주변 회로부(3) 내의 하부 콘택트홀(13b, 13c) 내에 남은 금속막(14a∼14c)을 하부 콘택트 플러그(15b, 15c)로 한다.
여기에서, 티타늄막(14a)은 그 아래에 형성된 하부 콘택트 플러그(11a), 불순물 확산층(7a, 7b)과의 양호한 전기적 접촉을 얻기 위해서 설치되고, 또한 질화 티타늄막(14b)은 텅스텐막(14c)과 티타늄막(14a)의 반응을 억제하기 위한 배리어층으로서 설치되어 있다.
다음으로 도 7의 (a)에 나타나 있는 바와 같은 구조로 될 때까지의 공정을 설명한다.
우선, 콘택트 플러그(15a∼15c)와 제 2 층간 절연막(12)의 위에, 두께 50nm의 티타늄막(16a)과, 두께 50nm의 질화 티타늄막(16b)과, 두께 100nm의 텅스텐막(16c)을 각각 CVD법에 의해 형성하고, 또한 텅스텐막(16c) 위에 막두께 100nm의 질화 실리콘으로 되는 제 2 보호 절연막(17)을 CVD법에 의해 형성한다. 여기에서, 티타늄막(16a), 질화 티타늄막(16b) 및 텅스텐막(16c)을 CVD법에 의해 형성하고 있지만, 그 하지(下地)가 평탄하기 때문에, 스퍼터법을 이용해서 형성할 수도 있다.
계속해서, Ti막(16a), TiN막(16b), W막(16c) 및 제 2 보호 절연막(17)을 포토 리소그래피법으로 패터닝하고, 메모리 셀부(2)에서 비트선의 형상으로 한다. 이것에 의해 티타늄막(16a), 질화 티타늄막(16b) 및 텅스텐막(16c)으로 구성되는 비트선(16)은, 그 아래의 상부 콘택트 플러그(15a) 및 하부 콘택트 플러그(11a)를 통해서 불순물 확산층(6a)에 전기적으로 접속되게 된다.
제 2 보호 절연막(17)은 뒤에 형성되는 스토리지 콘택트용 콘택트 플러그와 비트선(16)의 단락을 방지하기 위해서 사용된다.
또한, 주변 회로부(3)에서, 티타늄막(16a), 질화 티타늄막(16b) 및 텅스텐막(16c)을 패터닝해서 배선으로서 남겨도 좋다.
다음으로 도 7의 (b)에 나타내는 상태가 될 때까지의 공정을 설명한다.
우선, 막두께 20∼100nm의 질화 실리콘(에칭 스톱)막(18)을 감압(LP) CVD법에 의해 전면(全面)에 형성한다. 질화 실리콘막(18)의 성장 조건으로서, SiH2Cl2 , SiH4 중 어느 하나와 NH3와의 혼합 가스를 사용하고, 성장 온도를 600℃∼800℃, 바람직하게는 750 ℃ 로 설정하고, 그 성장 분위기의 압력을 0.1∼1.0 Torr로 한다.
그 후에, 질화 실리콘막(18) 위에 포토 레지스트(19)를 도포하고, 이것을 노광, 현상해서 주변 회로부(3)에만 남긴다.
그리고, 메모리 셀부(2)에 존재하는 질화 실리콘막(18)을 대략 수직 방향으로 이방성 에칭하고, 도 8의 (a)에 나타나 있는 바와 같이 비트선(16)의 측면에 남기고, 이것을 사이드 월(18s)로서 남긴다. 그 에칭시에, 주변 회로부(3)의 질화 실리콘막(18)은, 포토 레지스트(19)에 의해 덮어져 있으므로, 하부 콘택트 플러그(15b, 15c) 및 제 2 층간 절연막(12)을 덮은 상태를 유지하고 있다.
질화 실리콘막(18)은 주변 회로부(3)의 전체에 남겨도 좋지만, 일반적으로 질화 실리콘막은 MOSFET 등의 디바이스 특성을 열화시키는 원인이 되므로, 뒤의 공정에서 형성되는 상부 콘택트홀이 내려오는 개소에, 위치 편이 마진(margin)을 기대한 크기에서 최소의 범위로 남기도록 해도 좋다. 예를 들면, 하부 콘택트 플러그(15b, 15c) 위와 그 주변에 질화 실리콘막(18)을 남겨도 좋다.
주변 회로부(3)의 포토 레지스트(19)는 질화 실리콘막(18)의 패터닝이 끝난 후에 제거된다.
다음으로 도 8의 (b)에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 제 3 층간 절연막(20)으로서, 예를 들면 막두께 800nm의 실리콘 산화막을 플라즈마 CVD법에 의해 전면(全面)에 형성한다. 제 3 층간 절연막(20)은 질화 실리콘막(18)에 대하여 선택적으로 에칭 가능한 재료로 된다.
계속해서, 제 3 층간 절연막(20)을 CMP법에 의해 연마해서 그 표면을 평탄하게 한다. 제 3 층간 절연막(20)의 연마는 비트선(16)을 보호하는 제 2 보호 절연막(17)의 윗면으로부터 150nm 정도의 두께로 남을 때까지 이루어진다.
그 후에, 메모리 셀부(2)에서, 제 2 및 제 3 층간 절연막(12, 20)을 포토 리소그래피법에 의해 패터닝함으로써, 상부 콘택트홀(20b)을 스토리지 콘택트용의 하부 콘택트 플러그(11b) 위에 형성한다.
이 경우, 제 2 및 제 3 층간 절연막(12, 20)을 구성하는 BPSG, 실리콘 산화막에 대하여 질화 실리콘막의 에칭 레이트(rate)가 느린 조건으로 한다. 이것에 의해, 상부 콘택트홀(20b)은 비트선(16)을 덮고 있는 제 2 보호 절연막(17)과 사이드 월(18s)에는 형성되지 않고, 비트선(16)에 접속되는 것은 없다. 따라서, 도 13의 (a)에 나타나 있는 바와 같이 스토리지 콘택트용의 상부 콘택트홀(20b)은 셀프 얼라인으로 형성되게 된다. 또한, 도 13의 (a)는 도 8의 (b)의 V-Ⅴ선의 단면도이다.
그 후에, 인이 도핑된 비정질 실리콘막을 제 3 층간 절연막(20) 위와 상부 콘택트홀(20b) 내에 형성한다. 이 비정질 실리콘막은 CVD법에 의해, 제 3 층간 절연막(20) 위에서 300nm로 되는 막두께로 성장된다. 계속해서, 제 3 층간 절연막(20) 위의 비정질 실리콘막을 CMP법에 의해 제거한다. 그리고, 스토리지 콘택트용의 상부 콘택트홀(20b) 내에 남은 비정질 실리콘을 스토리지 콘택트용의 상부 콘택트 플러그(21)로서 남긴다.
상부 콘택트 플러그(21)는 하부 콘택트 플러그(11b)를 통해서, MOSFET의 한쪽의 불순물 확산층(6b)에 전기적으로 접속된다.
다음으로 도 9에 나타내는 구조를 형성할 때까지의 공정에 대하여 설명한다.
우선, 제 3 절연막(20)과 상부 콘택트 플러그(21) 위에, 막두께 50nm의 질화 실리콘막(22)을 감압 CVD법에 의해 예를 들면 성장 온도 750℃에서 형성한다. 막두께 50nm의 질화 실리콘막(22)은 뒤의 공정에서 사용되는 불산을 투과시키지 않는 막종(膜種), 막두께의 하나로서 형성되었다.
또한, 질화 실리콘막(22) 위에, 막두께 1000nm의 BPSG막(23)을 CVD법에 의해 형성한다.
그 후, 포토 리소그래피법을 이용하는 패터닝에 의해, BPSG막(23) 및 질화 실리콘막(22) 내에 스토리지(축적) 전극 형상의 개구(23a, 23b)를 형성한다.
그리고, 인이 도핑된 비정질 실리콘막을 BPSG막(23)의 윗면과 개구(23a, 23b)의 내주면(內周面)의 위를 따라 CVD법에 의해 형성한다. 이 경우, BPSG막(23) 상에서의 비정질 실리콘막의 막두께를 50nm로 한다.
계속해서, BPSG막(23) 상의 비정질 실리콘막을 CMP법에 의해서 선택적으로 제거하고, 개구(23a, 23b) 내에만 남은 비정질 실리콘막을 스토리지 전극(24)으로서 남긴다. 이 스토리지 전극(24)은 실린더 형상을 갖고, 그 아래의 상부 콘택트 플러그(21)에 접속된다.
또한, 비정질 실리콘막을 연마할 때에 사용하는 슬러리가 개구(23a, 23b) 내에 들어가는 것을 방지하기 위해서, 비정질 실리콘막을 형성한 후에, 포토 레지스트(R)를 개구(23a, 23b) 내에 매립하고 나서 CMP법에 의한 연마를 해도 좋다. 이 경우, 포토 레지스트(R)는 비정질 실리콘막을 연마한 후에, 통상의 레지스트 박리 처리에 의해 제거된다.
다음으로 도 10에 나타내는 구조를 형성할 때까지의 공정을 설명한다.
우선, 불산에 의해 BPSG막(23)을 선택적으로 제거한다. 이 때, BPSG막(23) 아래의 질화 실리콘막(22)은 장시간의 불산 처리로부터 제 3 층간 절연막(20)을 지키는 역할을 하는 성질과 막두께를 갖고 있다. 이 BPSG막(23)의 제거에 의해 스토리지 전극(24)의 외주면(外周面)이 노출된다.
계속해서, 스토리지 전극(24) 표면과 질화 실리콘막(22) 윗면의 위에, CVD법에 의해 막두께 5nm의 질화 실리콘막을 형성한 후에, 그 질화 실리콘막의 표면을 산화하고, 이것을 커패시터 유전체막(25)으로서 이용한다.
그 후에, CVD법에 의해, 인이 도핑된 막두께 50nm의 비정질 실리콘막을 커패시터 유전체막(25) 위에 형성한다. 계속해서, 리소그래피 공정에 의해 그 비정질 실리콘막을 패터닝해서 스토리지 전극(24) 위에 남기고, 이것을 셀 플레이트 전극(26)으로서 사용한다. 이 경우, 질화 실리콘막(22)도 동일한 형상으로 패터닝하고, 셀 플레이트 전극(26), 유전체막(25) 및 질화 실리콘막(22)을 주변 회로부(3)로부터 제거한다.
DRAM 셀의 커패시터(27a, 27b)는 스토리지 전극(24)과 커패시터 절연막(25)과 셀 플레이트 전극(26)에 의해 구성된다.
다음으로 도 11에 나타내는 구조로 될 때까지의 공정을 설명한다.
우선, 커패시터(27a, 27b)를 덮는 제 4 층간 절연막(28)을 제 3 층간 절연막(20) 위에 형성한다. 그 제 4 층간 절연막(28)으로서, 플라즈마 CVD법에 의해 형성된 막두께 2000nm의 실리콘 산화막을 사용한다.
계속해서, 제 4 층간 절연막(28)의 표면을 CMP법에 의해 연마해서 평탄하게 한다. 연마는 제 4 층간 절연막(28)이 실리콘 기판으로부터 2.0∼2.5㎛정도의 두께로 될 때까지 이루어진다.
또한, 제 4 층간 절연막(28) 위에 포토 레지스트(29)를 도포하고, 이것을 노광, 현상해서 주변 회로부(3)의 하부 콘택트 플러그(15b, 15c)의 위쪽에 창(29b, 29c)을 형성한다. 그 후, 창(29b, 29c)을 통해서 제 4 층간 절연막(28)과 그 아래의 제 3 층간 절연막(20)을 이방성 에칭해서 상부 콘택트홀(28b, 28c)을 형성한다.
이 경우, 에칭 가스로서는 C4F8계를 사용한다. 이것에 의해, 제 3 및 제 4 층간 절연막(20, 28)을 에칭할 때에 그 아래의 질화 실리콘막(18)의 에칭 속도가 늦어진다.
따라서, 질화 실리콘막(18)은 에칭 스토퍼막으로서 기능하므로, 상부 콘택트홀(28b, 28c)이 제 2 층간 절연막(12)에 형성되지 않는다.
또한, 도 11에서는 도 5와의 비교를 위해서, 콘택트홀(28b, 28c)은 하부 콘택트 플러그(15b, 15c)로부터 튀어나온 위치에 형성되어 있지만, 보통은 하부 콘택 트 플러그(15b, 15c)의 윗면과 일치하는 위치를 목표로 해서 형성된다.
그 후에, 콘택트홀(28b, 28c)을 통해서, 질화 실리콘막(18)을 에칭해서 콘택트 플러그(15b, 15c)를 노출시킨다. 이 경우, 제 2 층간 절연막(12)이 거의 에칭 되지 않는 조건, 즉 에칭 가스로서 CHF3계를 사용한다. 이것에 의해, 콘택트홀(28b, 28c)의 종단부는 콘택트 플러그(15b, 15c)의 윗면 근방에 존재하게 된다.
그 후에, 포토 레지스트(29)를 박리한다. 여기에서, 포토 레지스트(29)의 박리는 제 3 및 제 4 층간 절연막(20, 28)의 에칭 후에 해도 좋다.
또한, 상부 콘택트홀(28b, 28c)이 하부 콘택트 플러그(15b, 15c)로부터 튀어 나와서 형성된 경우에는, 하부 콘택트 플러그(15b, 15c)의 윗면의 일부는 질화 실리콘막(18)에 의해 덮어지게 된다.
다음으로, 도 12에 나타나는 구조를 형성할 때까지의 공정을 설명한다.
우선, 상부 콘택트홀(28b, 28c) 안과 제 4 층간 절연막(28) 위에, 막두께 20nm의 Ti막(30a), 막두께 20nm의 TiN막(30b), 및 막두께 300nm의 W막(30c)을 CVD법에 의해 순차적으로 형성한다. 계속해서, 제 4 층간 절연막(28) 위의 Ti막(30a), TiN막(30b) 및 W막(30c)을 CMP법에 의해 선택적으로 제거한다. 그리고, 콘택트홀(28a, 28b) 내에 남은 Ti막(30a), TiN막(30b) 및 W막(30c)을 상부 콘택트 플러그(31a, 31b)로서 사용한다.
그 후에, 주변 회로부(3)에서는, 제 4 층간 절연막(28) 위에 배선(32a, 32b)이 형성되고, 배선(32a, 32b)은 상부 콘택트 플러그(31a, 31b)와 하부 콘택트 플러 그(15b, 15c)를 통해서 불순물 확산층(7a, 7b)에 접속되게 된다.
또한, 도 12의 메모리 셀부(2)에서의 ⅤI-ⅤI선으로부터 본 단면을 나타내면, 도 13의 (b)와 같아진다.
상기한 실시예에 의하면, 메모리 셀부(2)의 비트선(16) 측면에 형성되는 질화 실리콘으로 되는 사이드 월(18s)과 주변 회로부(3)의 에칭 스토퍼막(18)을 동시에 성막하고 있으므로, 그 후에 주변 회로부(3)의 제 3 및 제 4 층간 절연막(20, 28)에 형성되는 상부 콘택트홀(28b, 28c)이 하부 콘택트 플러그(15b, 15c)로부터 튀어 나와도, 상부 콘택트홀(28b, 28c)이 하부 콘택트 플러그(15b, 15c)의 윗면으로부터 아래로 크게 떨어지는 것이 방지된다.
또한, 보통 질화 실리콘막의 형성에는, 어떤 일정한 열처리가 필요하기 때문에, 사이드 월과 에칭 스톱막을 2회로 나누어 형성하면 MOSFET의 특성에 악영향을 줄 가능성이 있지만, 그들을 동시에 형성함으로써 열처리의 증가도 최소한으로 억제할 수 있게 된다.
여기에서, 질화 실리콘막(18)의 막두께의 상한은, 도 13의 (a)에 나타내는 것처럼 비트선(16)의 상호의 간격이 필요 이상으로 좁아지지 않는다고 하는 요구로부터 결정되고, 그 하한은 주변 회로부(3)의 상부 콘택트홀(28a, 28b)의 형성을 위한 스토퍼막으로서의 요구로부터 결정되어야 한다. 스토퍼막의 막두께는 윗쪽의 층간 절연막의 막두께에도 의존하지만, 적어도 20∼30nm의 막두께가 요구된다.
또한, 메모리 셀부(2)의 비트선(16), 게이트 전극(6), 콘택트부의 평면으로부터 본 위치 관계를 나타내면 도 14와 같이 된다. 도 14에서 VII-VII선으로부터 본 단면은 도 7의 (a)이고, VIII-VIII선으로부터 본 단면은 도 13의 (a)이다.
또한, 주변 회로부(3)의 제 2 층간 절연막(12) 위에 형성한 질화 실리콘막(18)의 대신에, 제 3 층간 절연막(20)의 에칭 시에 에칭 스토퍼로 되는 그 밖의 재료막, 예를 들면 산질화(酸窒化) 실리콘막(SiON), 알루미나(Al2O3)막을 형성해도 좋다.
그런데, 도 5에서 나타낸 종래예의 문제를 해결하는 대책으로서, 상부 플러그(122b, 122c)와 하부 플러그(112b, 112c)의 사이에, 도전층으로 되는 에칭 스톱막을 형성해도 좋다. 예를 들면, 비트선(115)의 가공시, 상부 콘택트홀(121b, 121c)의 위치 편이 여유와 지름 편차를 예측한 크기의 도전층의 패터닝을 상부 플러그(122b, 122c)와 하부 플러그(112b, 112c)의 사이에 배치한다. 이것에 의해, 상부 플러그(122b, 122c)가 하부 플러그(112b, 112c)로부터 떨어지는 것을 회피할 수 있게 된다. 다만, 이 경우의 도전층의 패터닝은 위치 편이 여유와 지름 편차를 예측한 크기로 할 필요가 있기 때문에, 하부 콘택트홀(111b, 111c)보다도 예를 들면 0.2㎛정도 사이즈가 커져 버린다.
다른 전위가 인가되는 복수의 하부 플러그(112b, 112c)가 인접될 경우에, 그들의 하부 플러그(112b, 112c) 위에 형성되는 도전층의 패터닝끼리 단락되지 않도록 배치하는 제한이 붙기 때문에, 하부 플러그(112b, 112c)가 매립되는 하부 콘택트홀(111b, 111c)의 상호 간격이 커지고, 더 나아가서는 칩 사이즈를 크게 해버린다고 하는 결점이 있다.
혼재 DRAM의 주변 회로부에서는 고집적화, 미세화가 요구되기 때문에, 그러 한 도전층의 패턴을 배치할 여유는 그다지 없다.
(제 2 실시예)
도 15는 본 발명의 제 2 실시예를 나타내는 단면도이다. 또한 도 16은 도 15의 Ⅹ-Ⅹ단면도이다. 또한, 도 15, 16에서, 도 12와 동일한 부호는 같은 요소를 나타내고 있다.
본 실시예에서는 제 1 실시예의 도 7의 (b)에서 나타낸 질화 실리콘막(18)을 패터닝하지 않고 전면(全面)에 남기고, 메모리 셀부(2)에서 비트선(16)과 스토리지 콘택트용의 상부 콘택트 플러그(21)의 단락 방지막으로서 사용함과 동시에, 주변 회로부(3)에서 에칭 스토퍼막으로서 사용하는 것이다.
이 경우, 스토리지 콘택트용의 상부 콘택트홀(20b)을 형성하기 위한 에칭은 제 3 층간 절연막(20)과 제 2 층간 절연막(12)의 에칭에 질화 실리콘막(18)의 에칭을 더한 3 스텝이 필요하게 된다.
그런데, 도 16에 나타나 있는 바와 같이 스토리지 콘택트용의 홀(20b)을 형성할 때에 비트선(16) 사이에서 위치 편이가 발생했다고 해도, 질화 실리콘막(18)은 그 에칭 후에 비트선(16)의 측면에 남으므로 비트선(16)이 노출하는 경우는 없다.
본 실시예의 경우에는, 제 1 실시예에 비하여, 마스크로 되는 포토 레지스트(19)의 형성을 1 공정 생략할 수 있어, 비용면에서는 유리하다.
(제 3 실시예)
제 1 실시예의 도 10에서는 셀 플레이트 전극(26)을 패터닝한 후에, 그 아래 의 질화 실리콘막(22)도 연속해서 패터닝했다.
그러나, 도 17에 나타나 있는 바와 같이 질화 실리콘막(22)을 패터닝하지 않고 전면에 남기도록 해도 좋다.
이 경우, 커패시터의 유전체막(25)이 질화 실리콘으로 구성되어 있는 경우에는, 유전체막(25)도 남겨도 좋다.
그와 같이 커패시터(27a, 27b)의 하지로 되는 질화 실리콘막(22)을 에칭하지 않을 경우에, 주변 회로부(3)에서 상부 콘택트홀(28b, 28c)을 형성하는 공정은, 다음과 같아진다.
즉 제 4 층간 절연막(28)을 에칭할 때에, 그 아래의 질화 실리콘막(22)을 일시적으로 에칭 스토퍼로 하고, 그 후에, 질화 실리콘막(22)을 에칭하고, 또한 제 3 층간 절연막(20)을 에칭하고, 계속해서 질화 실리콘막(18)을 에칭함으로써 상부 콘택트홀(28b, 28c)이 형성된다.
이러한 공정에 의하면, 표면을 연마한 후의 제 4 층간 절연막(28)의 웨이퍼면내(面內)나 칩내의 막두께의 편차를, 질화 실리콘막(22)에서 일단 상쇄할 수 있게 되고, 이것에 의해 제조 마진이 향상된다. 또한, 셀 플레이트 전극(26)을 패터닝할 때에 질화 실리콘막(22)을 남기고 있으므로, 제 1 실시예에 비해 에칭 공정이 증가하는 경우는 없다.
본 실시예에서는 주변 회로부(3)에서 도 7의 (b)에 나타낸 포토 레지스트(19)를 형성하지 않고 질화 실리콘막(18)을 주변 회로부(3)로부터 제거해도 좋다.
또한, 도 17에서, 도 12와 동일한 부호는 같은 요소를 나타내고 있다.
(제 4 실시예)
도 18은 본 발명의 제 4 실시예의 반도체 장치를 나타내는 단면도이다. 또한, 도 18에서, 도 12와 동일한 부호는 같은 요소를 나타내고 있다.
본 실시예에서는 주변 회로부(3)에서 불순물 확산층(7a, 7b)에 접속되는 하부 콘택트 플러그(15d, 15e)를 제 3 층간 절연막(20)과 그 아래로 형성하고, 상부 콘택트 플러그(31c, 31d)를 제 4 층간 절연막(28) 및 질화 실리콘막(22)에 형성한 구조를 갖고 있다.
즉 제 1 실시예의 도 6의 (b)에 나타나 있는 바와 같이 메모리 셀부의 제 2 층간 절연막(12)에 상부 콘택트홀(13a)을 형성함과 동시에 주변 회로부(3)의 하측의 콘택트홀(13b, 13c)을 형성하지 않고, 스토리지 콘택트용의 상부 콘택트 플러그(21)를 형성하기 전이나 후에 주변 회로부(3)에서 제 1, 제 2 및 제 3 층간 절연막(9, 12, 20)을 패터닝해서 콘택트홀(13d, 13e)을 형성한 구조를 갖고 있다.
또한, 콘택트홀(13d, 13e) 내에 형성되는 콘택트 플러그(15d, 15e)는 제 1 실시예와 같이, Ti막, TiN막, W막의 3층 구조로 구성한다. 즉, Ti막, TiN막, W막을 콘택트홀(13d, 13e) 내와 제 3 층간 절연막(20) 위에 형성한 후에, 제 3 층간 절연막(20) 상의 금속막을 CMP법에 의해 제거하고, 이것에 의해 하측의 콘택트홀(13d, 13e) 내에 남은 금속막을 콘택트 플러그(15d, 15e)로서 사용한다.
본 실시예에서는 주변 회로부(3)에서, 도 7의 (b)에 나타낸 포토 레지스트(19)를 형성하지 않고 질화 실리콘막(18)을 주변 회로부(3)로부터 제거해 도 좋다.
그 대신에, 커패시터(27a, 27b)의 아래에 형성되는 질화 실리콘막(22)을 주변 회로부(3)로부터 제거하지 않고 남긴다. 이것에 의하면, 주변 회로부(3)에서 제 4 층간 절연막(28)을 패터닝해서 상측 콘택트홀(28d, 28e)을 형성할 때에, 그 아래의 질화 실리콘막(22)이 에칭 스토퍼막으로 되고, 막두께가 두꺼운 제 4 층간 절연막(28)의 편차를 상쇄할 수 있다.
이상과 같이, 제 1, 제 2 및 제 3 층간 절연막(9, 12, 20)에 콘택트홀(13d, 13e)을 형성하고, 또한 제 3 층간 절연막(28)에 상부 콘택트홀(28d, 28e)을 형성할 경우에는, 제 1 실시예보다도 상부 콘택트홀(28d, 28e)이 얕아져 있으므로, 가공이 용이하다.
(제 5 실시예)
제 4 실시예에서는 주변 회로부(3)에서 형성되는 하측의 콘택트홀(13d, 13e)은 메모리 셀부(2)의 스토리지 콘택트용의 상부 콘택트홀(20b)을 형성하기 전이나 뒤에 형성하고 있지만, 그들을 동시에 형성해도 좋다.
이 경우, 도 19에 나타나 있는 바와 같이 콘택트홀(13d, 13e) 내에 순차적으로 형성되는 Ti막, TiN막, W막은 스토리지 콘택트용의 홀(20b) 내에도 형성된다.
따라서 콘택트홀(13d, 13e)과 스토리지 콘택트용의 홀(20b)을 동시에 형성할 경우에는, 스토리지 콘택트용의 홀(20b) 내에는 도핑된 실리콘을 형성하지 않고, 3층 구조의 금속막을 형성해서 이것을 상부 콘택트 플러그(21a)로서 사용하게 된다.
이 경우에는, 상부 콘택트 플러그(21a)에 접속되는 스토리지 전극(24a)은 실 리콘으로 구성할 필요는 없게 되고, 플래티넘, 루테늄, 산화 루테늄, 루테늄산 스트론튬, 기타의 금속으로 구성할 수 있게 된다. 산화 루테늄을 스토리지 전극(24a)으로서 사용할 경우에는, 커패시터 유전체막(25a)으로서 예를 들면 티타늄산 스트론튬 바륨(BST), 티타늄산 스트론튬(STO), 산화 탄탈룸, PZT 등의 산화물 유전체막을 사용한다. 또한 플레이트 전극(26a)으로서 스토리지 전극(24a)과 같은 재료를 사용해도 좋다.
또한, 도 19에서, 도 18과 동일한 부호는 같은 요소를 나타내고 있다.
(제 6 실시예)
본 실시예의 반도체 장치는 도 20에 나타나 있는 바와 같이 주변 회로부(30)의 불순물 확산층(7a, 7b)에 접속되는 콘택트 플러그를 3단으로 구성하고 있다.
본 실시예에서는 제 1 실시예의 도 8의 (b)에서, 메모리 셀부(2)의 제 2 및 제 3 층간 절연막(12, 20)을 패터닝해서 스토리지 콘택트용의 상부 콘택트홀(20b)을 형성할 때에, 동시에, 주변 회로부(3)의 제 2 층간 절연막(20)을 패터닝해서 하부 콘택트 플러그(15b, 15c)의 윗쪽에 중간의 콘택트홀(20c)을 형성한다.
이 경우, 제 2 층간 절연막(20)의 에칭은 그 아래의 질화 실리콘막(18)에서 정지하는 조건으로 하고, 이것에 의해 중간의 콘택트홀(20c)이 하부 콘택트 플러그(15b, 15c)로부터 크게 떨어지지 않게 된다. 그 후에, 중간 콘택트홀(20c)을 통해서 질화 실리콘막(18)을 선택적으로 에칭함으로써, 중간의 콘택트홀(20c)을 콘택트 플러그(15b, 15c)에 접속한다.
이 후에, 메모리 셀부(2)의 스토리지 콘택트용의 상부 콘택트홀(20b)과, 주 변 회로 영역(3)의 중간의 콘택트홀(20c) 내에, 각각 티타늄, 질화 티타늄, 텅스텐으로 되는 3층 구조의 금속막을 형성한다. 이것에 의해, 상부 콘택트홀(20b) 내에는 금속막으로 되는 상부 콘택트 플러그(21b)가 형성되고, 중간의 콘택트홀(20c) 내에는 금속막으로 되는 중간의 콘택트 플러그(33b, 33c)가 형성된다.
또한, 제 3 층간 절연막(20) 위에 형성된 금속막은 CMP법에 의해 제거된다.
그와 같이, 메모리 셀부(2)의 스토리지 콘택트용의 상부 콘택트홀(20c) 내의 콘택트 플러그(21b)를 금속으로 구성할 경우에는, 커패시터(27a, 27b)를 제 5 실시예에서 나타낸 것과 마찬가지의 구조로 해도 좋다.
주변 회로부(3)에 형성된 중간의 콘택트 플러그(33b, 33c) 위에는, 제 5 실시예와 같은 공정에 의해 형성된 상부 콘택트 플러그(31c, 31d)가 접속된다.
상부 콘택트 플러그(31c, 31d)가 매립되는 상부 콘택트홀(28d, 28e)은 제 4 층간 절연막(28) 아래에 형성된 질화 실리콘막(22)을 에칭 스토퍼로 이용해서 형성되는 것은 제 4 실시예와 같다.
이상과 같이,주변 회로부(3)에서 층간 절연막에 형성되는 콘택트 플러그의 단수를 늘릴 경우에는, 콘택트 플러그를 매립하기 위한 각 홀이 얕아지므로 가공이 용이해진다. 이 경우, 중간과 상부의 콘택트홀(20c, 28d, 28e)의 형성을 위한 에칭 시에는, 질화 실리콘막(18, 22)이 에칭 스토퍼로 된다.
또한, 각 콘택트홀(20c, 28d, 28e) 깊이가 얕아져 있으므로, 질화 실리콘막(18, 22) 중 어느 하나 또는 양쪽을 주변 회로부(3)로부터 제거해도 좋다.
또한, 도 20에서, 도 19와 동일한 부호는 같은 요소를 나타내고 있다.
(제 7 실시예)
제 1 실시예에서는 도 6의 (b), 도 7의 (a)에 나타나 있는 바와 같이, 제 2 층간 절연막(12)에 상부 콘택트홀(13a)을 형성하고, 그 안에 상부 콘택트 플러그(15a)를 형성한 후에, 비트선(16)을 구성하는 금속막을 제 2 층간 절연막(12) 위에 형성하고 있다.
그러나, 비트선(16)과 그 아래의 콘택트 플러그(15a)를 한번에 형성하는 것도 가능하고, 그 공정을 도 21에 기초하여 이하에 설명한다. 또한, 도 21에서, 도 6의 (b)와 동일한 부호는 같은 요소를 나타내고 있다.
우선, 도 6의 (b)에 나타낸 상태로부터, 메모리 셀부(2)의 비트선 콘택트용의 상부 콘택트홀(13a) 내와 주변 회로부(3)의 콘택트홀(13b, 13c) 내와 제 2 층간 절연막(12) 위에, CVD법에 의해 막두께 50nm의 티타늄막(41a), 막두께 50nm의 질화 티타늄막(41b), 막두께 150nm의 텅스텐막(41c)을 순차적으로 형성하고, 계속해서, 텅스텐막(41c) 위에 막두께 100nm의 질화 티타늄으로 되는 보호 절연막(42)을 CVD법에 의해 형성한다.
다음으로, 도 21의 (b)에 나타나 있는 바와 같이 통상의 포토 리소그래피법에 의해 티타늄막(41a), 질화 티타늄막(41b), 텅스텐막(41c)을 패터닝함으로써, 메모리 셀부(2)의 비트선(43)을 형성함과 동시에, 주변 회로부(3)의 하부 콘택트 플러그(44b, 44c)를 형성한다. 이 경우, 비트선(43)은 하부 콘택트 플러그(11a)에 직접 접속된다.
그런데, 텅스텐막(41c)의 막두께는 주변 회로부(3)의 하부 콘택트 플러그(44b, 44c) 내에 보호 절연막(42)이 들어가지 않도록 충분한 두께로 하는 것이 바람직하고, 또한 비트선(43)의 가공이 하기 쉬운 정도로 얇은 것이 바람직하다.
본 실시예의 경우, 제 2 층간 절연막(12) 위의 금속막을 CMP법에 의해 제거해서 콘택트홀(13b, 13c) 내에 남긴다고 하는 방법이 아니라, 비트선(43) 가공시의 에칭과 동시에 행해지기 때문에, 대폭 공정수가 줄게 된다. 또한, 콘택트 플러그(44b, 44c)를 구성하는 금속막과 비트선(43)을 구성하는 금속막을 동일 성막 공정에서 행하기 때문에, 티타늄, 질화 티타늄, 텅스텐의 성막이 각각 1회 생략할 수 있다. 여기에서, 질화 실리콘으로 되는 보호 절연막(42)은 제 1 실시예의 보호 절연막(17)과 마찬가지로, 스토리지 콘택트용의 상부 콘택트 플러그(21)와 비트선(43)과의 단락을 방지하기 위해서 사용된다.
다음으로 도 21의 (c)에 나타나 있는 바와 같이 비트선(43), 플러그(44b, 44c) 및 제 2 층간 절연막(12) 위에, 막두께 50nm의 질화 실리콘막(18)을 감압 CVD법에 의해 형성하고, 계속해서, 주변 회로부(3)를 덮는 포토 레지스트(19)를 형성한다. 그 후의 공정은 제 1 실시예와 같다.

Claims (21)

  1. 반도체 기판의 제 1 영역 내에 형성된 제 1 불순물 확산층과,
    상기 반도체 기판의 제 2 영역 내에 형성된 제 2 불순물 확산층과,
    상기 반도체 기판 위에 형성된 제 1 절연막과,
    상기 제 1 영역에서, 상기 제 1 절연막 내이며 상기 제 1 불순물 확산층 위에 형성된 제 1 홀과,
    상기 제 1 홀 내에 형성된 제 1 도전성 플러그와,
    상기 제 1 영역에서의 상기 제 1 절연막 위에 형성된 배선과,
    상기 제 1 및 제 2 영역에서, 상기 배선 및 상기 제 1 절연막 위에 형성된 제 2 절연막과,
    상기 제 1 영역에서 상기 제 2 절연막 내이며 상기 배선으로부터 떨어져 형성되고, 또 상기 제 1 홀에 접속되는 제 2 홀과,
    상기 제 1 영역에서, 상기 제 2 절연막 위에 형성되어서 제 2 홀을 통해서 상기 제 1 도전성 플러그에 전기적으로 접속되는 전극과,
    상기 제 2 영역의 상기 제 1 절연막 내에서 상기 제 2 불순물 확산층의 위에 형성된 제 3 홀과,
    상기 제 2 영역의 제 2 절연막 내에서 상기 제 3 홀 위에 형성된 제 4 홀과,
    상기 제 3 홀 내에 형성된 제 2 도전성 플러그와,
    상기 제 4 홀 내에 형성된 제 3 도전성 플러그와,
    상기 제 2 절연막과는 다른 재료로 구성되고, 상기 배선의 측면에 형성되며, 또한 상기 제 2 도전성 플러그 주위의 상기 제 1 절연막의 부분 위에 형성된 제 3 절연막을 구비하며,
    상기 제 4 홀은, 상기 제 2 도전성 플러그의 윗면 위의 상기 제 3 절연막의 부분을 관통해서 설치되고, 또한 상기 제 2 도전성 플러그의 윗면 위 및 상기 제 1 절연막의 윗면 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 절연막은 상기 제 2 도전성 플러그의 윗면의 일부에 접하거나 그 윗면보다도 위의 위치에 존재하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 3 절연막은 상기 제 1 절연막과 상기 제 2 절연막의 사이에 있고, 상기 제 1 영역과 제 2 영역으로 연장하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 영역의 상기 반도체 기판에 형성된 제 3 불순물 확산층과,
    상기 제 1 절연막 내에서 상기 제 3 불순물 확산층 위에 형성된 제 5 홀과,
    상기 제 5 홀 내에 형성되고 또한 상기 배선에 전기적으로 접속되는 제 4 도전성 플러그를 더 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 절연막과 상기 전극 위에 형성된 제 4 절연막과,
    상기 제 2 영역에서 상기 제 4 절연막 내에 형성되고 상기 제 4 홀에 연결되는 제 6 홀을 더 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 4 홀은 상기 제 6 홀의 연장이고, 상기 제 3 도전성 플러그는 상기 제 4 홀과 상기 제 6 홀 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 영역에서의 상기 전극과 상기 제 2 절연막의 사이에 형성되고, 또한 상기 제 2 영역에서의 제 2 절연막 위에 형성된 제 5 절연막과,
    상기 제 5 절연막과는 다른 재료로 구성되고, 또한 상기 제 5 절연막 위에 형성된 제 4 절연막과,
    상기 제 4 절연막과 상기 제 5 절연막에 형성되어서 상기 제 4 홀에 연결되는 제 7 홀을 더 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 4 홀은 상기 제 7 홀의 연장상에 있고, 상기 제 3 도전성 플러그는 상기 제 7 홀 내에도 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 영역은 메모리 셀이 형성되는 영역이고, 상기 제 2 영역은 주변 회로가 형성되는 영역인 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판의 제 1 영역 내에 형성된 제 1 불순물 확산층과 제 2 불순물 확산층과,
    상기 반도체 기판의 제 2 영역 내에 형성된 제 3 불순물 확산층과,
    상기 제 1, 제 2 및 제 3 불순물 확산층을 덮는 제 1 절연막과,
    상기 제 1 영역에서, 상기 제 1 절연막에 형성된 제 1 홀과,
    상기 제 1 홀 내에 형성된 제 1 도전성 플러그와,
    상기 제 1 도전성 플러그 및 상기 제 1 절연막 위에 형성된 제 2 절연막과,
    상기 제 1 영역에서, 상기 제 2 절연막에 형성되고, 상기 제 1 도전성 플러그를 노출하는 제 2 홀과,
    상기 제 2 영역에서, 상기 제 1 및 제 2 절연막에 형성되고 상기 제 3 불순물 확산층에 도달하는 깊이의 제 3 홀과,
    상기 제 3 홀 내에 형성된 제 2 도전성 플러그와,
    상기 제 2 절연막 위에 형성되고, 상기 제 2 홀을 통해서 상기 제 1 도전성 플러그에 전기적으로 접속되는 배선과,
    상기 배선 측면에 형성되고, 또한 상기 제 2 도전성 플러그 주위의 상기 제 2 절연막의 부분에 형성된 제 3 절연막과,
    상기 제 3 절연막 위에 형성되고, 상기 제 3 절연막과는 다른 재료로 이루어진 제 4 절연막과,
    상기 제 2 영역에서, 상기 제 3 및 상기 제 4 절연막에 형성되고, 상기 제 2 도전성 플러그에 적어도 일부가 겹치는 제 4 홀을 구비하며,
    상기 제 4 홀은, 상기 제 2 도전성 플러그의 윗면 위의 상기 제 3 절연막의 부분을 관통해서 설치되고, 또한 상기 제 2 도전성 플러그의 윗면 위 및 상기 제 2 절연막의 윗면 위에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판의 제 1 영역에 제 1 불순물 확산층과 제 2 불순물 확산층을 형성하는 공정과,
    상기 반도체 기판의 제 2 영역에 제 3 불순물 확산층을 형성하는 공정과,
    상기 제 1, 제 2 및 제 3 불순물 확산층을 덮는 제 1 절연막을 상기 반도체 기판 위에 형성하는 공정과,
    상기 제 1 영역에서, 상기 제 1 절연막을 패터닝해서 상기 제 1 불순물 확산층과 상기 제 2 불순물 확산층의 위에 제 1 홀과 제 2 홀을 각각 형성하는 공정과,
    상기 제 1 및 제 2 홀 내에 각각 제 1 도전성 플러그와 제 2 도전성 플러그를 형성하는 공정과,
    상기 제 1 도전성 플러그에 전기적으로 접속되는 배선을 상기 제 1 절연막 위에 형성하는 공정과,
    상기 제 2 영역에서, 상기 제 1 절연막을 패터닝해서 상기 제 3 불순물 확산층에 도달하는 깊이의 제 3 홀을 형성하는 공정과,
    상기 제 3 홀 내에 제 3 도전성 플러그를 형성하는 공정과,
    상기 제 3 도전성 플러그, 상기 배선 및 상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정과,
    상기 제 2 영역에서 상기 제 2 절연막의 적어도 일부를 마스크로 덮으면서, 상기 제 1 영역에서 상기 제 2 절연막을 에칭함으로써, 상기 배선의 측면에 상기 제 2 절연막을 남기는 동시에, 상기 제 3 도전성 플러그를 포함하는 상기 제 2 영역에 상기 제 2 절연막을 남기는 공정과,
    상기 제 2 절연막 위에, 상기 제 2 절연막과는 다른 재료로 이루어진 제 3 절연막을 형성하는 공정과,
    상기 제 2 영역에서, 상기 제 2 절연막을 에칭 스톱층으로서 사용하고, 상기 제 3 절연막을 패터닝해서 상기 제 3 도전성 플러그에 적어도 일부가 겹치는 제 4 홀을 형성하는 공정과,
    상기 제 4 홀을 통해서 상기 제 2 절연막을 선택적으로 에칭해서 상기 제 3 도전성 플러그의 윗면을 노출시키는 공정과,
    상기 제 3 도전성 플러그의 윗면에 접속되는 제 4 도전성 플러그를 상기 제 4 홀 내에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 배선과 상기 제 1 절연막의 사이에서, 상기 제 1 도전성 플러그, 상기 제 2 도전성 플러그 및 상기 제 1 절연막을 덮는 제 4 절연막을 형성하는 공정과,
    상기 제 1 영역에서, 상기 제 4 절연막을 패터닝해서 상기 제 1 도전성 플러그와 상기 배선의 사이에 제 5 홀을 형성하는 공정과,
    상기 제 4 절연막 내에 상기 제 3 홀의 상부를 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 5 홀 내에 제 5 플러그를 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 제 11 항에 있어서,
    상기 배선 위에는, 상기 제 2 절연막과 같은 재료로 이루어지는 보호 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 영역에서, 적어도 상기 제 2 및 제 3 절연막을 패터닝해서 상기 제 2 도전성 플러그의 윗면을 노출시키는 제 6 홀을 형성하는 공정과,
    상기 제 6 홀 내에 제 6 도전성 플러그를 형성하는 공정과,
    상기 제 6 도전성 플러그에 접속되는 전극을 상기 제 3 절연막 상에 형성하는 공정과,
    상기 전극 및 상기 제 3 절연막 위에 제 5 절연막을 형성하는 공정과,
    상기 제 2 영역에서, 상기 제 4 홀에 연결되는 제 7 홀을 상기 제 5 절연막 내에 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 7 홀과 상기 제 4 홀은 연속해서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 7 홀을 형성한 후에, 상기 제 7 홀 및 상기 제 4 홀 내에 동시에 상기 제 4 도전성 플러그를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 전극은 커패시터의 하부 전극으로서 형성되고,
    상기 하부 전극을 형성한 후에, 상기 전극 위에 유전체막을 형성하고, 상기 유전체막 위에 상부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 16 항에 있어서,
    상기 제 3 절연막 위에, 상기 제 5 절연막의 에칭 스토퍼막이 되는 제 6 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제 6 절연막은 상기 제 5 절연막에 상기 제 7 홀을 형성한 후에, 상기 제 7 홀을 통해서 에칭되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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