JPH11186522A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
の枚数を減らして製造コストを低減する。 【解決手段】 アスペクト比が大きい周辺回路のコンタ
クトホール30〜34と、コンタクトホール19の上部
のアスペクト比が小さいスルーホール22とを同時に開
孔する。コンタクトホール19は、その上部に形成され
るスルーホール22を形成するためのフォトマスクの合
わせ余裕を確保するためにその径を大きくし、スルーホ
ール22がプラグ21上からずれないようにする。
Description
置の製造方法に関し、特に、DRAM(DynamicRandom
Access Memory)を有する半導体集積回路装置の製造方
法に適用して有効な技術に関するものである。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、1個のメモリセル選
択用MISFETとこれに直列に接続された1個の情報
蓄積用容量素子(キャパシタ)とで構成されている。メ
モリセル選択用MISFETは、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極、ソースお
よびドレインを構成する一対の半導体領域によって構成
されている。ビット線は、メモリセル選択用MISFE
Tの上部に配置され、ソース、ドレインの一方と電気的
に接続されている。情報蓄積用容量素子は、同じくメモ
リセル選択用MISFETの上部に配置され、ソース、
ドレインの他方と電気的に接続されている。
メモリセル選択用MISFETの上方に配置する、いわ
ゆるスタックド・キャパシタ構造を採用すると共に、情
報蓄積用容量素子を立体化してその表面積を増やすこと
でメモリセルの微細化に伴う情報蓄積用容量素子の蓄積
電荷量の減少を補っている。
用するDRAMについては、例えば特開平7−1927
23号公報、特開平8−204144号公報、特開平7
−122654号公報、特開平7−106437号公報
など記載がある。
は、半導体基板上にメモリセル選択用MISFETや周
辺回路のMISFETを形成した後、その上部に情報蓄
積用容量素子を形成し、さらにその上部にメタル配線を
形成する。そのため、他のLSIに比べて製造工程が煩
雑となり、フォトマスクの枚数も多くなる。また、メモ
リアレイのMISFETの上部に立体的な構造の情報蓄
積用容量素子を形成するために、メモリアレイと周辺回
路との間に標高差が生じ、これがメモリアレイと周辺回
路のプロセスの共通化を妨げてマスクの枚数を増やす一
因となっている。
用するフォトマスクの枚数を減らすことによって、その
製造コストを低減することにある。
の寄生容量を低減することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
主面上の第1方向に延在する複数のワード線と、前記第
1方向と交差する第2方向に延在するビット線と、前記
ワード線とビット線との交差部に配置され、メモリセル
選択用MISFETと情報蓄積用容量素子とが直列に接
続されて構成されたメモリセルとを備え、(a)前記メ
モリセル選択用MISFETを2個形成するために前記
半導体基板の主面に形成され、前記第2方向に延在する
活性領域と、前記活性領域を囲むように配置された素子
分離領域と、(b)前記活性領域と交差するように配置
され、前記第1方向に延在する2本のワード線と、
(c)前記素子分離領域上に配置され、前記第2方向に
延在するビット線と、(d)前記2本のワード線のそれ
ぞれの両側に位置する前記活性領域に形成され、前記ワ
ード線で覆われていない領域に形成された半導体領域
と、(e)前記2本のワード線の間の領域において前記
半導体領域と電気的に接続されると共に、前記素子分離
領域上において前記ビット線と電気的に接続され、前記
第2方向において所定の幅を有し、前記第1方向に延在
する第1導体層と、(f)前記第1導体層と前記ビット
線との間に介在し、前記第1導体層と前記ビット線とを
接続するための領域に形成された開孔を有する絶縁膜
と、を有し、前記活性領域上における前記第1導体層の
幅は、前記素子分離領域上における前記第1導体層の幅
よりも小さい。
おいて、前記開孔の全体が前記第1導体層の上部に位置
している。
おいて、前記活性領域に形成された前記メモリセル選択
用MISFETの半導体領域のうち、前記ビット線と接
続されていない半導体領域には、前記情報蓄積用容量素
子が電気的に接続されている。
おいて、前記情報蓄積用容量素子は、第2導体層を介し
て前記半導体領域と電気的に接続されている。
おいて、前記第2導体層の第2方向における幅が、前記
素子分離領域の上部に形成された前記第1導体層の第2
方向における幅よりも小さい。
下の工程を含んでいる。
DRAMのメモリセルを構成するメモリセル選択用MI
SFETを形成し、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路を構成するMISFETを
形成する工程、(b)前記メモリセル選択用MISFE
Tおよび前記周辺回路のMISFETのそれぞれの上部
に第1絶縁膜を形成した後、前記第1絶縁膜をエッチン
グすることにより、前記メモリセル選択用MISFET
のソース、ドレインの一方の上部に第1コンタクトホー
ルを形成し、前記ソース、ドレインの他方の上部に第2
コンタクトホールを形成する工程、(c)前記第1絶縁
膜の上部に第2絶縁膜を形成した後、前記第2絶縁膜を
エッチングすることにより、前記第1コンタクトホール
の上部に、前記第1コンタクトホールとビット線とを接
続する第1スルーホールを形成すると同時に、前記第2
絶縁膜およびその下層の前記第1絶縁膜をエッチングす
ることにより、前記周辺回路のMISFETの上部に、
前記MISFETと配線とを接続する第3コンタクトホ
ールを形成する工程、を含んでいる。
記(6)において、第1スルーホールが形成される領域
の前記第1コンタクトホールの径を前記第1スルーホー
ルの径よりも大きくする。
記(7)において、第1コンタクトホールのマスクパタ
ーンにドグボーンを形成することによって、前記第1コ
ンタクトホールの径を前記第1スルーホールの径よりも
大きくする。
記(6)の(b)工程で形成した前記第1コンタクトホ
ールおよび前記第2コンタクトホールの内部に多結晶シ
リコン膜を埋め込んでプラグを形成する。
以下の工程を含んでいる。
DRAMのメモリセルを構成するメモリセル選択用MI
SFETを形成し、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路を構成するMISFETを
形成する工程、(b)前記メモリセル選択用MISFE
Tおよび前記周辺回路のMISFETのそれぞれの上部
に第1絶縁膜を形成した後、前記第1絶縁膜をエッチン
グすることにより、前記メモリセル選択用MISFET
のソース、ドレインの一方の上部に第1コンタクトホー
ルを形成し、他方の上部に第2コンタクトホールを形成
する工程、(c)前記第1絶縁膜の上部に第2絶縁膜を
形成した後、前記第2絶縁膜の上部にエッチングストッ
パ膜を堆積する工程、(d)前記エッチングストッパ膜
をエッチングすることにより、前記第1コンタクトホー
ルの上部の前記エッチングストッパ膜に第1開孔を形成
すると同時に、前記周辺回路のMISFETの上部の前
記エッチングストッパ膜に第2開孔を形成する工程、
(e)前記第1開孔および前記第2開孔のそれぞれの側
壁にサイドウォールスペーサを形成した後、前記エッチ
ングストッパ膜および前記サイドウォールスペーサをマ
スクにして前記第1開孔の下部の前記第2絶縁膜をエッ
チングすることにより、前記第1コンタクトホールの上
部に、前記第1コンタクトホールとビット線とを接続す
る第1スルーホールを形成すると同時に、前記エッチン
グストッパ膜および前記サイドウォールスペーサをマス
クにして前記第2開孔の底部の前記第2絶縁膜およびそ
の下層の前記第1絶縁膜をエッチングすることにより、
前記周辺回路のMISFETの上部に、前記MISFE
Tと配線とを接続する第3コンタクトホールを形成する
工程。
前記(10)において、側壁にサイドウォールスペーサ
が形成された前記第1開孔の径を、その下部の前記第1
コンタクトホールの径よりも小さくする。
前記(11)において、側壁にサイドウォールスペーサ
が形成された前記第1開孔の径を、リソグラフィの解像
限界で決まる最小加工寸法以下にする。
以下の工程を含んでいる。
DRAMのメモリセルを構成するメモリセル選択用MI
SFETを形成し、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路を構成するMISFETを
形成する工程、(b)前記メモリセル選択用MISFE
Tおよび前記周辺回路のMISFETのそれぞれの上部
に第1絶縁膜を形成した後、前記第1絶縁膜をエッチン
グすることにより、前記メモリセル選択用MISFET
のソース、ドレインの一方の上部に第1コンタクトホー
ルを形成する工程、(c)前記第1絶縁膜の上部に第2
絶縁膜を形成した後、前記第2絶縁膜をエッチングする
ことにより、前記第1コンタクトホールの上部に前記第
1コンタクトホールとビット線とを接続する第1スルー
ホールを形成すると同時に、前記第2絶縁膜およびその
下層の前記第1絶縁膜をエッチングすることにより、前
記周辺回路のMISFETの上部に前記MISFETと
配線とを接続する第3コンタクトホールを形成する工
程、(d)前記第2絶縁膜の上部にビット線を形成した
後、前記ビット線の上部に第3絶縁膜を形成する工程、
(e)前記第3絶縁膜の上部にエッチングストッパ膜を
堆積した後、前記エッチングストッパ膜をエッチングす
ることにより、前記メモリセル選択用MISFETのソ
ース、ドレインの他方の上部の前記エッチングストッパ
膜に第3開孔を形成する工程、(f)前記第3開孔の側
壁にサイドウォールスペーサを形成した後、前記エッチ
ングストッパ膜および前記サイドウォールスペーサをマ
スクにして前記第3開孔の下部の前記第3絶縁膜、前記
第2絶縁膜および前記第1絶縁膜をエッチングすること
により、前記メモリセル選択用MISFETのソース、
ドレインの他方の上部に前記ソース、ドレインの他方と
情報蓄積用容量素子とを接続する第4コンタクトホール
を形成する工程、を含むことを特徴とする半導体集積回
路装置の製造方法。
前記(13)において、前記第1スルーホールが形成さ
れる領域の前記第1コンタクトホールの径を、前記第1
スルーホールの径よりも大きくする。
前記(14)において、フォトマスクに形成される前記
第1コンタクトホールのパターンにドグボーンを形成す
ることによって、前記第1コンタクトホールの径を、前
記第1スルーホールの径よりも大きくするこ。
前記(13)において、側壁にサイドウォールスペーサ
が形成された前記第3開孔の径を、リソグラフィの解像
限界で決まる最小加工寸法以下にする。
以下の工程を含んでいる。
DRAMのメモリセルを構成するメモリセル選択用MI
SFETを形成し、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路を構成するMISFETを
形成する工程、(b)前記メモリセル選択用MISFE
Tおよび前記周辺回路のMISFETのそれぞれの上部
に第1絶縁膜を形成した後、前記第1絶縁膜の上部に前
記第1絶縁膜とはエッチング速度が異なるエッチングス
トッパ膜を形成する工程、(c)前記第1および第2領
域の前記エッチングストッパ膜の上部に、後の工程で形
成される情報蓄積用容量素子の高さに相当する膜厚の第
2絶縁膜を形成した後、前記第1領域の第2絶縁膜をエ
ッチングして凹溝を形成する工程、(d)前記凹溝の内
部を含む前記第2絶縁膜の上部に情報蓄積用容量素子の
下部電極を構成する第1導体膜を形成する工程、(e)
前記凹溝の内部を含む前記第1導体膜の上部に第3絶縁
膜を堆積した後、前記凹溝の内部以外の領域の前記第3
絶縁膜を除去する工程、(f)前記凹溝の内部以外の領
域の前記第1導体膜を除去した後、前記凹溝の内部に残
った前記第3絶縁膜と、凹溝と凹溝との隙間に残った前
記第2絶縁膜とをエッチングして除去することにより、
前記第1導体膜からなる情報蓄積用容量素子の下部電極
を形成する工程、(g)前記下部電極の上部に前記情報
蓄積用容量素子の容量絶縁膜を構成する誘電体膜を堆積
し、次いで前記誘電体膜の上部に前記情報蓄積用容量素
子の上部電極を構成する第2導体膜を堆積した後、前記
第2導体膜および前記誘電体膜をパターニングして情報
蓄積用容量素子を形成する工程。
前記(17)において、前記エッチングストッパ膜が窒
化シリコン系の絶縁膜からなり、前記第1、第2および
第3絶縁膜が酸化シリコン系の絶縁膜からなる。
以下の工程を含んでいる。
DRAMのメモリセルを構成するメモリセル選択用MI
SFETを形成し、前記半導体基板の主面上の第2領域
に、前記DRAMの周辺回路を構成するMISFETを
形成する工程、(b)前記メモリセル選択用MISFE
Tおよび前記辺回路のMISFETのそれぞれの上部
に、後の工程で形成される情報蓄積用容量素子の高さに
相当する膜厚の第1絶縁膜を形成した後、前記第1領域
の第1絶縁膜をエッチングして凹溝を形成すると共に、
前記半導体基板の主面上の第3領域の第1絶縁膜を開孔
して前記凹溝よりも面積が大きい第2の凹溝を形成する
工程、(c)前記凹溝および前記第2の凹溝のそれぞれ
の内部を含む前記第1絶縁膜の上部に情報蓄積用容量素
子の下部電極を構成する第1導体膜を形成する工程、
(d)前記凹溝および前記第2の凹溝を埋め込むように
第2絶縁膜を堆積した後、前記第2の凹溝が形成された
第3領域の表面を第1のフォトレジスト膜で覆い、前記
第1領域に形成された前記凹溝の外部の前記第2絶縁膜
と前記第1導体膜とをエッチングして除去する工程、
(e)前記第1のフォトレジスト膜を除去した後、前記
凹溝および前記第2の凹溝のそれぞれの内部の前記第2
絶縁膜と、前記凹溝の外部の前記第1絶縁膜とをエッチ
ングして除去することにより、前記第1領域に前記第1
導体膜で構成された情報蓄積用容量素子の下部電極を形
成する工程、(f)前記第1領域を覆う第2のフォトレ
ジスト膜をマスクにして前記第2領域の前記第1導体膜
をエッチングして除去する工程、(g)前記下部電極の
上部に前記情報蓄積用容量素子の容量絶縁膜を構成する
誘電体膜を形成した後、前記誘電体膜の上部に前記情報
蓄積用容量素子の上部電極を構成する第2導体膜を形成
する工程、(h)前記第2導体膜および前記誘電体膜を
パターニングすることにより、前記第1領域に情報蓄積
用容量素子を形成する工程。
前記(19)において、(f)工程で第2のフォトレジ
スト膜をマスクにして前記第2領域の前記第1導体膜を
エッチングして除去する際、前記第2のフォトレジスト
膜をマスクにして前記第3領域に形成された前記第2凹
溝の周囲の前記第1導体膜をエッチングして除去する。
前記(19)において、前記第2凹溝が形成される第3
領域が、アライメントマーク形成領域またはTEGパタ
ーン形成領域である。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
DRAMを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ1
Aの主面には、X方向(半導体チップ1Aの長辺方向)
およびY方向(半導体チップ1Aの短辺方向)に沿って
多数のメモリアレイMARYがマトリクス状に配置され
ている。X方向に沿って互いに隣接するメモリアレイM
ARYの間にはセンスアンプSAが配置されている。半
導体チップ1Aの主面の中央部には、ワードドライバW
D、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
る。図示のように、このDRAMのメモリアレイ(MA
RY)は、マトリクス状に配置された複数のワード線W
L(WLn-1 、WLn 、WLn+1 …)と複数のビット線
BLおよびそれらの交点に配置された複数のメモリセル
(MC)によって構成されている。1ビットの情報を記
憶する1個のメモリセルは、1個の情報蓄積用容量素子
Cとこれに直列に接続された1個のメモリセル選択用M
ISFETQsとで構成されている。メモリセル選択用
MISFETQsのソース、ドレインの一方は、情報蓄
積用容量素子Cと電気的に接続され、他方はビット線B
Lと電気的に接続されている。ワード線WLの一端は、
ワードドライバWDに接続され、ビット線BLの一端
は、センスアンプSAに接続されている。
を図3〜図21を用いて工程順に説明する。なお、図1
2を除く各図において、左側はメモリセル約2ビット分
の断面図、右側は周辺回路のnチャネル型MISFET
とpチャネル型MISFETの断面図をそれぞれ示して
いる。
10Ωcm程度の単結晶シリコンからなる半導体基板1を
用意し、その主面の素子分離領域に素子分離溝6を形成
する。素子分離溝6は、半導体基板1の表面をエッチン
グして深さ300〜400nm程度の溝を形成し、次いで
この溝の内部を含む半導体基板1上にCVD法で酸化シ
リコン膜5を堆積した後、この酸化シリコン膜5を化学
的機械研磨(ChemicalMechanical Polishing; CMP)
法でポリッシュバックして形成する。酸化シリコン膜5
は、その表面が活性領域の表面とほぼ同じ高さになるよ
うに平坦化する。
成する領域(メモリアレイ)の半導体基板1にn型不純
物、例えばP(リン)をイオン打ち込みしてn型半導体
領域3を形成した後、メモリアレイと周辺回路の一部
(nチャネル型MISFETQnを形成する領域)とに
p型不純物、例えばB(ホウ素)をイオン打ち込みして
p型ウエル2を形成し、周辺回路の他の一部(pチャネ
ル型MISFETQpを形成する領域)にn型不純物、
例えばP(リン)をイオン打ち込みしてn型ウエル4を
形成する。n型半導体領域3は、半導体基板1の他の領
域に形成された入出力回路などからメモリアレイにノイ
ズが侵入するのを防ぐ目的でメモリアレイのp型ウエル
2と半導体基板1との間に形成する。
整するための不純物、例えばBF2(フッ化ホウ素)
)をp型ウエル2およびn型ウエル4にイオン打ち込
みし、次いでp型ウエル2およびn型ウエル4のそれぞ
れの表面をHF(フッ酸)系の洗浄液で洗浄した後、半
導体基板1をウェット酸化してp型ウエル2およびn型
ウエル4のそれぞれの表面に膜厚7nm程度の清浄なゲー
ト酸化膜7を形成する。
の上部にゲート電極8A(ワード線WL)およびゲート
電極8B、8Cを形成する。ゲート電極8A(ワード線
WL)およびゲート電極8B、8Cは、例えばP(リ
ン)などのn型不純物をドープした膜厚70nm程度の多
結晶シリコン膜を半導体基板1上にCVD法で堆積し、
次いでその上部に膜厚50nm程度のWN(タングステン
ナイトライド)膜と膜厚100nm程度のW膜とをスパッ
タリング法で堆積し、さらにその上部に膜厚200nm程
度の窒化シリコン膜12をCVD法で堆積した後、フォ
トレジスト膜をマスクにしてこれらの膜をパターニング
することにより形成する。WN膜は、高温熱処理時にW
膜と多結晶シリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止するバリア層とし
て機能する。バリア層には、WN膜高融点金属窒化膜、
例えばTiN(チタンナイトライド)膜を使用すること
もできる。高融点金属膜と多結晶シリコン膜とを主体と
して構成されるポリメタル構造のゲート電極8A(ワー
ド線WL)は、多結晶シリコン膜やポリサイド膜(高融
点金属シリサイド膜と多結晶シリコン膜との積層膜)で
構成されたゲート電極に比べて電気抵抗が低いので、ワ
ード線の信号遅延を低減することができる。メモリセル
選択用MISFETQsのゲート電極8A(ワード線W
L)は、例えば波長248nmのKrFエキシマレーザを
光源に用いた露光技術と位相シフト技術とを用い、幅と
スペースがそれぞれ0. 22μm程度となるように形成
する。
p型不純物、例えばB(ホウ素)をイオン打ち込みして
ゲート電極8Cの両側のn型ウエル4にp- 型半導体領
域15を形成する。また、p型ウエル2にn型不純物、
例えばP(リン)をイオン打ち込みしてゲート電極8A
の両側のp型ウエル2にn- 型半導体領域9aを形成
し、ゲート電極8Bの両側のp型ウエル2にn- 型半導
体領域14を形成する。ここまでの工程により、nチャ
ネル型で構成されたメモリセル選択用MISFETQs
が略完成する。
にCVD法で膜厚50nm程度の窒化シリコン膜13を堆
積した後、メモリアレイの窒化シリコン膜13をフォト
レジスト膜で覆い、周辺回路の窒化シリコン膜13を異
方性エッチングすることにより、周辺回路のゲート電極
8B、8Cの側壁にサイドウォールスペーサ13sを形
成する。このエッチングは、素子分離溝6に埋め込まれ
た酸化シリコン膜5およびゲート酸化膜7の削れ量を最
少とするために、窒化シリコン膜13を高い選択比でエ
ッチングするガスを使用して行う。また、ゲート電極8
B、8C上の窒化シリコン膜12の削れ量を最少とする
ために、オーバーエッチング量を必要最小限に留めるよ
うにする。
ウエル4にp型不純物、例えばB(ホウ素)をイオン打
ち込みしてpチャネル型MISFETQpのp+ 型半導
体領域11(ソース、ドレイン)を形成し、周辺回路の
p型ウエル2にn型不純物、例えばAs(ヒ素)をイオ
ン打ち込みしてnチャネル型MISFETQnのn+型
半導体領域10(ソース、ドレイン)を形成する。ここ
までの工程により、LDD(Lightly Doped Drain) 構造
を有するpチャネル型MISFETQpおよびnチャネ
ル型MISFETQnが略完成する。
に膜厚300nm程度のSOG膜16をスピン塗布し、水
蒸気を含む400℃程度の酸素雰囲気中でベーク処理を
行った後、さらに800℃、1分程度の熱処理を行って
このSOG膜16をデンシファイ(緻密化)する。SO
G膜16には、例えばポリシラザン系の無機SOGを使
用する。
フロー膜に比べてリフロー性が高く、微細なスペースの
ギャップフィル性に優れているので、フォトリソグラフ
ィの解像限界程度まで微細化されたゲート電極8A(ワ
ード線WL)のスペースに埋め込んでもボイドが生じる
ことがない。また、SOG膜16は、BPSG膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるので、メモリセル選択用MISF
ETQsのソース、ドレインや周辺回路のMISFET
(nチャネル型MISFETQn、pチャネル型MIS
FETQp)のソース、ドレインに打ち込まれた不純物
の熱拡散を抑制して浅接合化を図ることができ、さらに
熱処理時にゲート電極8A(ワード線WL)およびゲー
ト電極8B、8Cを構成するメタル(W膜)が酸化する
のを抑制できるので、メモリセル選択用MISFETQ
sおよび周辺回路のMISFETの高性能化を実現する
ことができる。
の上部に膜厚600nm程度の酸化シリコン膜17を堆積
し、次いでこの酸化シリコン膜17をCMP法で研磨し
てその表面を平坦化した後、その上部に膜厚100nm程
度の酸化シリコン膜18を堆積する。上層の酸化シリコ
ン膜18は、CMP法で研磨されたときに生じた下層の
酸化シリコン膜17の表面の微細な傷を補修するために
堆積する。
ト膜27をマスクにしたドライエッチングでメモリセル
選択用MISFETQsのn- 型半導体領域9a(ソー
ス、ドレイン)の上部の酸化シリコン膜18、17を除
去し、次いで窒化シリコン膜13とその下層の薄いゲー
ト酸化膜7を除去することにより、n- 型半導体領域9
aの一方の上部にコンタクトホール19を形成し、他方
の上部にコンタクトホール20を形成する。コンタクト
ホール19は、メモリセル選択用MISFETQsとビ
ット線とを接続するための導体膜(多結晶シリコン膜)
を埋め込むために形成し、コンタクトホール20は、メ
モリセル選択用MISFETQsと情報蓄積用容量素子
の一方の電極とを接続するための導体膜(多結晶シリコ
ン膜)を埋め込むために形成する。
は、下層の窒化シリコン膜13が除去されるのを防ぐた
めに、酸化シリコン膜17を高い選択比でエッチングす
るガスを使用して行う。また、窒化シリコン膜13のエ
ッチングは、半導体基板1や素子分離溝6の削れ量を最
小とするために、窒化シリコン膜13を高い選択比でエ
ッチングするガスを使用して行う。さらに、このエッチ
ングは、窒化シリコン膜13を異方的にエッチングする
ような条件で行い、ゲート電極8A(ワード線WL)の
側壁に窒化シリコン膜13を残すようにする。これによ
り、底部の径がフォトリソグラフィの解像限界以下の微
細なコンタクトホール19、20がゲート電極8A(ワ
ード線WL)のスペースに対して自己整合で形成され
る。
0は、X方向(ビット線BLが延在する方向)の径とY
方向(ワード線WLが延在する方向)の径がほぼ等しく
(0. 24μm程度)なるように形成する。一方、コン
タクトホール19(2個のメモリセル選択用MISFE
TQsによって共有されたn- 型半導体領域9a上のコ
ンタクトホール)は、Y方向の径がX方向の径よりも大
きい略長方形の平面パターンで構成し、Y方向に隣接す
る活性領域(L)の間の素子分離領域でビット線BLと
接続する。また、コンタクトホール19の素子分離溝6
上に延在した領域には、後の工程でこの領域に形成され
るスルーホール22(ビット線BLとコンタクトホール
19とを接続するスルーホール)とのマスク合わせ余裕
を確保するために、ドグボーンを設けることによってX
およびY方向の径をコンタクトホール20のそれよりも
大きくする(0. 3μm程度)。さらに、ビット線BL
とワード線WLとの間の寄生容量を低減するために、コ
ンタクトホールのX方向の大きさは、活性領域上で素子
分離領域上よりも小さくする。なお、リソグラフィの解
像能力から、ドグボーンを形成することが困難な場合に
は、ドライエッチングおよびその後のウェット洗浄での
削れによる寸法シフトを利用して径を大きくする。
後、フッ酸系のエッチング液(例えばフッ酸+フッ化ア
ンモニウム混液)を使って、コンタクトホール19、2
0の底部に露出した半導体基板1の表面を洗浄し、ドラ
イエッチング残渣やフォトレジスト残渣などを除去す
る。このときコンタクトホール19、20の側壁に露出
したSOG膜16もエッチング液に曝されるが、800
℃程度の高温でデンシファイ(緻密化)したSOG膜1
6は、この処理を行わないSOG膜に比べてフッ酸系の
エッチング液に対する耐性が高いので、このウェットエ
ッチング処理によってコンタクトホール19、20の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール19、20の内部に埋
め込まれるプラグ21同士のショートを確実に防止する
ことができる。
形成した後、このコンタクトホール19、20を通じて
p型ウエル2にn型不純物(例えばリン)をイオン打ち
込みすることによって、メモリセル選択用MISFET
Qsのソース、ドレインよりも深い領域のp型ウエル2
にn型半導体層を形成してもよい。このn型半導体層
は、ソース、ドレインの端部に集中する電界を緩和する
効果があるので、ソース、ドレインの端部のリーク電流
を低減してメモリセルのリフレッシュ特性を向上させる
ことができる。
ール19、20の内部にプラグ21を形成する。プラグ
21は、コンタクトホール19、20の内部を含む酸化
シリコン膜18の上部にn型不純物(例えばAs(ヒ
素))をドープした膜厚300nm程度の多結晶シリコン
膜をCVD法で堆積した後、この多結晶シリコン膜をC
MP法で研磨(またはエッチバック)してコンタクトホ
ール19、20の内部に残すことにより形成する。
ン膜18の上部に膜厚200nm程度の酸化シリコン膜2
8をCVD法で堆積した後、窒素ガス雰囲気中で800
℃、1分程度の熱処理を行う。この熱処理によって、プ
ラグ21を構成する多結晶シリコン膜中のn型不純物が
コンタクトホール19、20の底部から半導体基板1の
表面、すなわちp型ウエル2の表面に拡散し、低抵抗の
n型半導体領域(ソース、ドレイン)9が形成される。
ト膜29をマスクにしたドライエッチングでコンタクト
ホール19の上部の酸化シリコン膜28を除去し、ビッ
ト線が接続されるプラグ(導体層)21の一部を露出さ
せることによって、直径0.24μm程度のスルーホー
ル22を形成する。また、このとき同時に周辺回路の酸
化シリコン膜28、18、17、SOG膜16およびゲ
ート酸化膜7を除去することによって、nチャネル型M
ISFETQnのn+ 型半導体領域10(ソース、ドレ
イン)の上部にコンタクトホール30、31を形成し、
pチャネル型MISFETQpのp+ 型半導体領域11
(ソース、ドレイン)の上部にコンタクトホール32、
33を形成する。さらに、pチャネル型MISFETQ
pのゲート電極8Cの上部にコンタクトホール34を形
成し、nチャネル型MISFETQnのゲート電極8B
の上部に図示しないコンタクトホールを形成する。
は、その上部に形成されるスルーホール22を形成する
ためのフォトマスクの合わせ余裕を確保するために、ド
グボーンを設けてその径を大きくしてある。つまり、ス
ルーホール22は、ビット線を接続するためのプラグ2
1上からずれないので、コンタクトホール19の周囲の
絶縁膜が削られることはない。これにより、アスペクト
比が大きい(すなわち深い)周辺回路のコンタクトホー
ル30〜34と、コンタクトホール19の上部のアスペ
クト比が小さい(すなわち浅い)スルーホール22とを
同時に開孔することが可能となるので、スルーホール2
2とコンタクトホール30〜34とを別工程で形成する
場合に比べてフォトマスクを1枚減らすことができる。
ール30〜34の内部とスルーホール22の内部とを含
む酸化シリコン膜28の上部に膜厚40nm程度のTi膜
36を堆積する。Ti膜36は、アスペクト比が大きい
コンタクトホール30〜34の底部でも10nm程度以上
の膜厚を確保できるよう、コリメーションスパッタなど
の高指向性スパッタリング法を用いて堆積する。
く、Ar(アルゴン)ガス雰囲気中で650℃、30秒
程度の熱処理を行い、さらに窒素ガス雰囲気中で750
℃、1分程度の熱処理を行う。この熱処理によって図1
7に示すように、コンタクトホール30〜33の底部の
Si基板とTi膜36とが反応し、nチャネル型MIS
FETQnのn+ 型半導体領域10(ソース、ドレイ
ン)の表面とpチャネル型MISFETQpのp+ 型半
導体領域11(ソース、ドレイン)の表面とに膜厚10
nm程度のTiSi2 (チタンシリサイド)層37が形成
される。また、上記窒素ガス雰囲気中での熱処理によっ
て、コンタクトホール30〜34の側壁に堆積した薄い
Ti膜36の表面が窒化され、Siと反応し難い安定な
膜となる。
のTi膜36の表面も窒化されるが、表面以外の部分は
窒化されずに未反応のまま残る。また、スルーホール2
2の底部のプラグ21の表面には、プラグ21を構成す
る多結晶シリコン膜とTi膜36との反応によってTi
Si2 層37が形成される。
Si2 層37を形成することにより、次の工程でコンタ
クトホール30〜33の内部に形成されるプラグ35
と、周辺回路のMISFETのソース、ドレイン(n+
型半導体領域10、p+ 型半導体領域11)とが接触す
る部分のコンタクト抵抗を1kΩ以下まで低減すること
ができるので、センスアンプSAやワードドライバWD
などの周辺回路の高速動作が可能となる。コンタクトホ
ール30〜33の底部のシリサイド層は、TiSi2 以
外の高融点金属シリサイド、例えばCoSi2 (コバル
トシリサイド)、TaSi2 (タンタルシリサイド)、
MoSi2 (モリブデンシリサイド)などで構成するこ
ともできる。
上部に膜厚30nm程度のTiN膜40をCVD法で堆積
する。CVD法は、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール30〜34の底部に平坦部と同程度の膜厚のT
iN膜40を堆積することができる。続いて、六フッ化
タングステン(WF6 )、水素およびモノシラン(Si
H4 )をソースガスに用いたCVD法でTiN膜40の
上部に膜厚300nm程度の厚いW膜41を堆積し、コン
タクトホール30〜34およびスルーホール22のそれ
ぞれの内部をW膜41で完全に埋め込む。
いて酸化シリコン膜28の上部のW膜41、TiN膜4
0およびTi膜36を除去(ポリッシュバック)するこ
とにより、コンタクトホール30〜34およびスルーホ
ール22のそれぞれの内部に上記W膜41、TiN膜4
0およびTi膜36で構成されたプラグ35を形成す
る。このプラグ35は、酸化シリコン膜28の上部のW
膜41、TiN膜40およびTi膜36をドライエッチ
ングで除去(エッチバック)することによって形成して
もよい。
41を主体として構成されているために抵抗が低いと共
に耐熱性が高い。また、W膜41の下層に形成されたT
iN膜40は、W膜41をCVD法で堆積する際に六フ
ッ化タングステンとSiとが反応して欠陥( エンクロー
チメントやワームホール) が発生するのを防止するバリ
ア層として機能すると共に、後の高温熱処理工程でW膜
41とSi基板とが反応(シリサイド化反応)するのを
防止するバリア層として機能する。このバリア層には、
TiN以外の高融点金属窒化物(例えばWN膜)などを
使用することもできる。
N膜40を主体として構成してもよい。すなわち、コン
タクトホール30〜34およびスルーホール22のそれ
ぞれの内部に厚い膜厚のTiN膜40を埋め込んでプラ
グ35を形成してもよい。この場合は、W膜41を主体
として構成した場合に比べてプラグ35の抵抗が幾分高
くなるが、次の工程で酸化シリコン膜28の上部に堆積
するW膜42をドライエッチングしてビット線BLと周
辺回路の第1層目の配線23〜26とを形成する際にT
iN膜40がエッチングストッパとなるので、配線23
〜26とコンタクトホール30〜34の合わせずれマー
ジンが格段に向上し、配線23〜26のレイアウトの自
由度が大幅に向上する。
膜28の上部に膜厚100nm程度のW膜42をスパッタ
リング法で堆積した後、図21に示すように、W膜42
の上部に形成したフォトレジスト膜43をマスクにして
W膜42をドライエッチングすることにより、ビット線
BLおよび周辺回路の第1層目の配線23〜26を形成
する。ビット線BLおよび配線23〜26は、CVD法
で堆積したW膜や、W膜とTiN膜との積層膜を使って
形成してもよい。
その下部のコンタクトホール19の内部のプラグ35、
21を通じてメモリセル選択用MISFETQsのソー
ス、ドレインの一方(2個のメモリセル選択用MISF
ETQsによって共有されたn型半導体領域9)と電気
的に接続される。配線23〜26は、酸化シリコン膜2
8、18、17およびSOG膜16に形成されたコンタ
クトホール30〜34の内部のプラグ35を通じて周辺
回路のMISFET(nチャネル型MISFETQn、
pチャネル型MISFETQp)と電気的に接続され
る。
BLを形成するときは、フォトレジスト膜43のビット
線パターン43aの幅をフォトリソグラフィの解像限界
で決まる最小加工寸法またはそれよりも微細な寸法で形
成する。ビット線BLの幅を微細な寸法で構成すること
により、ビット線の寄生容量を低減することができるの
で、動作速度の向上したDRAMを実現することができ
る。また、ビット線BLの幅を細くすることにより、そ
の分、ビット線BLのスペースを広くすることができる
ので、後の工程でビット線BLのスペース領域に形成さ
れるスルーホール(情報蓄積用容量素子Cとコンタクト
ホール20とを接続するスルーホール)とビット線BL
とのマスク合わせ余裕を十分に確保することができる。
さらに、ビット線BLを金属(W)で構成することによ
り、そのシート抵抗を2Ω/□程度にまで低減できるの
で、情報の読み出し、書き込みを高速で行うことができ
る。また、ビット線BLと後述する周辺回路の配線23
〜26とを同一の工程で同時に形成することができるの
で、DRAMの製造工程を簡略化することができる。ま
た、ビット線BLを耐熱性およびエレクトロマイグレー
ション耐性の高い金属(W)で構成することにより、ビ
ット線BLの幅をフォトリソグラフィの解像限界以下ま
で微細化した場合でも、断線を確実に防止することがで
きる。
したコンタクトホール19の上部のスルーホール22と
周辺回路のコンタクトホール30〜34とを同時に形成
する際に、前記実施の形態1よりも径の小さいスルーホ
ール22を形成する方法を説明する。
ISFETQsを形成し、周辺回路にnチャネル型MI
SFETQnおよびpチャネル型MISFETQpを形
成した後、図22に示すように、それらの上部にSOG
膜16、酸化シリコン膜17および酸化シリコン膜18
を順次堆積する。ここまでの工程は、前記実施の形態1
の図10までの工程と同じである。
ト膜をマスクにしたドライエッチングでメモリセル選択
用MISFETQsのn- 型半導体領域(ソース、ドレ
イン)9aの上部の酸化シリコン膜18、17を除去
し、次いで窒化シリコン膜13とその下層の薄いゲート
酸化膜7を除去することにより、n- 型半導体領域(ソ
ース、ドレイン)9aの一方の上部にコンタクトホール
19を形成し、他方の上部にコンタクトホール20を形
成する。このとき、本実施の形態ではコンタクトホール
19にドグボーンを設けない。すなわち、コンタクトホ
ール19のX方向(ビット線BLが延在する方向)の径
を、コンタクトホール20のX方向の径と同じく、最小
加工寸法と同程度(0. 24μm程度)にする。なお、
Y方向の径は、前記実施の形態1と同じである。
ール19、20の内部に前記実施の形態1と同じ方法で
プラグ21を形成し、次いで酸化シリコン膜18の上部
にCVD法で酸化シリコン膜28を堆積した後、半導体
基板1を熱処理してコンタクトホール19、20の底部
に低抵抗のn型半導体領域(ソース、ドレイン)9を形
成する。
膜28の上部に膜厚200nm程度の多結晶シリコン膜4
4をCVD法で堆積した後、フォトレジスト膜をマスク
にしてこの多結晶シリコン膜44をドライエッチングす
ることにより、コンタクトホール19の上方にスルーホ
ール45を形成する。このスルーホール45は、その直
径が最小加工寸法と同程度(例えば0. 24μm)とな
るように形成する。また、このとき同時に、周辺回路の
nチャネル型MISFETQnのn+ 型半導体領域10
(ソース、ドレイン)の上方にスルーホール46、47
を形成し、pチャネル型MISFETQpのp+ 型半導
体領域11(ソース、ドレイン)の上方にスルーホール
48、49を形成する。さらに、pチャネル型MISF
ETQpのゲート電極8Cの上方にスルーホール50を
形成し、nチャネル型MISFETQnのゲート電極8
Bの上方に図示しないスルーホールを形成する。
45〜50の側壁に多結晶シリコン膜で構成されたサイ
ドウォールスペーサ51を形成する。サイドウォールス
ペーサ51は、スルーホール45〜50の内部を含む多
結晶シリコン膜44の上部に膜厚60nm程度の薄い第2
の多結晶シリコン膜(図示せず)をCVD法で堆積した
後、この多結晶シリコン膜を異方性エッチングしてスル
ーホール45〜50の側壁に残すことにより形成する。
このサイドウォールスペーサ51を形成することによ
り、スルーホール45〜50の径が最小加工寸法よりも
微細になる。
ン膜44とサイドウォールスペーサ51とをマスクにし
たドライエッチングでコンタクトホール19の上部の酸
化シリコン膜28を除去することによって、最小加工寸
法よりも微細な径のスルーホール22を形成する。ま
た、このとき同時に周辺回路の酸化シリコン膜28、1
8、17、SOG膜16を除去することによって、nチ
ャネル型MISFETQnのn+ 型半導体領域10(ソ
ース、ドレイン)の上部にコンタクトホール30、31
を形成し、pチャネル型MISFETQpのp+ 型半導
体領域11(ソース、ドレイン)の上部にコンタクトホ
ール32、33を形成する。さらに、pチャネル型MI
SFETQpのゲート電極8Cの上部にコンタクトホー
ル34を形成し、nチャネル型MISFETQnのゲー
ト電極8Bの上部に図示しないコンタクトホールを形成
する。
法程度のコンタクトホール19の上部にそれよりも微細
な径のスルーホール22を形成するので、スルーホール
22を形成する際にコンタクトホール19の周囲の絶縁
膜が削られることはない。これにより、アスペクト比が
大きい周辺回路のコンタクトホール30〜34を開孔す
る工程で、コンタクトホール19の上部の浅いスルーホ
ール22を同時に開孔することが可能となるので、スル
ーホール22とコンタクトホール30〜34とを別工程
で形成する場合に比べてフォトマスクを1枚減らすこと
ができる。
ホール19にドグボーンを形成してその径を大きくする
ので、隣接するコンタクトホール20とのスペースが狭
くなり、メモリセルを微細化したときにコンタクトホー
ル19、20内のプラグ21同士がショートする危険が
高くなる。本実施の形態では、これとは逆にコンタクト
ホール19の径を小さくするので微細化に有利である。
ただし、前記実施の形態1の方法は、酸化シリコン膜2
8の上部に多結晶シリコン膜44を堆積したり、サイド
ウォールスペーサ51を形成したりする必要がないの
で、本実施の形態の方法に比べて工程が簡略になる。
ォールスペーサ51とをエッチバックで除去した後、図
28に示すように、スルーホール22の内部と周辺回路
のコンタクトホール30〜34の内部とにプラグ35を
形成し、さらに酸化シリコン膜28の上部にビット線B
Lと周辺回路の配線23〜26とを形成する。プラグ3
5、ビット線BLおよび配線23〜26は、前記実施の
形態1と同じ方法で形成する。なお、本実施の形態の製
造方法では、周辺回路のコンタクトホール30〜34の
径が前記実施の形態1に比べて小さくなるのでコンタク
ト抵抗が増大する。これを防ぐためには、前記図26に
示した多結晶シリコン膜44に形成されるスルーホール
46〜50の径をスルーホール45の径よりも大きくす
ればよい。
ト線BLおよび周辺回路の第1層目の配線23〜26を
形成した以降の製造プロセスを説明する。ビット線BL
および配線23〜26を形成するまでのプロセスは、前
記実施の形態1または実施の形態2と同じでもよく、ス
ルーホール22とコンタクトホール30〜34とを別工
程で形成するプロセスでもよい。
と第1層目の配線23〜26のそれぞれの上部に膜厚1
00nm程度の酸化シリコン膜38を堆積し、続いて酸化
シリコン膜38の上部に膜厚250nm程度のSOG膜3
9をスピン塗布した後、水蒸気を含む400℃程度の酸
素雰囲気中でベーク処理を行い、さらに800℃、1分
程度の熱処理を行ってデンシファイ(緻密化)すること
により、SOG膜39の表面を平坦化する。
OG膜39でビット線上を平坦化したが、ビット線BL
と第1層目の配線23〜26による段差が小さい場合に
は、SOG膜39を使用せずに酸化シリコン膜38を厚
く堆積するだけで平坦化を図ることもできる。他方、ビ
ット線BLと配線23〜26の密度差が大きく、SOG
膜39だけでは十分な平坦性が得られないような場合に
は、SOG膜39の表面をCMP法で研磨し、さらにそ
の上部にSOG膜39の表面の微細な研磨傷を補修する
ための酸化シリコン膜を堆積してもよい。また、SOG
膜39をデンシファイする温度をあまり高くできないよ
うな場合には、その耐湿性の低下を補うために、その上
部にさらに酸化シリコン膜を堆積してもよい。
の上部に膜厚200nm程度の多結晶シリコン膜70をC
VD法で堆積した後、フォトレジスト膜(図示せず)を
マスクにしてこの多結晶シリコン膜70をドライエッチ
ングすることにより、コンタクトホール20の上方にス
ルーホール71を形成する。このスルーホール71は、
その径が最小加工寸法と同程度(例えば0. 24μm)
となるように形成する。
71の側壁に多結晶シリコン膜で構成されたサイドウォ
ールスペーサ72を形成する。サイドウォールスペーサ
72は、スルーホール71の内部を含む多結晶シリコン
膜70の上部に膜厚60nm程度の薄い第2の多結晶シリ
コン膜(図示せず)をCVD法で堆積した後、この多結
晶シリコン膜を異方性エッチングしてスルーホール71
の側壁に残すことにより形成する。このサイドウォール
スペーサ72を形成することにより、スルーホール71
の内径が最小加工寸法よりも微細(例えば0. 14μ
m)になる。
ン膜70とサイドウォールスペーサ72とをマスクにし
て下層の絶縁膜(SOG膜39、酸化シリコン膜38、
28)をドライエッチングすることにより、ビット線B
Lとこれに隣接するビット線BLとのスペース領域を通
ってコンタクトホール20に達するスルーホール52を
形成する。
微細な径を有するスルーホール71をマスクにして形成
されるので、その径は最小加工寸法よりも微細になる。
これにより、ビット線BLのスペース領域とスルーホー
ル52との合わせマージンを十分に確保することができ
るので、次の工程でスルーホール52の内部に埋め込ま
れるプラグがビット線BLまたはその下部のプラグ35
とショートすることはない。
晶シリコン膜70の上部にn型不純物(例えばP(リ
ン))をドープした膜厚200nm程度の多結晶シリコン
膜(図示せず)をCVD法で堆積した後、この多結晶シ
リコン膜を多結晶シリコン膜70およびサイドウォール
スペーサ72と共にエッチバックすることにより、図3
3に示すように、スルーホール52の内部にn型の多結
晶シリコン膜で構成されたプラグ53を形成する。
の上部に膜厚200nm程度の窒化シリコン膜54をCV
D法で堆積する。メモリアレイの窒化シリコン膜54
は、後述する情報蓄積用容量素子の下部電極を形成する
工程で酸化シリコン膜をエッチングする際のエッチング
ストッパとして使用されるので周辺回路には不要の絶縁
膜であるが、本実施の形態では、周辺回路の窒化シリコ
ン膜54を除去せずに残しておく。
膜54の上部にCVD法で酸化シリコン膜55を堆積し
た後、フォトレジスト膜(図示せず)をマスクにして酸
化シリコン膜55およびその下部の窒化シリコン膜54
をドライエッチングすることにより、スルーホール52
の上部に凹溝73を形成する。情報蓄積用容量素子の下
部電極は、この凹溝73の内壁に沿って形成されるの
で、下部電極の表面積を大きくして蓄積電荷量を増やす
ためには、酸化シリコン膜55を厚い膜厚(例えば1.
3μm程度)で堆積する必要がある。メモリアレイの端
部に形成される凹溝73Aは、図36に示すように、メ
モリアレイの周囲を囲むように配置され、メモリアレイ
とその外側の厚い酸化シリコン膜55とを分離するため
に形成される。
路に窒化シリコン膜54を残しておくので、窒化シリコ
ン膜54の上部に堆積した酸化シリコン膜55の下地に
段差が生じない。これにより、酸化シリコン膜55の表
面の平坦性が向上するので、フォトレジスト膜をマスク
にしたドライエッチングでスルーホール52の上部に凹
溝73を形成する工程でリソグラフィの解像マージンが
向上する。
部を含む酸化シリコン膜55の上部にn型不純物(例え
ばP(リン))をドープした膜厚60nm程度の多結晶シ
リコン膜56AをCVD法で堆積する。この多結晶シリ
コン膜56Aは、情報蓄積用容量素子の下部電極材料と
して使用される。
部を含む多結晶シリコン膜56Aの上部に膜厚300nm
程度のSOG膜74をスピン塗布し、次いで400℃程
度の熱処理を行ってSOG膜74をベークした後、凹溝
73の外部のSOG膜74をエッチバックして除去す
る。本実施の形態では、周辺回路に窒化シリコン膜54
を残しておくことにより、その上部に堆積した酸化シリ
コン膜55および多結晶シリコン膜56Aが半導体基板
1の全面でほぼ平坦となるので、多結晶シリコン膜56
Aの上部に堆積したSOG膜74をエッチバックすると
きの制御性が向上する。
結晶シリコン膜56Aの上部をフォトレジスト膜75で
覆い、メモリアレイの酸化シリコン膜55の上部の多結
晶シリコン膜56Aを異方性エッチングして除去するこ
とにより、凹溝73の内壁に沿って下部電極56が形成
される。下部電極56は、多結晶シリコン膜56A以外
の導体膜で、次の工程で行う高温熱処理によって劣化し
ない程度の耐熱性および耐酸化性を備えた導電材料、例
えばW、Ru(ルテニウム)などの高融点金属や、Ru
O(酸化ルテニウム)、IrO(酸化イリジウム)など
の導電性金属酸化物で構成することもできる。
溝73との隙間に残った酸化シリコン膜55、および凹
溝73の内部のSOG膜74をフッ酸系のエッチング液
で同時に除去した後、フォトレジスト膜(図示せず)を
マスクにしたドライエッチングで周辺回路の多結晶シリ
コン膜56Aを除去することによって、筒型の下部電極
56が完成する。凹溝の隙間の酸化シリコン膜55の底
部には窒化シリコン膜54が形成されているので、酸化
シリコン膜55をウェットエッチングするときに下層の
SOG膜39がエッチングされることはない。またこの
とき、周辺回路の表面は多結晶シリコン膜56Aで覆わ
れているので、その下層の厚い酸化シリコン膜55がエ
ッチングされることはない。
により、後の工程で情報蓄積用容量素子の上層に形成さ
れる層間絶縁膜の表面がメモリアレイと周辺回路とでほ
ぼ同じ高さになる。これにより、層間絶縁膜の上部に形
成される第2層目の配線、さらにその上部に形成される
第3層目の配線、および第2層目と第3層目の配線間を
接続するスルーホールの形成が容易になる。
分程度の熱処理を行って下部電極56の表面に薄い窒化
膜(図示せず)を形成した後、図41に示すように、下
部電極56の上部に膜厚14nm程度の薄いTa2 O5(酸
化タンタル) 膜57を堆積する。下部電極56の表面の
窒化膜は、下部電極56を構成する多結晶シリコン膜
(56A)が次に行う熱処理によって酸化されるのを防
ぐために形成する。また、Ta2 O5 膜57は、例えば
ペンタエトキシタンタル(Ta(OC2 H5 )5)をソ
ースガスに用いたCVD法で堆積する。CVD法で堆積
したTa2 O5 膜57はステップカバレージがよいの
で、立体的な筒型形状を有する下部電極56の表面全体
にほぼ均一な膜厚で堆積される。
2 O5 膜57を3分程度熱処理する。この高温熱処理を
行うことによって、膜中の結晶欠陥が修復され、良質な
高誘電体膜となる。これにより、情報蓄積用容量素子C
のリーク電流を低減することができるので、リフレッシ
ュ特性の向上したDRAMを製造することができる。
6を立体的な筒型形状にしてその表面積を大きくし、か
つ容量絶縁膜を誘電率が20〜25程度のTa2 O5 膜
57で構成することにより、メモリセルを微細化しても
情報の保持に十分な蓄積電荷量を確保することが可能と
なる。
形成される下層のビット線BLおよび第1層目の配線2
3〜26を、酸化シリコン系の絶縁膜との密着性が良好
なW膜で構成したことにより、Ta2 O5 膜57の高温
熱処理に起因してビット線BLや配線23〜26が膜剥
がれを引き起こす不良を確実に防止することができる。
したことにより、最小加工寸法以下の微細な幅で形成さ
れたビット線BLがTa2 O5 膜57の高温熱処理に起
因して劣化したり断線したりする不良を確実に防止する
ことができる。さらに、周辺回路のMISFETと第1
層目の配線23〜26とを接続するコンタクトホール3
0〜35の内部のプラグ35を耐熱性の高い導電材料
(W膜/TiN膜/Ti膜)で構成したことにより、T
a2 O5 膜57の高温熱処理に起因してソース、ドレイ
ンのリーク電流が増大したり、コンタクト抵抗が増大し
たりする不具合を防止することができる。
えばBST、STO、BaTiO3(チタン酸バリウ
ム)、PbTiO3 (チタン酸鉛)、PZT(PbZr
X Ti1-X O3 )、PLT(PbLaX Ti
1-X O3 )、PLZTなどの金属酸化物からなる高
(強)誘電体膜で構成することもできる。
57の上部にCVD法とスパッタリング法とを併用して
TiN膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでTiN膜およびTa2 O5 膜57
をパターニングすることにより、TiN膜からなる上部
電極58と、Ta2 O5 膜57からなる容量絶縁膜と、
多結晶シリコン膜(56A)からなる下部電極56とで
構成された情報蓄積用容量素子Cを形成する。また、こ
こまでの工程により、メモリセル選択用MISFETQ
sとこれに直列に接続された情報蓄積用容量素子Cとで
構成されたメモリセルが完成する。情報蓄積用容量素子
Cの上部電極58は、TiN膜以外の導体膜、例えばW
膜などで構成することもできる。
パ用の窒化シリコン膜54を周辺回路に残し、フォトレ
ジスト膜をマスクにしたドライエッチングで周辺回路の
窒化シリコン膜54を除去する工程を不要とすることに
より、フォトマスクを1枚減らすことができる。
リセル選択用MISFETQsのソース、ドレインの一
方(n型半導体領域9)の上部に、以下に示す方法でコ
ンタクトホール20を形成する。
ISFETQsを形成し、周辺回路にnチャネル型MI
SFETQnおよびpチャネル型MISFETQpを形
成した後、図43に示すように、それらの上部にSOG
膜16、酸化シリコン膜17および酸化シリコン膜18
を堆積する。ここまでの工程は、前記実施の形態1と同
じである。
択用MISFETQsとビット線BLとを接続するため
の導体層(プラグ21)を形成する領域に開孔を形成し
たフォトレジスト膜(図示せず)をマスクにしたドライ
エッチングでメモリセル選択用MISFETQsのソー
ス、ドレインの一方の上部の酸化シリコン膜18、17
を除去し、次いで窒化シリコン膜13とその下層の薄い
ゲート酸化膜7を除去することにより、n- 型半導体領
域(ソース、ドレイン)9aの一方の上部にコンタクト
ホール19をワード線WLに対して自己整合で形成す
る。このとき、本実施の形態ではコンタクトホール19
のみを形成し、メモリセル選択用MISFETQsのソ
ース、ドレインの他方の上部にはコンタクトホール20
を形成しない。また、図45に示すように、コンタクト
ホール19は前記実施の形態1と同様、その上部に形成
されるスルーホール22とのマスク合わせ余裕を確保す
るために、ドグボーンを設けてその径を大きくする
(0. 3μm程度)。
態1と同じ方法でコンタクトホール19の内部にプラグ
21を形成し、次いで酸化シリコン膜18の上部にCV
D法で酸化シリコン膜28を堆積した後、図47に示す
ように、前記実施の形態1と同じ方法でコンタクトホー
ル19の上部にスルーホール22を形成し、さらにプラ
グ35の上部にビット線BLを形成する。また、周辺回
路に形成したコンタクトホール30〜34の内部にプラ
グ35し、さらにプラグ35の上部に配線23〜26を
形成する。このとき、スルーホール22とコンタクトホ
ール30〜34は同時に形成する。
と第1層目の配線23〜26のそれぞれの上部に酸化シ
リコン膜38およびSOG膜39を堆積し、さらにその
上部に多結晶シリコン膜70を堆積した後、フォトレジ
スト膜をマスクにして多結晶シリコン膜70をドライエ
ッチングすることにより、メモリセル選択用MISFE
TQsのソース、ドレインの他方の上方にスルーホール
71を形成し、さらにこのスルーホール71の側壁にサ
イドウォールスペーサ72を形成する。
寸法と同程度(例えば0. 24μm)となるように形成
する。また、サイドウォールスペーサ72は、スルーホ
ール71の内部を含む多結晶シリコン膜70の上部に堆
積した多結晶シリコン膜を異方性エッチングしてスルー
ホール71の側壁に残すことにより形成する。このサイ
ドウォールスペーサ721を形成することにより、スル
ーホール71の径が最小加工寸法よりも微細(例えば
0. 14μm)になる。
ン膜70とサイドウォールスペーサ72とをマスクにし
てスルーホール71の下部の絶縁膜(SOG膜39、酸
化シリコン膜38、28、18、17、SOG膜16お
よび窒化シリコン膜13)をドライエッチングすること
により、メモリセル選択用MISFETQsのソース、
ドレインの他方の上部にコンタクトホール20を形成す
る。
ホール20の内部を含むSOG膜39の上部に堆積した
n型の多結晶シリコン膜(図示せず)をエッチバックす
ることにより、コンタクトホール20の内部にプラグ2
1を形成する。
と同様、周辺回路のコンタクトホール30〜34を開孔
する工程で、コンタクトホール19の上部のスルーホー
ル22を同時に開孔するので、スルーホール22とコン
タクトホール30〜34とを別工程で形成する場合に比
べてフォトマスクを1枚減らすことができる。なお、本
実施の形態では、コンタクトホール20とコンタクトホ
ール19を別工程で形成するが、コンタクトホール20
とその上部のスルーホール(図32のスルーホール52
に相当)とを同時に形成するので、これによってフォト
マスクが増えることはない。
ト線BLおよび周辺回路の第1層目の配線23〜26を
形成した以降の製造プロセスを説明する。ビット線BL
および配線23〜26を形成するまでのプロセスは、前
記実施の形態1または実施の形態2と同じでもよく、ス
ルーホール22とコンタクトホール30〜34とを別工
程で形成するプロセスでもよい。
の上部の厚い酸化シリコン膜55に形成した凹溝73の
上部に多結晶シリコン膜56Aを堆積し、さらに多結晶
シリコン膜56Aの上部にSOG膜74をスピン塗布し
た後、凹溝73の外部のSOG膜74をエッチバックし
て除去する。続いて図52に示すように、周辺回路の多
結晶シリコン膜56Aの上部をフォトレジスト膜75で
覆い、メモリアレイの酸化シリコン膜55上に堆積され
た多結晶シリコン膜56Aをエッチバックして除去する
ことにより、凹溝73の内壁に沿って下部電極56を形
成する。ここまでの工程は、前記実施の形態3と同じで
ある。
溝73との隙間に残った酸化シリコン膜55、および凹
溝73の内部のSOG膜74をフッ酸系のエッチング液
で同時に除去する。前記実施の形態3では、この後にフ
ォトレジスト膜(75)をマスクにしたドライエッチン
グで周辺回路の多結晶シリコン膜56Aを除去した(図
39参照)が、本実施の形態では周辺回路の多結晶シリ
コン膜56Aをエッチングせずに残しておく。
および周辺回路の多結晶シリコン膜56Aの上部にTa
2 O5 膜57を堆積し、続いて800℃、3分程度の熱
処理を行ってTa2 O5 膜57の結晶欠陥を修復した
後、その上部にCVD法とスパッタリング法とを併用し
てTiN膜58Aを堆積する。
を覆い、周辺回路を露出したフォトレジスト膜76をマ
スクにしてTiN膜58A、Ta2 O5 膜57および多
結晶シリコン膜56Aを一回のエッチングで連続してパ
ターニングすることによって、TiN膜58Aからなる
上部電極58と、Ta2 O5 膜57からなる容量絶縁膜
と、多結晶シリコン膜56Aからなる下部電極56とで
構成された情報蓄積用容量素子Cを形成する。このとき
のエッチングガスは、例えばBCl3 +Cl2を使用す
る。
ターニングする場合、フォトレジスト膜76の端部、す
なわちメモリアレイと周辺回路との境界部付近で上部電
極58(TiN膜58A)と下部電極56(多結晶シリ
コン膜56A)とがショートすることがあるが、前記図
36に示したように、メモリアレイの最外周部の凹溝7
3Aは、メモリアレイを取り巻く帯状の溝を構成してい
るので、この凹溝73Aの内壁に沿って形成された多結
晶シリコン膜56Aはフローティング電位となってお
り、実際に動作する情報蓄積用容量素子Cの電位に影響
を与えることはない。すなわち、多結晶シリコン膜56
Aは、メモリセルの情報蓄積用容量素子Cの下部電極5
6と電気的に絶縁されているので、多結晶シリコン膜5
6Aがシート抵抗8とショートしても問題はない。
N膜58A、Ta2 O5 膜57および多結晶シリコン膜
56Aを一回のエッチングで連続してパターニングする
ので、TiN膜58AおよびTa2 O5 膜57のパター
ニングと多結晶シリコン膜56Aのパターニングとを別
工程で行う場合に比べてフォトマスクを1枚減らすこと
ができる。
ト線BLおよび周辺回路の第1層目の配線23〜26を
形成した以降の製造プロセスのうち、特にアライメント
マークやTEGパターンといった大面積のパターンを形
成するプロセスを説明する。
ト線BLの上部に情報蓄積用容量素子Cを形成する工程
では、まず、ビット線BLの上部に堆積した窒化シリコ
ン膜54の上部にCVD法で酸化シリコン膜55を堆積
した後、フォトレジスト膜をマスクにして酸化シリコン
膜55およびその下部の窒化シリコン膜54をドライエ
ッチングすることにより、メモリアレイに凹溝73を形
成し、メモリアレイと周辺回路との境界部にメモリアレ
イを囲む凹溝73Aを形成する(図35参照)。
溝73、73Aのパターンを転写するフォトマスク(レ
チクル)には、フォトマスク(レチクル)と半導体基板
とを位置合わせするために使用するアライメントマーク
やTEGパターンのように、凹溝73、73Aに比べて
面積の大きいパターンが形成されていることから、アラ
イメントマークやTEGパターンが形成される領域の酸
化シリコン膜55には、図56、図57に示すように、
これらの大面積パターンに対応する大面積でかつ深い凹
溝73Bが形成される。
73Aの内部を含む酸化シリコン膜55の上部に下部電
極用の多結晶シリコン膜56Aを堆積し(図37参
照)、続いてその上部にこれらの凹溝73、73Aを埋
め込むのに十分な膜厚の厚いSOG膜74を塗布した場
合、図58に示すように、前述したアライメントマーク
やTEGパターンに対応する大面積で深い凹溝73Bの
内部にはSOG膜74が十分に埋め込まれないので、こ
のSOG膜74をエッチバックして多結晶シリコン膜5
6Aを露出させる際(図38参照)、凹溝73Bの中央
部すなわちSOG膜74の膜厚が薄い部分が深くエッチ
ングされて多結晶シリコン膜56Aが削られてしまう恐
れがある。凹溝73Bの底の多結晶シリコン膜56Aが
削られて下地の酸化シリコン膜39が露出すると、次の
工程で酸化シリコン膜55とSOG膜74とをフッ酸系
のエッチング液で除去する際に凹溝73Bの底が深くエ
ッチングされてしまう。
すように、SOG膜74をエッチバックして多結晶シリ
コン膜56Aを露出させる際、大面積の凹溝73Bの上
部をフォトレジスト膜77で覆い、凹溝73Bの内部の
SOG膜74の削れを防ぐことが考えられる。
覆うフォトレジスト膜77を形成するためのフォトマス
クが必要になるという欠点がある。また、SOG膜74
をエッチバックする際、凹溝73Bの周囲のSOG膜7
4が薄くなった部分で下地の多結晶シリコン膜56Aが
削られてしまうことがあるが、この方法ではこの問題を
解決できない。
上部を覆うフォトレジスト膜77を形成する代わりに、
図60に示すように、SOG膜74をエッチバックする
際、前記図39に示す工程で使用するフォトレジスト膜
75、すなわちメモリアレイの酸化シリコン膜55の上
部の多結晶シリコン膜56Aをエッチバックして除去す
るために使用するフォトレジスト膜75で大面積の凹溝
73Bが形成される領域全体を覆っておく。
ことなく凹溝73Bの内部のSOG膜74の削れを防ぐ
ことが可能となる。また、凹溝73Bが形成される領域
全体をフォトレジスト膜75で覆っておくので、凹溝7
3Bの周囲のSOG膜74が薄くなった部分で下地の多
結晶シリコン膜56Aが削られてしまうこともない。
ーニングしてTEGパターンの一部を形成するには、前
記図39に示すフォトレジスト膜75、すなわちメモリ
アレイの酸化シリコン膜55の上部の多結晶シリコン膜
56Aをエッチバックして除去する際に使用するフォト
レジスト膜75のパターンを変更し、このフォトレジス
ト膜75をマスクにしたエッチングで凹溝73Bの周囲
の多結晶シリコン膜56Aを除去して凹溝73Bの内部
に残せばよい。
ォトレジスト膜75を使用せず、周辺回路の多結晶シリ
コン膜56Aをエッチングしないで残しておくような場
合には、前記図55に示すフォトレジスト膜76、すな
わちTiN膜58A、Ta2O5 膜57および多結晶シ
リコン膜56Aを一回のエッチングで連続してパターニ
ングする際に使用するフォトレジスト膜76のパターン
を変更し、このフォトレジスト膜76をマスクにしたエ
ッチングで凹溝73Bの周囲の多結晶シリコン膜56A
を除去して凹溝73Bの内部に残せばよい。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
プロセスのいずれかを適宜組み合わせることによって、
フォトマスクの枚数をさらに少なくすることができる。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
用するフォトマスクの枚数を少なくすることができるの
で、DRAMの製造コストを低減することが可能とな
る。
量を低減することができるので、動作速度の向上したD
RAMを実現することができる。
た半導体チップの全体平面図である。
路図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部平面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
Claims (21)
- 【請求項1】 半導体基板の主面上の第1方向に延在す
る複数のワード線と、前記第1方向と交差する第2方向
に延在するビット線と、前記ワード線とビット線との交
差部に配置され、メモリセル選択用MISFETと情報
蓄積用容量素子とが直列に接続されて構成されたメモリ
セルとを備えたDRAMを有する半導体集積回路装置で
あって、(a)前記メモリセル選択用MISFETを2
個形成するために前記半導体基板の主面に形成され、前
記第2方向に延在する活性領域と、前記活性領域を囲む
ように配置された素子分離領域と、(b)前記活性領域
と交差するように配置され、前記第1方向に延在する2
本のワード線と、(c)前記素子分離領域上に配置さ
れ、前記第2方向に延在するビット線と、(d)前記2
本のワード線のそれぞれの両側に位置する前記活性領域
に形成され、前記ワード線で覆われていない領域に形成
された半導体領域と、(e)前記2本のワード線の間の
領域において前記半導体領域と電気的に接続されると共
に、前記素子分離領域上において前記ビット線と電気的
に接続され、前記第2方向において所定の幅を有し、前
記第1方向に延在する第1導体層と、(f)前記第1導
体層と前記ビット線との間に介在し、前記第1導体層と
前記ビット線とを接続するための領域に形成された開孔
を有する絶縁膜と、を有し、前記活性領域上における前
記第1導体層の幅は、前記素子分離領域上における前記
第1導体層の幅よりも小さいことを特徴とする半導体集
積回路装置。 - 【請求項2】 請求項1記載の半導体集積回路装置であ
って、前記開孔の全体は、前記第1導体層の上部に位置
していることを特徴とする半導体集積回路装置。 - 【請求項3】 請求項2記載の半導体集積回路装置であ
って、前記活性領域に形成された前記メモリセル選択用
MISFETの半導体領域のうち、前記ビット線と接続
されていない半導体領域には、前記情報蓄積用容量素子
が電気的に接続されていることを特徴とする半導体集積
回路装置。 - 【請求項4】 請求項3記載の半導体集積回路装置であ
って、前記情報蓄積用容量素子は、第2導体層を介して
前記半導体領域と電気的に接続されていることを特徴と
する半導体集積回路装置。 - 【請求項5】 請求項4記載の半導体集積回路装置であ
って、前記第2導体層の前記第2方向における幅は、前
記素子分離領域の上部に形成された前記第1導体層の前
記第2方向における幅よりも小さいことを特徴とする半
導体集積回路装置。 - 【請求項6】 メモリセル選択用MISFETとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、前記情報蓄積用容量素子を前記メモリセル選択
用MISFETの上部に配置したDRAMを有する半導
体集積回路装置の製造方法であって、(a)半導体基板
の主面上の第1領域に、DRAMのメモリセルを構成す
るメモリセル選択用MISFETを形成し、前記半導体
基板の主面上の第2領域に、前記DRAMの周辺回路を
構成するMISFETを形成する工程、(b)前記メモ
リセル選択用MISFETおよび前記周辺回路のMIS
FETのそれぞれの上部に第1絶縁膜を形成した後、前
記第1絶縁膜をエッチングすることにより、前記メモリ
セル選択用MISFETのソース、ドレインの一方の上
部に第1コンタクトホールを形成し、前記ソース、ドレ
インの他方の上部に第2コンタクトホールを形成する工
程、(c)前記第1絶縁膜の上部に第2絶縁膜を形成し
た後、前記第2絶縁膜をエッチングすることにより、前
記第1コンタクトホールの上部に、前記第1コンタクト
ホールとビット線とを接続する第1スルーホールを形成
すると同時に、前記第2絶縁膜およびその下層の前記第
1絶縁膜をエッチングすることにより、前記周辺回路の
MISFETの上部に、前記MISFETと配線とを接
続する第3コンタクトホールを形成する工程、を含むこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項7】 請求項6記載の半導体集積回路装置の製
造方法であって、前記第1スルーホールが形成される領
域の前記第1コンタクトホールの径を前記第1スルーホ
ールの径よりも大きくすることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項8】 請求項7記載の半導体集積回路装置の製
造方法であって、前記第1コンタクトホールのマスクパ
ターンにドグボーンを形成することによって、前記第1
コンタクトホールの径を前記第1スルーホールの径より
も大きくすることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項9】 請求項6記載の半導体集積回路装置の製
造方法であって、前記(b)工程で形成した前記第1コ
ンタクトホールおよび前記第2コンタクトホールの内部
に多結晶シリコン膜を埋め込んでプラグを形成すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項10】 メモリセル選択用MISFETとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用MISFETの上部に配置したDRAMを有する半
導体集積回路装置の製造方法であって、(a)半導体基
板の主面上の第1領域に、DRAMのメモリセルを構成
するメモリセル選択用MISFETを形成し、前記半導
体基板の主面上の第2領域に、前記DRAMの周辺回路
を構成するMISFETを形成する工程、(b)前記メ
モリセル選択用MISFETおよび前記周辺回路のMI
SFETのそれぞれの上部に第1絶縁膜を形成した後、
前記第1絶縁膜をエッチングすることにより、前記メモ
リセル選択用MISFETのソース、ドレインの一方の
上部に第1コンタクトホールを形成し、他方の上部に第
2コンタクトホールを形成する工程、(c)前記第1絶
縁膜の上部に第2絶縁膜を形成した後、前記第2絶縁膜
の上部にエッチングストッパ膜を堆積する工程、(d)
前記エッチングストッパ膜をエッチングすることによ
り、前記第1コンタクトホールの上部の前記エッチング
ストッパ膜に第1開孔を形成すると同時に、前記周辺回
路のMISFETの上部の前記エッチングストッパ膜に
第2開孔を形成する工程、(e)前記第1開孔および前
記第2開孔のそれぞれの側壁にサイドウォールスペーサ
を形成した後、前記エッチングストッパ膜および前記サ
イドウォールスペーサをマスクにして前記第1開孔の下
部の前記第2絶縁膜をエッチングすることにより、前記
第1コンタクトホールの上部に、前記第1コンタクトホ
ールとビット線とを接続する第1スルーホールを形成す
ると同時に、前記エッチングストッパ膜および前記サイ
ドウォールスペーサをマスクにして前記第2開孔の底部
の前記第2絶縁膜およびその下層の前記第1絶縁膜をエ
ッチングすることにより、前記周辺回路のMISFET
の上部に、前記MISFETと配線とを接続する第3コ
ンタクトホールを形成する工程、を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項11】 請求項10記載の半導体集積回路装置
の製造方法であって、側壁にサイドウォールスペーサが
形成された前記第1開孔の径を、その下部の前記第1コ
ンタクトホールの径よりも小さくすることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項12】 請求項11記載の半導体集積回路装置
の製造方法であって、側壁にサイドウォールスペーサが
形成された前記第1開孔の径を、リソグラフィの解像限
界で決まる最小加工寸法以下にすることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項13】 メモリセル選択用MISFETとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用MISFETの上部に配置したDRAMを有する半
導体集積回路装置の製造方法であって、(a)半導体基
板の主面上の第1領域に、DRAMのメモリセルを構成
するメモリセル選択用MISFETを形成し、前記半導
体基板の主面上の第2領域に、前記DRAMの周辺回路
を構成するMISFETを形成する工程、(b)前記メ
モリセル選択用MISFETおよび前記周辺回路のMI
SFETのそれぞれの上部に第1絶縁膜を形成した後、
前記第1絶縁膜をエッチングすることにより、前記メモ
リセル選択用MISFETのソース、ドレインの一方の
上部に第1コンタクトホールを形成する工程、(c)前
記第1絶縁膜の上部に第2絶縁膜を形成した後、前記第
2絶縁膜をエッチングすることにより、前記第1コンタ
クトホールの上部に前記第1コンタクトホールとビット
線とを接続する第1スルーホールを形成すると同時に、
前記第2絶縁膜およびその下層の前記第1絶縁膜をエッ
チングすることにより、前記周辺回路のMISFETの
上部に前記MISFETと配線とを接続する第3コンタ
クトホールを形成する工程、(d)前記第2絶縁膜の上
部にビット線を形成した後、前記ビット線の上部に第3
絶縁膜を形成する工程、(e)前記第3絶縁膜の上部に
エッチングストッパ膜を堆積した後、前記エッチングス
トッパ膜をエッチングすることにより、前記メモリセル
選択用MISFETのソース、ドレインの他方の上部の
前記エッチングストッパ膜に第3開孔を形成する工程、
(f)前記第3開孔の側壁にサイドウォールスペーサを
形成した後、前記エッチングストッパ膜および前記サイ
ドウォールスペーサをマスクにして前記第3開孔の下部
の前記第3絶縁膜、前記第2絶縁膜および前記第1絶縁
膜をエッチングすることにより、前記メモリセル選択用
MISFETのソース、ドレインの他方の上部に前記ソ
ース、ドレインの他方と情報蓄積用容量素子とを接続す
る第4コンタクトホールを形成する工程、を含むことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項14】 請求項13記載の半導体集積回路装置
の製造方法であって、前記第1スルーホールが形成され
る領域の前記第1コンタクトホールの径を、前記第1ス
ルーホールの径よりも大きくすることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項15】 請求項14記載の半導体集積回路装置
の製造方法であって、フォトマスクに形成される前記第
1コンタクトホールのパターンにドグボーンを形成する
ことによって、前記第1コンタクトホールの径を、前記
第1スルーホールの径よりも大きくすることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項16】 請求項13記載の半導体集積回路装置
の製造方法であって、側壁にサイドウォールスペーサが
形成された前記第3開孔の径を、リソグラフィの解像限
界で決まる最小加工寸法以下にすることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項17】 メモリセル選択用MISFETとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用MISFETの上部に配置したDRAMを有する半
導体集積回路装置の製造方法であって、(a)半導体基
板の主面上の第1領域に、DRAMのメモリセルを構成
するメモリセル選択用MISFETを形成し、前記半導
体基板の主面上の第2領域に、前記DRAMの周辺回路
を構成するMISFETを形成する工程、(b)前記メ
モリセル選択用MISFETおよび前記周辺回路のMI
SFETのそれぞれの上部に第1絶縁膜を形成した後、
前記第1絶縁膜の上部に前記第1絶縁膜とはエッチング
速度が異なるエッチングストッパ膜を形成する工程、
(c)前記第1および第2領域の前記エッチングストッ
パ膜の上部に、後の工程で形成される情報蓄積用容量素
子の高さに相当する膜厚の第2絶縁膜を形成した後、前
記第1領域の第2絶縁膜をエッチングして凹溝を形成す
る工程、(d)前記凹溝の内部を含む前記第2絶縁膜の
上部に情報蓄積用容量素子の下部電極を構成する第1導
体膜を形成する工程、(e)前記凹溝の内部を含む前記
第1導体膜の上部に第3絶縁膜を堆積した後、前記凹溝
の内部以外の領域の前記第3絶縁膜を除去する工程、
(f)前記凹溝の内部以外の領域の前記第1導体膜を除
去した後、前記凹溝の内部に残った前記第3絶縁膜と、
凹溝と凹溝との隙間に残った前記第2絶縁膜とをエッチ
ングして除去することにより、前記第1導体膜からなる
情報蓄積用容量素子の下部電極を形成する工程、(g)
前記下部電極の上部に前記情報蓄積用容量素子の容量絶
縁膜を構成する誘電体膜を堆積し、次いで前記誘電体膜
の上部に前記情報蓄積用容量素子の上部電極を構成する
第2導体膜を堆積した後、前記第2導体膜および前記誘
電体膜をパターニングして情報蓄積用容量素子を形成す
る工程、を含むことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項18】 請求項17記載の半導体集積回路装置
の製造方法であって、前記エッチングストッパ膜が窒化
シリコン系の絶縁膜からなり、前記第1、第2および第
3絶縁膜が酸化シリコン系の絶縁膜からなることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項19】 メモリセル選択用MISFETとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用MISFETの上部に配置したDRAMを有する半
導体集積回路装置の製造方法であって、(a)半導体基
板の主面上の第1領域に、DRAMのメモリセルを構成
するメモリセル選択用MISFETを形成し、前記半導
体基板の主面上の第2領域に、前記DRAMの周辺回路
を構成するMISFETを形成する工程、(b)前記メ
モリセル選択用MISFETおよび前記辺回路のMIS
FETのそれぞれの上部に、後の工程で形成される情報
蓄積用容量素子の高さに相当する膜厚の第1絶縁膜を形
成した後、前記第1領域の第1絶縁膜をエッチングして
凹溝を形成すると共に、前記半導体基板の主面上の第3
領域の第1絶縁膜を開孔して前記凹溝よりも面積が大き
い第2の凹溝を形成する工程、(c)前記凹溝および前
記第2の凹溝のそれぞれの内部を含む前記第1絶縁膜の
上部に情報蓄積用容量素子の下部電極を構成する第1導
体膜を形成する工程、(d)前記凹溝および前記第2の
凹溝を埋め込むように第2絶縁膜を堆積した後、前記第
2の凹溝が形成された第3領域の表面を第1のフォトレ
ジスト膜で覆い、前記第1領域に形成された前記凹溝の
外部の前記第2絶縁膜と前記第1導体膜とをエッチング
して除去する工程、(e)前記第1のフォトレジスト膜
を除去した後、前記凹溝および前記第2の凹溝のそれぞ
れの内部の前記第2絶縁膜と、前記凹溝の外部の前記第
1絶縁膜とをエッチングして除去することにより、前記
第1領域に前記第1導体膜で構成された情報蓄積用容量
素子の下部電極を形成する工程、(f)前記第1領域を
覆う第2のフォトレジスト膜をマスクにして前記第2領
域の前記第1導体膜をエッチングして除去する工程、
(g)前記下部電極の上部に前記情報蓄積用容量素子の
容量絶縁膜を構成する誘電体膜を形成した後、前記誘電
体膜の上部に前記情報蓄積用容量素子の上部電極を構成
する第2導体膜を形成する工程、(h)前記第2導体膜
および前記誘電体膜をパターニングすることにより、前
記第1領域に情報蓄積用容量素子を形成する工程、を含
むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項20】 請求項19記載の半導体集積回路装置
の製造方法であって、前記(f)工程で第2のフォトレ
ジスト膜をマスクにして前記第2領域の前記第1導体膜
をエッチングして除去する際、前記第2のフォトレジス
ト膜をマスクにして前記第3領域に形成された前記第2
凹溝の周囲の前記第1導体膜をエッチングして除去する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項21】 請求項19記載の半導体集積回路装置
の製造方法であって、前記第2凹溝が形成される第3領
域は、アライメントマークまたはTEGパターンが形成
される領域であることを特徴とする半導体集積回路装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9353926A JPH11186522A (ja) | 1997-12-22 | 1997-12-22 | 半導体集積回路装置およびその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9353926A JPH11186522A (ja) | 1997-12-22 | 1997-12-22 | 半導体集積回路装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11186522A true JPH11186522A (ja) | 1999-07-09 |
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ID=18434160
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9353926A Pending JPH11186522A (ja) | 1997-12-22 | 1997-12-22 | 半導体集積回路装置およびその製造方法 |
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---|---|
JP (1) | JPH11186522A (ja) |
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US7009234B2 (en) | 2000-04-14 | 2006-03-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
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