JPH11186522A

JPH11186522A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH11186522A
Application number: JP9353926A
Authority: JP
Inventors: Keizo Kawakita; 惠三川北; Toshihiro Sekiguchi; 敏宏関口; Isamu Asano; 勇浅野; Satoru Yamada; 悟山田; Yoshitaka Nakamura; 吉孝中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】ＤＲＡＭの製造工程で使用するフォトマスク
の枚数を減らして製造コストを低減する。【解決手段】アスペクト比が大きい周辺回路のコンタ
クトホール３０〜３４と、コンタクトホール１９の上部
のアスペクト比が小さいスルーホール２２とを同時に開
孔する。コンタクトホール１９は、その上部に形成され
るスルーホール２２を形成するためのフォトマスクの合
わせ余裕を確保するためにその径を大きくし、スルーホ
ール２２がプラグ２１上からずれないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置の製造方
法に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報
蓄積用容量素子（キャパシタ）とで構成されている。メ
モリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極、ソースお
よびドレインを構成する一対の半導体領域によって構成
されている。ビット線は、メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置され、ソース、ドレインの一方と電気的
に接続されている。情報蓄積用容量素子は、同じくメモ
リセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、
ドレインの他方と電気的に接続されている。

【０００３】近年のＤＲＡＭは、情報蓄積用容量素子を
メモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわ
ゆるスタックド・キャパシタ構造を採用すると共に、情
報蓄積用容量素子を立体化してその表面積を増やすこと
でメモリセルの微細化に伴う情報蓄積用容量素子の蓄積
電荷量の減少を補っている。

【０００４】この種のスタックド・キャパシタ構造を採
用するＤＲＡＭについては、例えば特開平７−１９２７
２３号公報、特開平８−２０４１４４号公報、特開平７
−１２２６５４号公報、特開平７−１０６４３７号公報
など記載がある。

【０００５】

【発明が解決しようとする課題】ＤＲＡＭの製造工程で
は、半導体基板上にメモリセル選択用ＭＩＳＦＥＴや周
辺回路のＭＩＳＦＥＴを形成した後、その上部に情報蓄
積用容量素子を形成し、さらにその上部にメタル配線を
形成する。そのため、他のＬＳＩに比べて製造工程が煩
雑となり、フォトマスクの枚数も多くなる。また、メモ
リアレイのＭＩＳＦＥＴの上部に立体的な構造の情報蓄
積用容量素子を形成するために、メモリアレイと周辺回
路との間に標高差が生じ、これがメモリアレイと周辺回
路のプロセスの共通化を妨げてマスクの枚数を増やす一
因となっている。

【０００６】本発明の目的は、ＤＲＡＭの製造工程で使
用するフォトマスクの枚数を減らすことによって、その
製造コストを低減することにある。

【０００７】本発明の他の目的は、ＤＲＡＭのビット線
の寄生容量を低減することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】（１）本発明のＤＲＡＭは、半導体基板の
主面上の第１方向に延在する複数のワード線と、前記第
１方向と交差する第２方向に延在するビット線と、前記
ワード線とビット線との交差部に配置され、メモリセル
選択用ＭＩＳＦＥＴと情報蓄積用容量素子とが直列に接
続されて構成されたメモリセルとを備え、（ａ）前記メ
モリセル選択用ＭＩＳＦＥＴを２個形成するために前記
半導体基板の主面に形成され、前記第２方向に延在する
活性領域と、前記活性領域を囲むように配置された素子
分離領域と、（ｂ）前記活性領域と交差するように配置
され、前記第１方向に延在する２本のワード線と、
（ｃ）前記素子分離領域上に配置され、前記第２方向に
延在するビット線と、（ｄ）前記２本のワード線のそれ
ぞれの両側に位置する前記活性領域に形成され、前記ワ
ード線で覆われていない領域に形成された半導体領域
と、（ｅ）前記２本のワード線の間の領域において前記
半導体領域と電気的に接続されると共に、前記素子分離
領域上において前記ビット線と電気的に接続され、前記
第２方向において所定の幅を有し、前記第１方向に延在
する第１導体層と、（ｆ）前記第１導体層と前記ビット
線との間に介在し、前記第１導体層と前記ビット線とを
接続するための領域に形成された開孔を有する絶縁膜
と、を有し、前記活性領域上における前記第１導体層の
幅は、前記素子分離領域上における前記第１導体層の幅
よりも小さい。

【００１１】（２）本発明のＤＲＡＭは、前記（１）に
おいて、前記開孔の全体が前記第１導体層の上部に位置
している。

【００１２】（３）本発明のＤＲＡＭは、前記（２）に
おいて、前記活性領域に形成された前記メモリセル選択
用ＭＩＳＦＥＴの半導体領域のうち、前記ビット線と接
続されていない半導体領域には、前記情報蓄積用容量素
子が電気的に接続されている。

【００１３】（４）本発明のＤＲＡＭは、前記（３）に
おいて、前記情報蓄積用容量素子は、第２導体層を介し
て前記半導体領域と電気的に接続されている。

【００１４】（５）本発明のＤＲＡＭは、前記（４）に
おいて、前記第２導体層の第２方向における幅が、前記
素子分離領域の上部に形成された前記第１導体層の第２
方向における幅よりも小さい。

【００１５】（６）本発明のＤＲＡＭの製造方法は、以
下の工程を含んでいる。

【００１６】（ａ）半導体基板の主面上の第１領域に、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴを形成し、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部
に第１絶縁膜を形成した後、前記第１絶縁膜をエッチン
グすることにより、前記メモリセル選択用ＭＩＳＦＥＴ
のソース、ドレインの一方の上部に第１コンタクトホー
ルを形成し、前記ソース、ドレインの他方の上部に第２
コンタクトホールを形成する工程、（ｃ）前記第１絶縁
膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜を
エッチングすることにより、前記第１コンタクトホール
の上部に、前記第１コンタクトホールとビット線とを接
続する第１スルーホールを形成すると同時に、前記第２
絶縁膜およびその下層の前記第１絶縁膜をエッチングす
ることにより、前記周辺回路のＭＩＳＦＥＴの上部に、
前記ＭＩＳＦＥＴと配線とを接続する第３コンタクトホ
ールを形成する工程、を含んでいる。

【００１７】（７）本発明のＤＲＡＭの製造方法は、前
記（６）において、第１スルーホールが形成される領域
の前記第１コンタクトホールの径を前記第１スルーホー
ルの径よりも大きくする。

【００１８】（８）本発明のＤＲＡＭの製造方法は、前
記（７）において、第１コンタクトホールのマスクパタ
ーンにドグボーンを形成することによって、前記第１コ
ンタクトホールの径を前記第１スルーホールの径よりも
大きくする。

【００１９】（９）本発明のＤＲＡＭの製造方法は、前
記（６）の（ｂ）工程で形成した前記第１コンタクトホ
ールおよび前記第２コンタクトホールの内部に多結晶シ
リコン膜を埋め込んでプラグを形成する。

【００２０】（１０）本発明のＤＲＡＭの製造方法は、
以下の工程を含んでいる。

【００２１】（ａ）半導体基板の主面上の第１領域に、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴを形成し、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部
に第１絶縁膜を形成した後、前記第１絶縁膜をエッチン
グすることにより、前記メモリセル選択用ＭＩＳＦＥＴ
のソース、ドレインの一方の上部に第１コンタクトホー
ルを形成し、他方の上部に第２コンタクトホールを形成
する工程、（ｃ）前記第１絶縁膜の上部に第２絶縁膜を
形成した後、前記第２絶縁膜の上部にエッチングストッ
パ膜を堆積する工程、（ｄ）前記エッチングストッパ膜
をエッチングすることにより、前記第１コンタクトホー
ルの上部の前記エッチングストッパ膜に第１開孔を形成
すると同時に、前記周辺回路のＭＩＳＦＥＴの上部の前
記エッチングストッパ膜に第２開孔を形成する工程、
（ｅ）前記第１開孔および前記第２開孔のそれぞれの側
壁にサイドウォールスペーサを形成した後、前記エッチ
ングストッパ膜および前記サイドウォールスペーサをマ
スクにして前記第１開孔の下部の前記第２絶縁膜をエッ
チングすることにより、前記第１コンタクトホールの上
部に、前記第１コンタクトホールとビット線とを接続す
る第１スルーホールを形成すると同時に、前記エッチン
グストッパ膜および前記サイドウォールスペーサをマス
クにして前記第２開孔の底部の前記第２絶縁膜およびそ
の下層の前記第１絶縁膜をエッチングすることにより、
前記周辺回路のＭＩＳＦＥＴの上部に、前記ＭＩＳＦＥ
Ｔと配線とを接続する第３コンタクトホールを形成する
工程。

【００２２】（１１）本発明のＤＲＡＭの製造方法は、
前記（１０）において、側壁にサイドウォールスペーサ
が形成された前記第１開孔の径を、その下部の前記第１
コンタクトホールの径よりも小さくする。

【００２３】（１２）本発明のＤＲＡＭの製造方法は、
前記（１１）において、側壁にサイドウォールスペーサ
が形成された前記第１開孔の径を、リソグラフィの解像
限界で決まる最小加工寸法以下にする。

【００２４】（１３）本発明のＤＲＡＭの製造方法は、
以下の工程を含んでいる。

【００２５】（ａ）半導体基板の主面上の第１領域に、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴを形成し、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部
に第１絶縁膜を形成した後、前記第１絶縁膜をエッチン
グすることにより、前記メモリセル選択用ＭＩＳＦＥＴ
のソース、ドレインの一方の上部に第１コンタクトホー
ルを形成する工程、（ｃ）前記第１絶縁膜の上部に第２
絶縁膜を形成した後、前記第２絶縁膜をエッチングする
ことにより、前記第１コンタクトホールの上部に前記第
１コンタクトホールとビット線とを接続する第１スルー
ホールを形成すると同時に、前記第２絶縁膜およびその
下層の前記第１絶縁膜をエッチングすることにより、前
記周辺回路のＭＩＳＦＥＴの上部に前記ＭＩＳＦＥＴと
配線とを接続する第３コンタクトホールを形成する工
程、（ｄ）前記第２絶縁膜の上部にビット線を形成した
後、前記ビット線の上部に第３絶縁膜を形成する工程、
（ｅ）前記第３絶縁膜の上部にエッチングストッパ膜を
堆積した後、前記エッチングストッパ膜をエッチングす
ることにより、前記メモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレインの他方の上部の前記エッチングストッパ
膜に第３開孔を形成する工程、（ｆ）前記第３開孔の側
壁にサイドウォールスペーサを形成した後、前記エッチ
ングストッパ膜および前記サイドウォールスペーサをマ
スクにして前記第３開孔の下部の前記第３絶縁膜、前記
第２絶縁膜および前記第１絶縁膜をエッチングすること
により、前記メモリセル選択用ＭＩＳＦＥＴのソース、
ドレインの他方の上部に前記ソース、ドレインの他方と
情報蓄積用容量素子とを接続する第４コンタクトホール
を形成する工程、を含むことを特徴とする半導体集積回
路装置の製造方法。

【００２６】（１４）本発明のＤＲＡＭの製造方法は、
前記（１３）において、前記第１スルーホールが形成さ
れる領域の前記第１コンタクトホールの径を、前記第１
スルーホールの径よりも大きくする。

【００２７】（１５）本発明のＤＲＡＭの製造方法は、
前記（１４）において、フォトマスクに形成される前記
第１コンタクトホールのパターンにドグボーンを形成す
ることによって、前記第１コンタクトホールの径を、前
記第１スルーホールの径よりも大きくするこ。

【００２８】（１６）本発明のＤＲＡＭの製造方法は、
前記（１３）において、側壁にサイドウォールスペーサ
が形成された前記第３開孔の径を、リソグラフィの解像
限界で決まる最小加工寸法以下にする。

【００２９】（１７）本発明のＤＲＡＭの製造方法は、
以下の工程を含んでいる。

【００３０】（ａ）半導体基板の主面上の第１領域に、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴを形成し、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部
に第１絶縁膜を形成した後、前記第１絶縁膜の上部に前
記第１絶縁膜とはエッチング速度が異なるエッチングス
トッパ膜を形成する工程、（ｃ）前記第１および第２領
域の前記エッチングストッパ膜の上部に、後の工程で形
成される情報蓄積用容量素子の高さに相当する膜厚の第
２絶縁膜を形成した後、前記第１領域の第２絶縁膜をエ
ッチングして凹溝を形成する工程、（ｄ）前記凹溝の内
部を含む前記第２絶縁膜の上部に情報蓄積用容量素子の
下部電極を構成する第１導体膜を形成する工程、（ｅ）
前記凹溝の内部を含む前記第１導体膜の上部に第３絶縁
膜を堆積した後、前記凹溝の内部以外の領域の前記第３
絶縁膜を除去する工程、（ｆ）前記凹溝の内部以外の領
域の前記第１導体膜を除去した後、前記凹溝の内部に残
った前記第３絶縁膜と、凹溝と凹溝との隙間に残った前
記第２絶縁膜とをエッチングして除去することにより、
前記第１導体膜からなる情報蓄積用容量素子の下部電極
を形成する工程、（ｇ）前記下部電極の上部に前記情報
蓄積用容量素子の容量絶縁膜を構成する誘電体膜を堆積
し、次いで前記誘電体膜の上部に前記情報蓄積用容量素
子の上部電極を構成する第２導体膜を堆積した後、前記
第２導体膜および前記誘電体膜をパターニングして情報
蓄積用容量素子を形成する工程。

【００３１】（１８）本発明のＤＲＡＭの製造方法は、
前記（１７）において、前記エッチングストッパ膜が窒
化シリコン系の絶縁膜からなり、前記第１、第２および
第３絶縁膜が酸化シリコン系の絶縁膜からなる。

【００３２】（１９）本発明のＤＲＡＭの製造方法は、
以下の工程を含んでいる。

【００３３】（ａ）半導体基板の主面上の第１領域に、
ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩ
ＳＦＥＴを形成し、前記半導体基板の主面上の第２領域
に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを
形成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥ
Ｔおよび前記辺回路のＭＩＳＦＥＴのそれぞれの上部
に、後の工程で形成される情報蓄積用容量素子の高さに
相当する膜厚の第１絶縁膜を形成した後、前記第１領域
の第１絶縁膜をエッチングして凹溝を形成すると共に、
前記半導体基板の主面上の第３領域の第１絶縁膜を開孔
して前記凹溝よりも面積が大きい第２の凹溝を形成する
工程、（ｃ）前記凹溝および前記第２の凹溝のそれぞれ
の内部を含む前記第１絶縁膜の上部に情報蓄積用容量素
子の下部電極を構成する第１導体膜を形成する工程、
（ｄ）前記凹溝および前記第２の凹溝を埋め込むように
第２絶縁膜を堆積した後、前記第２の凹溝が形成された
第３領域の表面を第１のフォトレジスト膜で覆い、前記
第１領域に形成された前記凹溝の外部の前記第２絶縁膜
と前記第１導体膜とをエッチングして除去する工程、
（ｅ）前記第１のフォトレジスト膜を除去した後、前記
凹溝および前記第２の凹溝のそれぞれの内部の前記第２
絶縁膜と、前記凹溝の外部の前記第１絶縁膜とをエッチ
ングして除去することにより、前記第１領域に前記第１
導体膜で構成された情報蓄積用容量素子の下部電極を形
成する工程、（ｆ）前記第１領域を覆う第２のフォトレ
ジスト膜をマスクにして前記第２領域の前記第１導体膜
をエッチングして除去する工程、（ｇ）前記下部電極の
上部に前記情報蓄積用容量素子の容量絶縁膜を構成する
誘電体膜を形成した後、前記誘電体膜の上部に前記情報
蓄積用容量素子の上部電極を構成する第２導体膜を形成
する工程、（ｈ）前記第２導体膜および前記誘電体膜を
パターニングすることにより、前記第１領域に情報蓄積
用容量素子を形成する工程。

【００３４】（２０）本発明のＤＲＡＭの製造方法は、
前記（１９）において、（ｆ）工程で第２のフォトレジ
スト膜をマスクにして前記第２領域の前記第１導体膜を
エッチングして除去する際、前記第２のフォトレジスト
膜をマスクにして前記第３領域に形成された前記第２凹
溝の周囲の前記第１導体膜をエッチングして除去する。

【００３５】（２１）本発明のＤＲＡＭの製造方法は、
前記（１９）において、前記第２凹溝が形成される第３
領域が、アライメントマーク形成領域またはＴＥＧパタ
ーン形成領域である。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３７】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。

【００３８】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）によって構成されている。１ビットの情報を記
憶する１個のメモリセルは、１個の情報蓄積用容量素子
Ｃとこれに直列に接続された１個のメモリセル選択用Ｍ
ＩＳＦＥＴＱｓとで構成されている。メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄
積用容量素子Ｃと電気的に接続され、他方はビット線Ｂ
Ｌと電気的に接続されている。ワード線ＷＬの一端は、
ワードドライバＷＤに接続され、ビット線ＢＬの一端
は、センスアンプＳＡに接続されている。

【００３９】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図２１を用いて工程順に説明する。なお、図１
２を除く各図において、左側はメモリセル約２ビット分
の断面図、右側は周辺回路のｎチャネル型ＭＩＳＦＥＴ
とｐチャネル型ＭＩＳＦＥＴの断面図をそれぞれ示して
いる。

【００４０】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１を
用意し、その主面の素子分離領域に素子分離溝６を形成
する。素子分離溝６は、半導体基板１の表面をエッチン
グして深さ３００〜４００nm程度の溝を形成し、次いで
この溝の内部を含む半導体基板１上にＣＶＤ法で酸化シ
リコン膜５を堆積した後、この酸化シリコン膜５を化学
的機械研磨(ChemicalMechanical Polishing; ＣＭＰ)
法でポリッシュバックして形成する。酸化シリコン膜５
は、その表面が活性領域の表面とほぼ同じ高さになるよ
うに平坦化する。

【００４１】次に、図４に示すように、メモリセルを形
成する領域（メモリアレイ）の半導体基板１にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体
領域３を形成した後、メモリアレイと周辺回路の一部
（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）とに
ｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みして
ｐ型ウエル２を形成し、周辺回路の他の一部（ｐチャネ
ル型ＭＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、
例えばＰ（リン）をイオン打ち込みしてｎ型ウエル４を
形成する。ｎ型半導体領域３は、半導体基板１の他の領
域に形成された入出力回路などからメモリアレイにノイ
ズが侵入するのを防ぐ目的でメモリアレイのｐ型ウエル
２と半導体基板１との間に形成する。

【００４２】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ_２（フッ化ホウ素）
）をｐ型ウエル２およびｎ型ウエル４にイオン打ち込
みし、次いでｐ型ウエル２およびｎ型ウエル４のそれぞ
れの表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半
導体基板１をウェット酸化してｐ型ウエル２およびｎ型
ウエル４のそれぞれの表面に膜厚７nm程度の清浄なゲー
ト酸化膜７を形成する。

【００４３】次に、図５に示すように、ゲート酸化膜７
の上部にゲート電極８Ａ（ワード線ＷＬ）およびゲート
電極８Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線
ＷＬ）およびゲート電極８Ｂ、８Ｃは、例えばＰ（リ
ン）などのｎ型不純物をドープした膜厚７０nm程度の多
結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、
次いでその上部に膜厚５０nm程度のＷＮ（タングステン
ナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッ
タリング法で堆積し、さらにその上部に膜厚２００nm程
度の窒化シリコン膜１２をＣＶＤ法で堆積した後、フォ
トレジスト膜をマスクにしてこれらの膜をパターニング
することにより形成する。ＷＮ膜は、高温熱処理時にＷ
膜と多結晶シリコン膜とが反応して両者の界面に高抵抗
のシリサイド層が形成されるのを防止するバリア層とし
て機能する。バリア層には、ＷＮ膜高融点金属窒化膜、
例えばＴｉＮ（チタンナイトライド）膜を使用すること
もできる。高融点金属膜と多結晶シリコン膜とを主体と
して構成されるポリメタル構造のゲート電極８Ａ（ワー
ド線ＷＬ）は、多結晶シリコン膜やポリサイド膜（高融
点金属シリサイド膜と多結晶シリコン膜との積層膜）で
構成されたゲート電極に比べて電気抵抗が低いので、ワ
ード線の信号遅延を低減することができる。メモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線Ｗ
Ｌ）は、例えば波長２４８nmのＫｒＦエキシマレーザを
光源に用いた露光技術と位相シフト技術とを用い、幅と
スペースがそれぞれ０. ２２μｍ程度となるように形成
する。

【００４４】次に、図６に示すように、ｎ型ウエル４に
ｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みして
ゲート電極８Ｃの両側のｎ型ウエル４にｐ^-型半導体領
域１５を形成する。また、ｐ型ウエル２にｎ型不純物、
例えばＰ（リン）をイオン打ち込みしてゲート電極８Ａ
の両側のｐ型ウエル２にｎ^-型半導体領域９ａを形成
し、ゲート電極８Ｂの両側のｐ型ウエル２にｎ^-型半導
体領域１４を形成する。ここまでの工程により、ｎチャ
ネル型で構成されたメモリセル選択用ＭＩＳＦＥＴＱｓ
が略完成する。

【００４５】次に、図７に示すように、半導体基板１上
にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆
積した後、メモリアレイの窒化シリコン膜１３をフォト
レジスト膜で覆い、周辺回路の窒化シリコン膜１３を異
方性エッチングすることにより、周辺回路のゲート電極
８Ｂ、８Ｃの側壁にサイドウォールスペーサ１３ｓを形
成する。このエッチングは、素子分離溝６に埋め込まれ
た酸化シリコン膜５およびゲート酸化膜７の削れ量を最
少とするために、窒化シリコン膜１３を高い選択比でエ
ッチングするガスを使用して行う。また、ゲート電極８
Ｂ、８Ｃ上の窒化シリコン膜１２の削れ量を最少とする
ために、オーバーエッチング量を必要最小限に留めるよ
うにする。

【００４６】次に、図８に示すように、周辺回路のｎ型
ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン打
ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導
体領域１１（ソース、ドレイン）を形成し、周辺回路の
ｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイオ
ン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型
半導体領域１０（ソース、ドレイン）を形成する。ここ
までの工程により、ＬＤＤ(Lightly Doped Drain) 構造
を有するｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネ
ル型ＭＩＳＦＥＴＱｎが略完成する。

【００４７】次に、図９に示すように、半導体基板１上
に膜厚３００nm程度のＳＯＧ膜１６をスピン塗布し、水
蒸気を含む４００℃程度の酸素雰囲気中でベーク処理を
行った後、さらに８００℃、１分程度の熱処理を行って
このＳＯＧ膜１６をデンシファイ（緻密化）する。ＳＯ
Ｇ膜１６には、例えばポリシラザン系の無機ＳＯＧを使
用する。

【００４８】ＳＯＧ膜１６は、ＢＰＳＧ膜などのグラス
フロー膜に比べてリフロー性が高く、微細なスペースの
ギャップフィル性に優れているので、フォトリソグラフ
ィの解像限界程度まで微細化されたゲート電極８Ａ（ワ
ード線ＷＬ）のスペースに埋め込んでもボイドが生じる
ことがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるので、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳ
ＦＥＴＱｐ）のソース、ドレインに打ち込まれた不純物
の熱拡散を抑制して浅接合化を図ることができ、さらに
熱処理時にゲート電極８Ａ（ワード線ＷＬ）およびゲー
ト電極８Ｂ、８Ｃを構成するメタル（Ｗ膜）が酸化する
のを抑制できるので、メモリセル選択用ＭＩＳＦＥＴＱ
ｓおよび周辺回路のＭＩＳＦＥＴの高性能化を実現する
ことができる。

【００４９】次に、図１０に示すように、ＳＯＧ膜１６
の上部に膜厚６００nm程度の酸化シリコン膜１７を堆積
し、次いでこの酸化シリコン膜１７をＣＭＰ法で研磨し
てその表面を平坦化した後、その上部に膜厚１００nm程
度の酸化シリコン膜１８を堆積する。上層の酸化シリコ
ン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の
酸化シリコン膜１７の表面の微細な傷を補修するために
堆積する。

【００５０】次に、図１１に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ^-型半導体領域９ａ（ソー
ス、ドレイン）の上部の酸化シリコン膜１８、１７を除
去し、次いで窒化シリコン膜１３とその下層の薄いゲー
ト酸化膜７を除去することにより、ｎ^-型半導体領域９
ａの一方の上部にコンタクトホール１９を形成し、他方
の上部にコンタクトホール２０を形成する。コンタクト
ホール１９は、メモリセル選択用ＭＩＳＦＥＴＱｓとビ
ット線とを接続するための導体膜（多結晶シリコン膜）
を埋め込むために形成し、コンタクトホール２０は、メ
モリセル選択用ＭＩＳＦＥＴＱｓと情報蓄積用容量素子
の一方の電極とを接続するための導体膜（多結晶シリコ
ン膜）を埋め込むために形成する。

【００５１】酸化シリコン膜１８、１７のエッチング
は、下層の窒化シリコン膜１３が除去されるのを防ぐた
めに、酸化シリコン膜１７を高い選択比でエッチングす
るガスを使用して行う。また、窒化シリコン膜１３のエ
ッチングは、半導体基板１や素子分離溝６の削れ量を最
小とするために、窒化シリコン膜１３を高い選択比でエ
ッチングするガスを使用して行う。さらに、このエッチ
ングは、窒化シリコン膜１３を異方的にエッチングする
ような条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の
側壁に窒化シリコン膜１３を残すようにする。これによ
り、底部の径がフォトリソグラフィの解像限界以下の微
細なコンタクトホール１９、２０がゲート電極８Ａ（ワ
ード線ＷＬ）のスペースに対して自己整合で形成され
る。

【００５２】図１２に示すように、コンタクトホール２
０は、Ｘ方向（ビット線ＢＬが延在する方向）の径とＹ
方向（ワード線ＷＬが延在する方向）の径がほぼ等しく
（０. ２４μｍ程度）なるように形成する。一方、コン
タクトホール１９（２個のメモリセル選択用ＭＩＳＦＥ
ＴＱｓによって共有されたｎ^-型半導体領域９ａ上のコ
ンタクトホール）は、Ｙ方向の径がＸ方向の径よりも大
きい略長方形の平面パターンで構成し、Ｙ方向に隣接す
る活性領域（Ｌ）の間の素子分離領域でビット線ＢＬと
接続する。また、コンタクトホール１９の素子分離溝６
上に延在した領域には、後の工程でこの領域に形成され
るスルーホール２２（ビット線ＢＬとコンタクトホール
１９とを接続するスルーホール）とのマスク合わせ余裕
を確保するために、ドグボーンを設けることによってＸ
およびＹ方向の径をコンタクトホール２０のそれよりも
大きくする（０. ３μｍ程度）。さらに、ビット線ＢＬ
とワード線ＷＬとの間の寄生容量を低減するために、コ
ンタクトホールのＸ方向の大きさは、活性領域上で素子
分離領域上よりも小さくする。なお、リソグラフィの解
像能力から、ドグボーンを形成することが困難な場合に
は、ドライエッチングおよびその後のウェット洗浄での
削れによる寸法シフトを利用して径を大きくする。

【００５３】次に、フォトレジスト膜２７を除去した
後、フッ酸系のエッチング液（例えばフッ酸＋フッ化ア
ンモニウム混液）を使って、コンタクトホール１９、２
０の底部に露出した半導体基板１の表面を洗浄し、ドラ
イエッチング残渣やフォトレジスト残渣などを除去す
る。このときコンタクトホール１９、２０の側壁に露出
したＳＯＧ膜１６もエッチング液に曝されるが、８００
℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１
６は、この処理を行わないＳＯＧ膜に比べてフッ酸系の
エッチング液に対する耐性が高いので、このウェットエ
ッチング処理によってコンタクトホール１９、２０の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール１９、２０の内部に埋
め込まれるプラグ２１同士のショートを確実に防止する
ことができる。

【００５４】また、上記コンタクトホール１９、２０を
形成した後、このコンタクトホール１９、２０を通じて
ｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち
込みすることによって、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのソース、ドレインよりも深い領域のｐ型ウエル２
にｎ型半導体層を形成してもよい。このｎ型半導体層
は、ソース、ドレインの端部に集中する電界を緩和する
効果があるので、ソース、ドレインの端部のリーク電流
を低減してメモリセルのリフレッシュ特性を向上させる
ことができる。

【００５５】次に、図１３に示すように、コンタクトホ
ール１９、２０の内部にプラグ２１を形成する。プラグ
２１は、コンタクトホール１９、２０の内部を含む酸化
シリコン膜１８の上部にｎ型不純物（例えばＡｓ（ヒ
素））をドープした膜厚３００nm程度の多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣ
ＭＰ法で研磨（またはエッチバック）してコンタクトホ
ール１９、２０の内部に残すことにより形成する。

【００５６】続いて、図１４に示すように、酸化シリコ
ン膜１８の上部に膜厚２００nm程度の酸化シリコン膜２
８をＣＶＤ法で堆積した後、窒素ガス雰囲気中で８００
℃、１分程度の熱処理を行う。この熱処理によって、プ
ラグ２１を構成する多結晶シリコン膜中のｎ型不純物が
コンタクトホール１９、２０の底部から半導体基板１の
表面、すなわちｐ型ウエル２の表面に拡散し、低抵抗の
ｎ型半導体領域（ソース、ドレイン）９が形成される。

【００５７】次に、図１５に示すように、フォトレジス
ト膜２９をマスクにしたドライエッチングでコンタクト
ホール１９の上部の酸化シリコン膜２８を除去し、ビッ
ト線が接続されるプラグ（導体層）２１の一部を露出さ
せることによって、直径０.２４μｍ程度のスルーホー
ル２２を形成する。また、このとき同時に周辺回路の酸
化シリコン膜２８、１８、１７、ＳＯＧ膜１６およびゲ
ート酸化膜７を除去することによって、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ⁺型半導体領域１０（ソース、ドレ
イン）の上部にコンタクトホール３０、３１を形成し、
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領域１１
（ソース、ドレイン）の上部にコンタクトホール３２、
３３を形成する。さらに、ｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極８Ｃの上部にコンタクトホール３４を形
成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂ
の上部に図示しないコンタクトホールを形成する。

【００５８】前記のように、コンタクトホール１９に
は、その上部に形成されるスルーホール２２を形成する
ためのフォトマスクの合わせ余裕を確保するために、ド
グボーンを設けてその径を大きくしてある。つまり、ス
ルーホール２２は、ビット線を接続するためのプラグ２
１上からずれないので、コンタクトホール１９の周囲の
絶縁膜が削られることはない。これにより、アスペクト
比が大きい（すなわち深い）周辺回路のコンタクトホー
ル３０〜３４と、コンタクトホール１９の上部のアスペ
クト比が小さい（すなわち浅い）スルーホール２２とを
同時に開孔することが可能となるので、スルーホール２
２とコンタクトホール３０〜３４とを別工程で形成する
場合に比べてフォトマスクを１枚減らすことができる。

【００５９】次に、図１６に示すように、コンタクトホ
ール３０〜３４の内部とスルーホール２２の内部とを含
む酸化シリコン膜２８の上部に膜厚４０nm程度のＴｉ膜
３６を堆積する。Ｔｉ膜３６は、アスペクト比が大きい
コンタクトホール３０〜３４の底部でも１０nm程度以上
の膜厚を確保できるよう、コリメーションスパッタなど
の高指向性スパッタリング法を用いて堆積する。

【００６０】続いて、Ｔｉ膜３６を大気に晒すことな
く、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒
程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０
℃、１分程度の熱処理を行う。この熱処理によって図１
７に示すように、コンタクトホール３０〜３３の底部の
Ｓｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのｎ⁺型半導体領域１０（ソース、ドレイ
ン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半
導体領域１１（ソース、ドレイン）の表面とに膜厚１０
nm程度のＴｉＳｉ₂（チタンシリサイド）層３７が形成
される。また、上記窒素ガス雰囲気中での熱処理によっ
て、コンタクトホール３０〜３４の側壁に堆積した薄い
Ｔｉ膜３６の表面が窒化され、Ｓｉと反応し難い安定な
膜となる。

【００６１】なおこのとき、酸化シリコン膜２８の上部
のＴｉ膜３６の表面も窒化されるが、表面以外の部分は
窒化されずに未反応のまま残る。また、スルーホール２
２の底部のプラグ２１の表面には、プラグ２１を構成す
る多結晶シリコン膜とＴｉ膜３６との反応によってＴｉ
Ｓｉ₂層３７が形成される。

【００６２】コンタクトホール３０〜３３の底部にＴｉ
Ｓｉ₂層３７を形成することにより、次の工程でコンタ
クトホール３０〜３３の内部に形成されるプラグ３５
と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ⁺
型半導体領域１０、ｐ⁺型半導体領域１１）とが接触す
る部分のコンタクト抵抗を１ｋΩ以下まで低減すること
ができるので、センスアンプＳＡやワードドライバＷＤ
などの周辺回路の高速動作が可能となる。コンタクトホ
ール３０〜３３の底部のシリサイド層は、ＴｉＳｉ₂以
外の高融点金属シリサイド、例えばＣｏＳｉ₂（コバル
トシリサイド）、ＴａＳｉ₂（タンタルシリサイド）、
ＭｏＳｉ₂（モリブデンシリサイド）などで構成するこ
ともできる。

【００６３】次に、図１８に示すように、Ｔｉ膜３６の
上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積
する。ＣＶＤ法は、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール３０〜３４の底部に平坦部と同程度の膜厚のＴ
ｉＮ膜４０を堆積することができる。続いて、六フッ化
タングステン（ＷＦ₆）、水素およびモノシラン（Ｓｉ
Ｈ₄）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の
上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部をＷ膜４１で完全に埋め込む。

【００６４】次に、図１９に示すように、ＣＭＰ法を用
いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４
０およびＴｉ膜３６を除去（ポリッシュバック）するこ
とにより、コンタクトホール３０〜３４およびスルーホ
ール２２のそれぞれの内部に上記Ｗ膜４１、ＴｉＮ膜４
０およびＴｉ膜３６で構成されたプラグ３５を形成す
る。このプラグ３５は、酸化シリコン膜２８の上部のＷ
膜４１、ＴｉＮ膜４０およびＴｉ膜３６をドライエッチ
ングで除去（エッチバック）することによって形成して
もよい。

【００６５】上記プラグ３５は、高融点金属であるＷ膜
４１を主体として構成されているために抵抗が低いと共
に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴ
ｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フ
ッ化タングステンとＳｉとが反応して欠陥( エンクロー
チメントやワームホール) が発生するのを防止するバリ
ア層として機能すると共に、後の高温熱処理工程でＷ膜
４１とＳｉ基板とが反応（シリサイド化反応）するのを
防止するバリア層として機能する。このバリア層には、
ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを
使用することもできる。

【００６６】プラグ３５は、Ｗ膜４１を使用せずにＴｉ
Ｎ膜４０を主体として構成してもよい。すなわち、コン
タクトホール３０〜３４およびスルーホール２２のそれ
ぞれの内部に厚い膜厚のＴｉＮ膜４０を埋め込んでプラ
グ３５を形成してもよい。この場合は、Ｗ膜４１を主体
として構成した場合に比べてプラグ３５の抵抗が幾分高
くなるが、次の工程で酸化シリコン膜２８の上部に堆積
するＷ膜４２をドライエッチングしてビット線ＢＬと周
辺回路の第１層目の配線２３〜２６とを形成する際にＴ
ｉＮ膜４０がエッチングストッパとなるので、配線２３
〜２６とコンタクトホール３０〜３４の合わせずれマー
ジンが格段に向上し、配線２３〜２６のレイアウトの自
由度が大幅に向上する。

【００６７】次に、図２０に示すように、酸化シリコン
膜２８の上部に膜厚１００nm程度のＷ膜４２をスパッタ
リング法で堆積した後、図２１に示すように、Ｗ膜４２
の上部に形成したフォトレジスト膜４３をマスクにして
Ｗ膜４２をドライエッチングすることにより、ビット線
ＢＬおよび周辺回路の第１層目の配線２３〜２６を形成
する。ビット線ＢＬおよび配線２３〜２６は、ＣＶＤ法
で堆積したＷ膜や、Ｗ膜とＴｉＮ膜との積層膜を使って
形成してもよい。

【００６８】ビット線ＢＬは、スルーホール２２および
その下部のコンタクトホール１９の内部のプラグ３５、
２１を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインの一方（２個のメモリセル選択用ＭＩＳＦ
ＥＴＱｓによって共有されたｎ型半導体領域９）と電気
的に接続される。配線２３〜２６は、酸化シリコン膜２
８、１８、１７およびＳＯＧ膜１６に形成されたコンタ
クトホール３０〜３４の内部のプラグ３５を通じて周辺
回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、
ｐチャネル型ＭＩＳＦＥＴＱｐ）と電気的に接続され
る。

【００６９】Ｗ膜４２をドライエッチングしてビット線
ＢＬを形成するときは、フォトレジスト膜４３のビット
線パターン４３ａの幅をフォトリソグラフィの解像限界
で決まる最小加工寸法またはそれよりも微細な寸法で形
成する。ビット線ＢＬの幅を微細な寸法で構成すること
により、ビット線の寄生容量を低減することができるの
で、動作速度の向上したＤＲＡＭを実現することができ
る。また、ビット線ＢＬの幅を細くすることにより、そ
の分、ビット線ＢＬのスペースを広くすることができる
ので、後の工程でビット線ＢＬのスペース領域に形成さ
れるスルーホール（情報蓄積用容量素子Ｃとコンタクト
ホール２０とを接続するスルーホール）とビット線ＢＬ
とのマスク合わせ余裕を十分に確保することができる。
さらに、ビット線ＢＬを金属（Ｗ）で構成することによ
り、そのシート抵抗を２Ω／□程度にまで低減できるの
で、情報の読み出し、書き込みを高速で行うことができ
る。また、ビット線ＢＬと後述する周辺回路の配線２３
〜２６とを同一の工程で同時に形成することができるの
で、ＤＲＡＭの製造工程を簡略化することができる。ま
た、ビット線ＢＬを耐熱性およびエレクトロマイグレー
ション耐性の高い金属（Ｗ）で構成することにより、ビ
ット線ＢＬの幅をフォトリソグラフィの解像限界以下ま
で微細化した場合でも、断線を確実に防止することがで
きる。

【００７０】（実施の形態２）本実施の形態では、上記
したコンタクトホール１９の上部のスルーホール２２と
周辺回路のコンタクトホール３０〜３４とを同時に形成
する際に、前記実施の形態１よりも径の小さいスルーホ
ール２２を形成する方法を説明する。

【００７１】まず、メモリアレイにメモリセル選択用Ｍ
ＩＳＦＥＴＱｓを形成し、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形
成した後、図２２に示すように、それらの上部にＳＯＧ
膜１６、酸化シリコン膜１７および酸化シリコン膜１８
を順次堆積する。ここまでの工程は、前記実施の形態１
の図１０までの工程と同じである。

【００７２】次に、図２３に示すように、フォトレジス
ト膜をマスクにしたドライエッチングでメモリセル選択
用ＭＩＳＦＥＴＱｓのｎ^-型半導体領域（ソース、ドレ
イン）９ａの上部の酸化シリコン膜１８、１７を除去
し、次いで窒化シリコン膜１３とその下層の薄いゲート
酸化膜７を除去することにより、ｎ^-型半導体領域（ソ
ース、ドレイン）９ａの一方の上部にコンタクトホール
１９を形成し、他方の上部にコンタクトホール２０を形
成する。このとき、本実施の形態ではコンタクトホール
１９にドグボーンを設けない。すなわち、コンタクトホ
ール１９のＸ方向（ビット線ＢＬが延在する方向）の径
を、コンタクトホール２０のＸ方向の径と同じく、最小
加工寸法と同程度（０. ２４μｍ程度）にする。なお、
Ｙ方向の径は、前記実施の形態１と同じである。

【００７３】次に、図２４に示すように、コンタクトホ
ール１９、２０の内部に前記実施の形態１と同じ方法で
プラグ２１を形成し、次いで酸化シリコン膜１８の上部
にＣＶＤ法で酸化シリコン膜２８を堆積した後、半導体
基板１を熱処理してコンタクトホール１９、２０の底部
に低抵抗のｎ型半導体領域（ソース、ドレイン）９を形
成する。

【００７４】次に、図２５に示すように、酸化シリコン
膜２８の上部に膜厚２００nm程度の多結晶シリコン膜４
４をＣＶＤ法で堆積した後、フォトレジスト膜をマスク
にしてこの多結晶シリコン膜４４をドライエッチングす
ることにより、コンタクトホール１９の上方にスルーホ
ール４５を形成する。このスルーホール４５は、その直
径が最小加工寸法と同程度（例えば０. ２４μｍ）とな
るように形成する。また、このとき同時に、周辺回路の
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域１０
（ソース、ドレイン）の上方にスルーホール４６、４７
を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導
体領域１１（ソース、ドレイン）の上方にスルーホール
４８、４９を形成する。さらに、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのゲート電極８Ｃの上方にスルーホール５０を
形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８
Ｂの上方に図示しないスルーホールを形成する。

【００７５】次に、図２６に示すように、スルーホール
４５〜５０の側壁に多結晶シリコン膜で構成されたサイ
ドウォールスペーサ５１を形成する。サイドウォールス
ペーサ５１は、スルーホール４５〜５０の内部を含む多
結晶シリコン膜４４の上部に膜厚６０nm程度の薄い第２
の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した
後、この多結晶シリコン膜を異方性エッチングしてスル
ーホール４５〜５０の側壁に残すことにより形成する。
このサイドウォールスペーサ５１を形成することによ
り、スルーホール４５〜５０の径が最小加工寸法よりも
微細になる。

【００７６】次に、図２７に示すように、多結晶シリコ
ン膜４４とサイドウォールスペーサ５１とをマスクにし
たドライエッチングでコンタクトホール１９の上部の酸
化シリコン膜２８を除去することによって、最小加工寸
法よりも微細な径のスルーホール２２を形成する。ま
た、このとき同時に周辺回路の酸化シリコン膜２８、１
８、１７、ＳＯＧ膜１６を除去することによって、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域１０（ソ
ース、ドレイン）の上部にコンタクトホール３０、３１
を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導
体領域１１（ソース、ドレイン）の上部にコンタクトホ
ール３２、３３を形成する。さらに、ｐチャネル型ＭＩ
ＳＦＥＴＱｐのゲート電極８Ｃの上部にコンタクトホー
ル３４を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極８Ｂの上部に図示しないコンタクトホールを形成
する。

【００７７】本実施の形態によれば、直径が最小加工寸
法程度のコンタクトホール１９の上部にそれよりも微細
な径のスルーホール２２を形成するので、スルーホール
２２を形成する際にコンタクトホール１９の周囲の絶縁
膜が削られることはない。これにより、アスペクト比が
大きい周辺回路のコンタクトホール３０〜３４を開孔す
る工程で、コンタクトホール１９の上部の浅いスルーホ
ール２２を同時に開孔することが可能となるので、スル
ーホール２２とコンタクトホール３０〜３４とを別工程
で形成する場合に比べてフォトマスクを１枚減らすこと
ができる。

【００７８】また、前記実施の形態１では、コンタクト
ホール１９にドグボーンを形成してその径を大きくする
ので、隣接するコンタクトホール２０とのスペースが狭
くなり、メモリセルを微細化したときにコンタクトホー
ル１９、２０内のプラグ２１同士がショートする危険が
高くなる。本実施の形態では、これとは逆にコンタクト
ホール１９の径を小さくするので微細化に有利である。
ただし、前記実施の形態１の方法は、酸化シリコン膜２
８の上部に多結晶シリコン膜４４を堆積したり、サイド
ウォールスペーサ５１を形成したりする必要がないの
で、本実施の形態の方法に比べて工程が簡略になる。

【００７９】その後、多結晶シリコン膜４４とサイドウ
ォールスペーサ５１とをエッチバックで除去した後、図
２８に示すように、スルーホール２２の内部と周辺回路
のコンタクトホール３０〜３４の内部とにプラグ３５を
形成し、さらに酸化シリコン膜２８の上部にビット線Ｂ
Ｌと周辺回路の配線２３〜２６とを形成する。プラグ３
５、ビット線ＢＬおよび配線２３〜２６は、前記実施の
形態１と同じ方法で形成する。なお、本実施の形態の製
造方法では、周辺回路のコンタクトホール３０〜３４の
径が前記実施の形態１に比べて小さくなるのでコンタク
ト抵抗が増大する。これを防ぐためには、前記図２６に
示した多結晶シリコン膜４４に形成されるスルーホール
４６〜５０の径をスルーホール４５の径よりも大きくす
ればよい。

【００８０】（実施の形態３）本実施の形態では、ビッ
ト線ＢＬおよび周辺回路の第１層目の配線２３〜２６を
形成した以降の製造プロセスを説明する。ビット線ＢＬ
および配線２３〜２６を形成するまでのプロセスは、前
記実施の形態１または実施の形態２と同じでもよく、ス
ルーホール２２とコンタクトホール３０〜３４とを別工
程で形成するプロセスでもよい。

【００８１】まず、図２９に示すように、ビット線ＢＬ
と第１層目の配線２３〜２６のそれぞれの上部に膜厚１
００nm程度の酸化シリコン膜３８を堆積し、続いて酸化
シリコン膜３８の上部に膜厚２５０nm程度のＳＯＧ膜３
９をスピン塗布した後、水蒸気を含む４００℃程度の酸
素雰囲気中でベーク処理を行い、さらに８００℃、１分
程度の熱処理を行ってデンシファイ（緻密化）すること
により、ＳＯＧ膜３９の表面を平坦化する。

【００８２】なお、ここでは、酸化シリコン膜３８とＳ
ＯＧ膜３９でビット線上を平坦化したが、ビット線ＢＬ
と第１層目の配線２３〜２６による段差が小さい場合に
は、ＳＯＧ膜３９を使用せずに酸化シリコン膜３８を厚
く堆積するだけで平坦化を図ることもできる。他方、ビ
ット線ＢＬと配線２３〜２６の密度差が大きく、ＳＯＧ
膜３９だけでは十分な平坦性が得られないような場合に
は、ＳＯＧ膜３９の表面をＣＭＰ法で研磨し、さらにそ
の上部にＳＯＧ膜３９の表面の微細な研磨傷を補修する
ための酸化シリコン膜を堆積してもよい。また、ＳＯＧ
膜３９をデンシファイする温度をあまり高くできないよ
うな場合には、その耐湿性の低下を補うために、その上
部にさらに酸化シリコン膜を堆積してもよい。

【００８３】次に、図３０に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣ
ＶＤ法で堆積した後、フォトレジスト膜（図示せず）を
マスクにしてこの多結晶シリコン膜７０をドライエッチ
ングすることにより、コンタクトホール２０の上方にス
ルーホール７１を形成する。このスルーホール７１は、
その径が最小加工寸法と同程度（例えば０. ２４μｍ）
となるように形成する。

【００８４】次に、図３１に示すように、スルーホール
７１の側壁に多結晶シリコン膜で構成されたサイドウォ
ールスペーサ７２を形成する。サイドウォールスペーサ
７２は、スルーホール７１の内部を含む多結晶シリコン
膜７０の上部に膜厚６０nm程度の薄い第２の多結晶シリ
コン膜（図示せず）をＣＶＤ法で堆積した後、この多結
晶シリコン膜を異方性エッチングしてスルーホール７１
の側壁に残すことにより形成する。このサイドウォール
スペーサ７２を形成することにより、スルーホール７１
の内径が最小加工寸法よりも微細（例えば０. １４μ
ｍ）になる。

【００８５】次に、図３２に示すように、多結晶シリコ
ン膜７０とサイドウォールスペーサ７２とをマスクにし
て下層の絶縁膜（ＳＯＧ膜３９、酸化シリコン膜３８、
２８）をドライエッチングすることにより、ビット線Ｂ
Ｌとこれに隣接するビット線ＢＬとのスペース領域を通
ってコンタクトホール２０に達するスルーホール５２を
形成する。

【００８６】スルーホール５２は、最小加工寸法よりも
微細な径を有するスルーホール７１をマスクにして形成
されるので、その径は最小加工寸法よりも微細になる。
これにより、ビット線ＢＬのスペース領域とスルーホー
ル５２との合わせマージンを十分に確保することができ
るので、次の工程でスルーホール５２の内部に埋め込ま
れるプラグがビット線ＢＬまたはその下部のプラグ３５
とショートすることはない。

【００８７】次に、スルーホール５２の内部を含む多結
晶シリコン膜７０の上部にｎ型不純物（例えばＰ（リ
ン））をドープした膜厚２００nm程度の多結晶シリコン
膜（図示せず）をＣＶＤ法で堆積した後、この多結晶シ
リコン膜を多結晶シリコン膜７０およびサイドウォール
スペーサ７２と共にエッチバックすることにより、図３
３に示すように、スルーホール５２の内部にｎ型の多結
晶シリコン膜で構成されたプラグ５３を形成する。

【００８８】次に、図３４に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の窒化シリコン膜５４をＣＶ
Ｄ法で堆積する。メモリアレイの窒化シリコン膜５４
は、後述する情報蓄積用容量素子の下部電極を形成する
工程で酸化シリコン膜をエッチングする際のエッチング
ストッパとして使用されるので周辺回路には不要の絶縁
膜であるが、本実施の形態では、周辺回路の窒化シリコ
ン膜５４を除去せずに残しておく。

【００８９】次に、図３５に示すように、窒化シリコン
膜５４の上部にＣＶＤ法で酸化シリコン膜５５を堆積し
た後、フォトレジスト膜（図示せず）をマスクにして酸
化シリコン膜５５およびその下部の窒化シリコン膜５４
をドライエッチングすることにより、スルーホール５２
の上部に凹溝７３を形成する。情報蓄積用容量素子の下
部電極は、この凹溝７３の内壁に沿って形成されるの
で、下部電極の表面積を大きくして蓄積電荷量を増やす
ためには、酸化シリコン膜５５を厚い膜厚（例えば１.
３μｍ程度）で堆積する必要がある。メモリアレイの端
部に形成される凹溝７３Ａは、図３６に示すように、メ
モリアレイの周囲を囲むように配置され、メモリアレイ
とその外側の厚い酸化シリコン膜５５とを分離するため
に形成される。

【００９０】前記のように、本実施の形態では、周辺回
路に窒化シリコン膜５４を残しておくので、窒化シリコ
ン膜５４の上部に堆積した酸化シリコン膜５５の下地に
段差が生じない。これにより、酸化シリコン膜５５の表
面の平坦性が向上するので、フォトレジスト膜をマスク
にしたドライエッチングでスルーホール５２の上部に凹
溝７３を形成する工程でリソグラフィの解像マージンが
向上する。

【００９１】次に、図３７に示すように、凹溝７３の内
部を含む酸化シリコン膜５５の上部にｎ型不純物（例え
ばＰ（リン））をドープした膜厚６０nm程度の多結晶シ
リコン膜５６ＡをＣＶＤ法で堆積する。この多結晶シリ
コン膜５６Ａは、情報蓄積用容量素子の下部電極材料と
して使用される。

【００９２】次に、図３８に示すように、凹溝７３の内
部を含む多結晶シリコン膜５６Ａの上部に膜厚３００nm
程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程
度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝
７３の外部のＳＯＧ膜７４をエッチバックして除去す
る。本実施の形態では、周辺回路に窒化シリコン膜５４
を残しておくことにより、その上部に堆積した酸化シリ
コン膜５５および多結晶シリコン膜５６Ａが半導体基板
１の全面でほぼ平坦となるので、多結晶シリコン膜５６
Ａの上部に堆積したＳＯＧ膜７４をエッチバックすると
きの制御性が向上する。

【００９３】次に、図３９に示すように、周辺回路の多
結晶シリコン膜５６Ａの上部をフォトレジスト膜７５で
覆い、メモリアレイの酸化シリコン膜５５の上部の多結
晶シリコン膜５６Ａを異方性エッチングして除去するこ
とにより、凹溝７３の内壁に沿って下部電極５６が形成
される。下部電極５６は、多結晶シリコン膜５６Ａ以外
の導体膜で、次の工程で行う高温熱処理によって劣化し
ない程度の耐熱性および耐酸化性を備えた導電材料、例
えばＷ、Ｒｕ（ルテニウム）などの高融点金属や、Ｒｕ
Ｏ（酸化ルテニウム）、ＩｒＯ（酸化イリジウム）など
の導電性金属酸化物で構成することもできる。

【００９４】次に、図４０に示すように、凹溝７３と凹
溝７３との隙間に残った酸化シリコン膜５５、および凹
溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液
で同時に除去した後、フォトレジスト膜（図示せず）を
マスクにしたドライエッチングで周辺回路の多結晶シリ
コン膜５６Ａを除去することによって、筒型の下部電極
５６が完成する。凹溝の隙間の酸化シリコン膜５５の底
部には窒化シリコン膜５４が形成されているので、酸化
シリコン膜５５をウェットエッチングするときに下層の
ＳＯＧ膜３９がエッチングされることはない。またこの
とき、周辺回路の表面は多結晶シリコン膜５６Ａで覆わ
れているので、その下層の厚い酸化シリコン膜５５がエ
ッチングされることはない。

【００９５】周辺回路に窒化シリコン膜５４を残すこと
により、後の工程で情報蓄積用容量素子の上層に形成さ
れる層間絶縁膜の表面がメモリアレイと周辺回路とでほ
ぼ同じ高さになる。これにより、層間絶縁膜の上部に形
成される第２層目の配線、さらにその上部に形成される
第３層目の配線、および第２層目と第３層目の配線間を
接続するスルーホールの形成が容易になる。

【００９６】次に、アンモニア雰囲気中で８００℃、３
分程度の熱処理を行って下部電極５６の表面に薄い窒化
膜（図示せず）を形成した後、図４１に示すように、下
部電極５６の上部に膜厚１４nm程度の薄いＴａ₂Ｏ₅(酸
化タンタル) 膜５７を堆積する。下部電極５６の表面の
窒化膜は、下部電極５６を構成する多結晶シリコン膜
（５６Ａ）が次に行う熱処理によって酸化されるのを防
ぐために形成する。また、Ｔａ₂Ｏ₅膜５７は、例えば
ペンタエトキシタンタル（Ｔａ（ＯＣ₂Ｈ₅）₅）をソ
ースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積
したＴａ₂Ｏ₅膜５７はステップカバレージがよいの
で、立体的な筒型形状を有する下部電極５６の表面全体
にほぼ均一な膜厚で堆積される。

【００９７】続いて、８００℃の酸化性雰囲気中でＴａ
₂Ｏ₅膜５７を３分程度熱処理する。この高温熱処理を
行うことによって、膜中の結晶欠陥が修復され、良質な
高誘電体膜となる。これにより、情報蓄積用容量素子Ｃ
のリーク電流を低減することができるので、リフレッシ
ュ特性の向上したＤＲＡＭを製造することができる。

【００９８】また、情報蓄積用容量素子Ｃの下部電極５
６を立体的な筒型形状にしてその表面積を大きくし、か
つ容量絶縁膜を誘電率が２０〜２５程度のＴａ₂Ｏ₅膜
５７で構成することにより、メモリセルを微細化しても
情報の保持に十分な蓄積電荷量を確保することが可能と
なる。

【００９９】また、Ｔａ₂Ｏ₅膜５７の堆積に先だって
形成される下層のビット線ＢＬおよび第１層目の配線２
３〜２６を、酸化シリコン系の絶縁膜との密着性が良好
なＷ膜で構成したことにより、Ｔａ₂Ｏ₅膜５７の高温
熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥
がれを引き起こす不良を確実に防止することができる。

【０１００】また、ビット線を耐熱性の高いＷ膜で構成
したことにより、最小加工寸法以下の微細な幅で形成さ
れたビット線ＢＬがＴａ₂Ｏ₅膜５７の高温熱処理に起
因して劣化したり断線したりする不良を確実に防止する
ことができる。さらに、周辺回路のＭＩＳＦＥＴと第１
層目の配線２３〜２６とを接続するコンタクトホール３
０〜３５の内部のプラグ３５を耐熱性の高い導電材料
（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔ
ａ₂Ｏ₅膜５７の高温熱処理に起因してソース、ドレイ
ンのリーク電流が増大したり、コンタクト抵抗が増大し
たりする不具合を防止することができる。

【０１０１】情報蓄積用容量素子Ｃの容量絶縁膜は、例
えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ₃（チタン酸バリウ
ム）、ＰｂＴｉＯ₃（チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
_XＴｉ_1-XＯ₃）、ＰＬＴ（ＰｂＬａ_XＴｉ
_1-XＯ₃）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体膜で構成することもできる。

【０１０２】次に、図４２に示すように、Ｔａ₂Ｏ₅膜
５７の上部にＣＶＤ法とスパッタリング法とを併用して
ＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでＴｉＮ膜およびＴａ₂Ｏ₅膜５７
をパターニングすることにより、ＴｉＮ膜からなる上部
電極５８と、Ｔａ₂Ｏ₅膜５７からなる容量絶縁膜と、
多結晶シリコン膜（５６Ａ）からなる下部電極５６とで
構成された情報蓄積用容量素子Ｃを形成する。また、こ
こまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されたメモリセルが完成する。情報蓄積用容量素子
Ｃの上部電極５８は、ＴｉＮ膜以外の導体膜、例えばＷ
膜などで構成することもできる。

【０１０３】本実施の形態によれば、エッチングストッ
パ用の窒化シリコン膜５４を周辺回路に残し、フォトレ
ジスト膜をマスクにしたドライエッチングで周辺回路の
窒化シリコン膜５４を除去する工程を不要とすることに
より、フォトマスクを１枚減らすことができる。

【０１０４】（実施の形態４）本実施の形態では、メモ
リセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一
方（ｎ型半導体領域９）の上部に、以下に示す方法でコ
ンタクトホール２０を形成する。

【０１０５】まず、メモリアレイにメモリセル選択用Ｍ
ＩＳＦＥＴＱｓを形成し、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形
成した後、図４３に示すように、それらの上部にＳＯＧ
膜１６、酸化シリコン膜１７および酸化シリコン膜１８
を堆積する。ここまでの工程は、前記実施の形態１と同
じである。

【０１０６】次に、図４４に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｓとビット線ＢＬとを接続するため
の導体層（プラグ２１）を形成する領域に開孔を形成し
たフォトレジスト膜（図示せず）をマスクにしたドライ
エッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインの一方の上部の酸化シリコン膜１８、１７
を除去し、次いで窒化シリコン膜１３とその下層の薄い
ゲート酸化膜７を除去することにより、ｎ^-型半導体領
域（ソース、ドレイン）９ａの一方の上部にコンタクト
ホール１９をワード線ＷＬに対して自己整合で形成す
る。このとき、本実施の形態ではコンタクトホール１９
のみを形成し、メモリセル選択用ＭＩＳＦＥＴＱｓのソ
ース、ドレインの他方の上部にはコンタクトホール２０
を形成しない。また、図４５に示すように、コンタクト
ホール１９は前記実施の形態１と同様、その上部に形成
されるスルーホール２２とのマスク合わせ余裕を確保す
るために、ドグボーンを設けてその径を大きくする
（０. ３μｍ程度）。

【０１０７】次に、図４６に示すように、前記実施の形
態１と同じ方法でコンタクトホール１９の内部にプラグ
２１を形成し、次いで酸化シリコン膜１８の上部にＣＶ
Ｄ法で酸化シリコン膜２８を堆積した後、図４７に示す
ように、前記実施の形態１と同じ方法でコンタクトホー
ル１９の上部にスルーホール２２を形成し、さらにプラ
グ３５の上部にビット線ＢＬを形成する。また、周辺回
路に形成したコンタクトホール３０〜３４の内部にプラ
グ３５し、さらにプラグ３５の上部に配線２３〜２６を
形成する。このとき、スルーホール２２とコンタクトホ
ール３０〜３４は同時に形成する。

【０１０８】次に、図４８に示すように、ビット線ＢＬ
と第１層目の配線２３〜２６のそれぞれの上部に酸化シ
リコン膜３８およびＳＯＧ膜３９を堆積し、さらにその
上部に多結晶シリコン膜７０を堆積した後、フォトレジ
スト膜をマスクにして多結晶シリコン膜７０をドライエ
ッチングすることにより、メモリセル選択用ＭＩＳＦＥ
ＴＱｓのソース、ドレインの他方の上方にスルーホール
７１を形成し、さらにこのスルーホール７１の側壁にサ
イドウォールスペーサ７２を形成する。

【０１０９】スルーホール７１は、その直径が最小加工
寸法と同程度（例えば０. ２４μｍ）となるように形成
する。また、サイドウォールスペーサ７２は、スルーホ
ール７１の内部を含む多結晶シリコン膜７０の上部に堆
積した多結晶シリコン膜を異方性エッチングしてスルー
ホール７１の側壁に残すことにより形成する。このサイ
ドウォールスペーサ７２１を形成することにより、スル
ーホール７１の径が最小加工寸法よりも微細（例えば
０. １４μｍ）になる。

【０１１０】次に、図４９に示すように、多結晶シリコ
ン膜７０とサイドウォールスペーサ７２とをマスクにし
てスルーホール７１の下部の絶縁膜（ＳＯＧ膜３９、酸
化シリコン膜３８、２８、１８、１７、ＳＯＧ膜１６お
よび窒化シリコン膜１３）をドライエッチングすること
により、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、
ドレインの他方の上部にコンタクトホール２０を形成す
る。

【０１１１】その後、図５０に示すように、コンタクト
ホール２０の内部を含むＳＯＧ膜３９の上部に堆積した
ｎ型の多結晶シリコン膜（図示せず）をエッチバックす
ることにより、コンタクトホール２０の内部にプラグ２
１を形成する。

【０１１２】本実施の形態によれば、前記実施の形態１
と同様、周辺回路のコンタクトホール３０〜３４を開孔
する工程で、コンタクトホール１９の上部のスルーホー
ル２２を同時に開孔するので、スルーホール２２とコン
タクトホール３０〜３４とを別工程で形成する場合に比
べてフォトマスクを１枚減らすことができる。なお、本
実施の形態では、コンタクトホール２０とコンタクトホ
ール１９を別工程で形成するが、コンタクトホール２０
とその上部のスルーホール（図３２のスルーホール５２
に相当）とを同時に形成するので、これによってフォト
マスクが増えることはない。

【０１１３】（実施の形態５）本実施の形態では、ビッ
ト線ＢＬおよび周辺回路の第１層目の配線２３〜２６を
形成した以降の製造プロセスを説明する。ビット線ＢＬ
および配線２３〜２６を形成するまでのプロセスは、前
記実施の形態１または実施の形態２と同じでもよく、ス
ルーホール２２とコンタクトホール３０〜３４とを別工
程で形成するプロセスでもよい。

【０１１４】まず、図５１に示すように、ビット線ＢＬ
の上部の厚い酸化シリコン膜５５に形成した凹溝７３の
上部に多結晶シリコン膜５６Ａを堆積し、さらに多結晶
シリコン膜５６Ａの上部にＳＯＧ膜７４をスピン塗布し
た後、凹溝７３の外部のＳＯＧ膜７４をエッチバックし
て除去する。続いて図５２に示すように、周辺回路の多
結晶シリコン膜５６Ａの上部をフォトレジスト膜７５で
覆い、メモリアレイの酸化シリコン膜５５上に堆積され
た多結晶シリコン膜５６Ａをエッチバックして除去する
ことにより、凹溝７３の内壁に沿って下部電極５６を形
成する。ここまでの工程は、前記実施の形態３と同じで
ある。

【０１１５】次に、図５３に示すように、凹溝７３と凹
溝７３との隙間に残った酸化シリコン膜５５、および凹
溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液
で同時に除去する。前記実施の形態３では、この後にフ
ォトレジスト膜（７５）をマスクにしたドライエッチン
グで周辺回路の多結晶シリコン膜５６Ａを除去した（図
３９参照）が、本実施の形態では周辺回路の多結晶シリ
コン膜５６Ａをエッチングせずに残しておく。

【０１１６】次に、図５４に示すように、下部電極５６
および周辺回路の多結晶シリコン膜５６Ａの上部にＴａ
₂Ｏ₅膜５７を堆積し、続いて８００℃、３分程度の熱
処理を行ってＴａ₂Ｏ₅膜５７の結晶欠陥を修復した
後、その上部にＣＶＤ法とスパッタリング法とを併用し
てＴｉＮ膜５８Ａを堆積する。

【０１１７】次に、図５５に示すように、メモリアレイ
を覆い、周辺回路を露出したフォトレジスト膜７６をマ
スクにしてＴｉＮ膜５８Ａ、Ｔａ₂Ｏ₅膜５７および多
結晶シリコン膜５６Ａを一回のエッチングで連続してパ
ターニングすることによって、ＴｉＮ膜５８Ａからなる
上部電極５８と、Ｔａ₂Ｏ₅膜５７からなる容量絶縁膜
と、多結晶シリコン膜５６Ａからなる下部電極５６とで
構成された情報蓄積用容量素子Ｃを形成する。このとき
のエッチングガスは、例えばＢＣｌ₃＋Ｃｌ₂を使用す
る。

【０１１８】上記した３層の膜を一回のエッチングでパ
ターニングする場合、フォトレジスト膜７６の端部、す
なわちメモリアレイと周辺回路との境界部付近で上部電
極５８（ＴｉＮ膜５８Ａ）と下部電極５６（多結晶シリ
コン膜５６Ａ）とがショートすることがあるが、前記図
３６に示したように、メモリアレイの最外周部の凹溝７
３Ａは、メモリアレイを取り巻く帯状の溝を構成してい
るので、この凹溝７３Ａの内壁に沿って形成された多結
晶シリコン膜５６Ａはフローティング電位となってお
り、実際に動作する情報蓄積用容量素子Ｃの電位に影響
を与えることはない。すなわち、多結晶シリコン膜５６
Ａは、メモリセルの情報蓄積用容量素子Ｃの下部電極５
６と電気的に絶縁されているので、多結晶シリコン膜５
６Ａがシート抵抗８とショートしても問題はない。

【０１１９】このように、本実施の形態によれば、Ｔｉ
Ｎ膜５８Ａ、Ｔａ₂Ｏ₅膜５７および多結晶シリコン膜
５６Ａを一回のエッチングで連続してパターニングする
ので、ＴｉＮ膜５８ＡおよびＴａ₂Ｏ₅膜５７のパター
ニングと多結晶シリコン膜５６Ａのパターニングとを別
工程で行う場合に比べてフォトマスクを１枚減らすこと
ができる。

【０１２０】（実施の形態６）本実施の形態では、ビッ
ト線ＢＬおよび周辺回路の第１層目の配線２３〜２６を
形成した以降の製造プロセスのうち、特にアライメント
マークやＴＥＧパターンといった大面積のパターンを形
成するプロセスを説明する。

【０１２１】前記実施の形態３で説明したように、ビッ
ト線ＢＬの上部に情報蓄積用容量素子Ｃを形成する工程
では、まず、ビット線ＢＬの上部に堆積した窒化シリコ
ン膜５４の上部にＣＶＤ法で酸化シリコン膜５５を堆積
した後、フォトレジスト膜をマスクにして酸化シリコン
膜５５およびその下部の窒化シリコン膜５４をドライエ
ッチングすることにより、メモリアレイに凹溝７３を形
成し、メモリアレイと周辺回路との境界部にメモリアレ
イを囲む凹溝７３Ａを形成する（図３５参照）。

【０１２２】このときに使用するフォトレジスト膜に凹
溝７３、７３Ａのパターンを転写するフォトマスク（レ
チクル）には、フォトマスク（レチクル）と半導体基板
とを位置合わせするために使用するアライメントマーク
やＴＥＧパターンのように、凹溝７３、７３Ａに比べて
面積の大きいパターンが形成されていることから、アラ
イメントマークやＴＥＧパターンが形成される領域の酸
化シリコン膜５５には、図５６、図５７に示すように、
これらの大面積パターンに対応する大面積でかつ深い凹
溝７３Ｂが形成される。

【０１２３】そのため、次の工程でこれらの凹溝７３、
７３Ａの内部を含む酸化シリコン膜５５の上部に下部電
極用の多結晶シリコン膜５６Ａを堆積し（図３７参
照）、続いてその上部にこれらの凹溝７３、７３Ａを埋
め込むのに十分な膜厚の厚いＳＯＧ膜７４を塗布した場
合、図５８に示すように、前述したアライメントマーク
やＴＥＧパターンに対応する大面積で深い凹溝７３Ｂの
内部にはＳＯＧ膜７４が十分に埋め込まれないので、こ
のＳＯＧ膜７４をエッチバックして多結晶シリコン膜５
６Ａを露出させる際（図３８参照）、凹溝７３Ｂの中央
部すなわちＳＯＧ膜７４の膜厚が薄い部分が深くエッチ
ングされて多結晶シリコン膜５６Ａが削られてしまう恐
れがある。凹溝７３Ｂの底の多結晶シリコン膜５６Ａが
削られて下地の酸化シリコン膜３９が露出すると、次の
工程で酸化シリコン膜５５とＳＯＧ膜７４とをフッ酸系
のエッチング液で除去する際に凹溝７３Ｂの底が深くエ
ッチングされてしまう。

【０１２４】これを防止する一つの対策は、図５９に示
すように、ＳＯＧ膜７４をエッチバックして多結晶シリ
コン膜５６Ａを露出させる際、大面積の凹溝７３Ｂの上
部をフォトレジスト膜７７で覆い、凹溝７３Ｂの内部の
ＳＯＧ膜７４の削れを防ぐことが考えられる。

【０１２５】しかし、この方法は、凹溝７３Ｂの上部を
覆うフォトレジスト膜７７を形成するためのフォトマス
クが必要になるという欠点がある。また、ＳＯＧ膜７４
をエッチバックする際、凹溝７３Ｂの周囲のＳＯＧ膜７
４が薄くなった部分で下地の多結晶シリコン膜５６Ａが
削られてしまうことがあるが、この方法ではこの問題を
解決できない。

【０１２６】そこで、本実施の形態では、凹溝７３Ｂの
上部を覆うフォトレジスト膜７７を形成する代わりに、
図６０に示すように、ＳＯＧ膜７４をエッチバックする
際、前記図３９に示す工程で使用するフォトレジスト膜
７５、すなわちメモリアレイの酸化シリコン膜５５の上
部の多結晶シリコン膜５６Ａをエッチバックして除去す
るために使用するフォトレジスト膜７５で大面積の凹溝
７３Ｂが形成される領域全体を覆っておく。

【０１２７】このようにすると、フォトマスクを増やす
ことなく凹溝７３Ｂの内部のＳＯＧ膜７４の削れを防ぐ
ことが可能となる。また、凹溝７３Ｂが形成される領域
全体をフォトレジスト膜７５で覆っておくので、凹溝７
３Ｂの周囲のＳＯＧ膜７４が薄くなった部分で下地の多
結晶シリコン膜５６Ａが削られてしまうこともない。

【０１２８】この場合、多結晶シリコン膜５６Ａをパタ
ーニングしてＴＥＧパターンの一部を形成するには、前
記図３９に示すフォトレジスト膜７５、すなわちメモリ
アレイの酸化シリコン膜５５の上部の多結晶シリコン膜
５６Ａをエッチバックして除去する際に使用するフォト
レジスト膜７５のパターンを変更し、このフォトレジス
ト膜７５をマスクにしたエッチングで凹溝７３Ｂの周囲
の多結晶シリコン膜５６Ａを除去して凹溝７３Ｂの内部
に残せばよい。

【０１２９】また、前記実施の形態５のように、このフ
ォトレジスト膜７５を使用せず、周辺回路の多結晶シリ
コン膜５６Ａをエッチングしないで残しておくような場
合には、前記図５５に示すフォトレジスト膜７６、すな
わちＴｉＮ膜５８Ａ、Ｔａ₂Ｏ₅膜５７および多結晶シ
リコン膜５６Ａを一回のエッチングで連続してパターニ
ングする際に使用するフォトレジスト膜７６のパターン
を変更し、このフォトレジスト膜７６をマスクにしたエ
ッチングで凹溝７３Ｂの周囲の多結晶シリコン膜５６Ａ
を除去して凹溝７３Ｂの内部に残せばよい。

【０１３０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１３１】本発明によれば、前記実施の形態１〜６の
プロセスのいずれかを適宜組み合わせることによって、
フォトマスクの枚数をさらに少なくすることができる。

【０１３２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１３３】本発明によれば、ＤＲＡＭの製造工程で使
用するフォトマスクの枚数を少なくすることができるの
で、ＤＲＡＭの製造コストを低減することが可能とな
る。

【０１３４】また、本発明によれば、ビット線の寄生容
量を低減することができるので、動作速度の向上したＤ
ＲＡＭを実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。

【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図２２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図２３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図２４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図２５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図２６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図２７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図２８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図２９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図３９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部平面図である。

【図４６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図４９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図５９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【図６０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２ｐ型ウエル３ｎ型半導体領域４ｎ型ウエル５酸化シリコン膜６素子分離溝７ゲート酸化膜８Ａ〜８Ｃゲート電極９ｎ型半導体領域（ソース、ドレイン）９ａｎ^-型半導体領域（ソース、ドレイン）１０ｎ⁺型半導体領域（ソース、ドレイン）１１ｐ⁺型半導体領域（ソース、ドレイン）１２窒化シリコン膜１３窒化シリコン膜１３ｓサイドウォールスペーサ１４ｎ^-型半導体領域１５ｐ^-型半導体領域１６ＳＯＧ膜１７酸化シリコン膜１８酸化シリコン膜１９コンタクトホール２０コンタクトホール２１プラグ２２スルーホール２３〜２６配線２７フォトレジスト膜２８酸化シリコン膜２９フォトレジスト膜３０〜３４コンタクトホール３５プラグ３６Ｔｉ膜３７ＴｉＳｉ₂層３８酸化シリコン膜３９ＳＯＧ膜４０ＴｉＮ膜４１Ｗ膜４２Ｗ膜４３フォトレジスト膜４３ａビット線パターン４４多結晶シリコン膜４５〜５０スルーホール５１サイドウォールスペーサ５２スルーホール５３プラグ５４窒化シリコン膜５５酸化シリコン膜５６Ａ多結晶シリコン膜５６下部電極５７Ｔａ₂Ｏ₅膜５８上部電極５８ＡＴｉＮ膜７０多結晶シリコン膜７１スルーホール７２サイドウォールスペーサ７３、７３Ａ、７３Ｂ凹溝７４ＳＯＧ膜７５フォトレジスト膜７６フォトレジスト膜７７フォトレジスト膜ＢＬビット線Ｃ情報蓄積用容量素子ＭＡＲＹメモリアレイＭＣメモリセルＱｎｎチャネル型ＭＩＳＦＥＴＱｎＱｐｐチャネル型ＭＩＳＦＥＴＱｐＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者山田悟東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者中村吉孝東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面上の第１方向に延在す
る複数のワード線と、前記第１方向と交差する第２方向
に延在するビット線と、前記ワード線とビット線との交
差部に配置され、メモリセル選択用ＭＩＳＦＥＴと情報
蓄積用容量素子とが直列に接続されて構成されたメモリ
セルとを備えたＤＲＡＭを有する半導体集積回路装置で
あって、（ａ）前記メモリセル選択用ＭＩＳＦＥＴを２
個形成するために前記半導体基板の主面に形成され、前
記第２方向に延在する活性領域と、前記活性領域を囲む
ように配置された素子分離領域と、（ｂ）前記活性領域
と交差するように配置され、前記第１方向に延在する２
本のワード線と、（ｃ）前記素子分離領域上に配置さ
れ、前記第２方向に延在するビット線と、（ｄ）前記２
本のワード線のそれぞれの両側に位置する前記活性領域
に形成され、前記ワード線で覆われていない領域に形成
された半導体領域と、（ｅ）前記２本のワード線の間の
領域において前記半導体領域と電気的に接続されると共
に、前記素子分離領域上において前記ビット線と電気的
に接続され、前記第２方向において所定の幅を有し、前
記第１方向に延在する第１導体層と、（ｆ）前記第１導
体層と前記ビット線との間に介在し、前記第１導体層と
前記ビット線とを接続するための領域に形成された開孔
を有する絶縁膜と、を有し、前記活性領域上における前
記第１導体層の幅は、前記素子分離領域上における前記
第１導体層の幅よりも小さいことを特徴とする半導体集
積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記開孔の全体は、前記第１導体層の上部に位置
していることを特徴とする半導体集積回路装置。
【請求項３】請求項２記載の半導体集積回路装置であ
って、前記活性領域に形成された前記メモリセル選択用
ＭＩＳＦＥＴの半導体領域のうち、前記ビット線と接続
されていない半導体領域には、前記情報蓄積用容量素子
が電気的に接続されていることを特徴とする半導体集積
回路装置。
【請求項４】請求項３記載の半導体集積回路装置であ
って、前記情報蓄積用容量素子は、第２導体層を介して
前記半導体領域と電気的に接続されていることを特徴と
する半導体集積回路装置。
【請求項５】請求項４記載の半導体集積回路装置であ
って、前記第２導体層の前記第２方向における幅は、前
記素子分離領域の上部に形成された前記第１導体層の前
記第２方向における幅よりも小さいことを特徴とする半
導体集積回路装置。
【請求項６】メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、前記情報蓄積用容量素子を前記メモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面上の第１領域に、ＤＲＡＭのメモリセルを構成す
るメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導体
基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路を
構成するＭＩＳＦＥＴを形成する工程、（ｂ）前記メモ
リセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩＳ
ＦＥＴのそれぞれの上部に第１絶縁膜を形成した後、前
記第１絶縁膜をエッチングすることにより、前記メモリ
セル選択用ＭＩＳＦＥＴのソース、ドレインの一方の上
部に第１コンタクトホールを形成し、前記ソース、ドレ
インの他方の上部に第２コンタクトホールを形成する工
程、（ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成し
た後、前記第２絶縁膜をエッチングすることにより、前
記第１コンタクトホールの上部に、前記第１コンタクト
ホールとビット線とを接続する第１スルーホールを形成
すると同時に、前記第２絶縁膜およびその下層の前記第
１絶縁膜をエッチングすることにより、前記周辺回路の
ＭＩＳＦＥＴの上部に、前記ＭＩＳＦＥＴと配線とを接
続する第３コンタクトホールを形成する工程、を含むこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項７】請求項６記載の半導体集積回路装置の製
造方法であって、前記第１スルーホールが形成される領
域の前記第１コンタクトホールの径を前記第１スルーホ
ールの径よりも大きくすることを特徴とする半導体集積
回路装置の製造方法。
【請求項８】請求項７記載の半導体集積回路装置の製
造方法であって、前記第１コンタクトホールのマスクパ
ターンにドグボーンを形成することによって、前記第１
コンタクトホールの径を前記第１スルーホールの径より
も大きくすることを特徴とする半導体集積回路装置の製
造方法。
【請求項９】請求項６記載の半導体集積回路装置の製
造方法であって、前記（ｂ）工程で形成した前記第１コ
ンタクトホールおよび前記第２コンタクトホールの内部
に多結晶シリコン膜を埋め込んでプラグを形成すること
を特徴とする半導体集積回路装置の製造方法。
【請求項１０】メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成
するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導
体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路
を構成するＭＩＳＦＥＴを形成する工程、（ｂ）前記メ
モリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩ
ＳＦＥＴのそれぞれの上部に第１絶縁膜を形成した後、
前記第１絶縁膜をエッチングすることにより、前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレインの一方の
上部に第１コンタクトホールを形成し、他方の上部に第
２コンタクトホールを形成する工程、（ｃ）前記第１絶
縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜
の上部にエッチングストッパ膜を堆積する工程、（ｄ）
前記エッチングストッパ膜をエッチングすることによ
り、前記第１コンタクトホールの上部の前記エッチング
ストッパ膜に第１開孔を形成すると同時に、前記周辺回
路のＭＩＳＦＥＴの上部の前記エッチングストッパ膜に
第２開孔を形成する工程、（ｅ）前記第１開孔および前
記第２開孔のそれぞれの側壁にサイドウォールスペーサ
を形成した後、前記エッチングストッパ膜および前記サ
イドウォールスペーサをマスクにして前記第１開孔の下
部の前記第２絶縁膜をエッチングすることにより、前記
第１コンタクトホールの上部に、前記第１コンタクトホ
ールとビット線とを接続する第１スルーホールを形成す
ると同時に、前記エッチングストッパ膜および前記サイ
ドウォールスペーサをマスクにして前記第２開孔の底部
の前記第２絶縁膜およびその下層の前記第１絶縁膜をエ
ッチングすることにより、前記周辺回路のＭＩＳＦＥＴ
の上部に、前記ＭＩＳＦＥＴと配線とを接続する第３コ
ンタクトホールを形成する工程、を含むことを特徴とす
る半導体集積回路装置の製造方法。
【請求項１１】請求項１０記載の半導体集積回路装置
の製造方法であって、側壁にサイドウォールスペーサが
形成された前記第１開孔の径を、その下部の前記第１コ
ンタクトホールの径よりも小さくすることを特徴とする
半導体集積回路装置の製造方法。
【請求項１２】請求項１１記載の半導体集積回路装置
の製造方法であって、側壁にサイドウォールスペーサが
形成された前記第１開孔の径を、リソグラフィの解像限
界で決まる最小加工寸法以下にすることを特徴とする半
導体集積回路装置の製造方法。
【請求項１３】メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成
するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導
体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路
を構成するＭＩＳＦＥＴを形成する工程、（ｂ）前記メ
モリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩ
ＳＦＥＴのそれぞれの上部に第１絶縁膜を形成した後、
前記第１絶縁膜をエッチングすることにより、前記メモ
リセル選択用ＭＩＳＦＥＴのソース、ドレインの一方の
上部に第１コンタクトホールを形成する工程、（ｃ）前
記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第
２絶縁膜をエッチングすることにより、前記第１コンタ
クトホールの上部に前記第１コンタクトホールとビット
線とを接続する第１スルーホールを形成すると同時に、
前記第２絶縁膜およびその下層の前記第１絶縁膜をエッ
チングすることにより、前記周辺回路のＭＩＳＦＥＴの
上部に前記ＭＩＳＦＥＴと配線とを接続する第３コンタ
クトホールを形成する工程、（ｄ）前記第２絶縁膜の上
部にビット線を形成した後、前記ビット線の上部に第３
絶縁膜を形成する工程、（ｅ）前記第３絶縁膜の上部に
エッチングストッパ膜を堆積した後、前記エッチングス
トッパ膜をエッチングすることにより、前記メモリセル
選択用ＭＩＳＦＥＴのソース、ドレインの他方の上部の
前記エッチングストッパ膜に第３開孔を形成する工程、
（ｆ）前記第３開孔の側壁にサイドウォールスペーサを
形成した後、前記エッチングストッパ膜および前記サイ
ドウォールスペーサをマスクにして前記第３開孔の下部
の前記第３絶縁膜、前記第２絶縁膜および前記第１絶縁
膜をエッチングすることにより、前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレインの他方の上部に前記ソ
ース、ドレインの他方と情報蓄積用容量素子とを接続す
る第４コンタクトホールを形成する工程、を含むことを
特徴とする半導体集積回路装置の製造方法。
【請求項１４】請求項１３記載の半導体集積回路装置
の製造方法であって、前記第１スルーホールが形成され
る領域の前記第１コンタクトホールの径を、前記第１ス
ルーホールの径よりも大きくすることを特徴とする半導
体集積回路装置の製造方法。
【請求項１５】請求項１４記載の半導体集積回路装置
の製造方法であって、フォトマスクに形成される前記第
１コンタクトホールのパターンにドグボーンを形成する
ことによって、前記第１コンタクトホールの径を、前記
第１スルーホールの径よりも大きくすることを特徴とす
る半導体集積回路装置の製造方法。
【請求項１６】請求項１３記載の半導体集積回路装置
の製造方法であって、側壁にサイドウォールスペーサが
形成された前記第３開孔の径を、リソグラフィの解像限
界で決まる最小加工寸法以下にすることを特徴とする半
導体集積回路装置の製造方法。
【請求項１７】メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成
するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導
体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路
を構成するＭＩＳＦＥＴを形成する工程、（ｂ）前記メ
モリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩ
ＳＦＥＴのそれぞれの上部に第１絶縁膜を形成した後、
前記第１絶縁膜の上部に前記第１絶縁膜とはエッチング
速度が異なるエッチングストッパ膜を形成する工程、
（ｃ）前記第１および第２領域の前記エッチングストッ
パ膜の上部に、後の工程で形成される情報蓄積用容量素
子の高さに相当する膜厚の第２絶縁膜を形成した後、前
記第１領域の第２絶縁膜をエッチングして凹溝を形成す
る工程、（ｄ）前記凹溝の内部を含む前記第２絶縁膜の
上部に情報蓄積用容量素子の下部電極を構成する第１導
体膜を形成する工程、（ｅ）前記凹溝の内部を含む前記
第１導体膜の上部に第３絶縁膜を堆積した後、前記凹溝
の内部以外の領域の前記第３絶縁膜を除去する工程、
（ｆ）前記凹溝の内部以外の領域の前記第１導体膜を除
去した後、前記凹溝の内部に残った前記第３絶縁膜と、
凹溝と凹溝との隙間に残った前記第２絶縁膜とをエッチ
ングして除去することにより、前記第１導体膜からなる
情報蓄積用容量素子の下部電極を形成する工程、（ｇ）
前記下部電極の上部に前記情報蓄積用容量素子の容量絶
縁膜を構成する誘電体膜を堆積し、次いで前記誘電体膜
の上部に前記情報蓄積用容量素子の上部電極を構成する
第２導体膜を堆積した後、前記第２導体膜および前記誘
電体膜をパターニングして情報蓄積用容量素子を形成す
る工程、を含むことを特徴とする半導体集積回路装置の
製造方法。
【請求項１８】請求項１７記載の半導体集積回路装置
の製造方法であって、前記エッチングストッパ膜が窒化
シリコン系の絶縁膜からなり、前記第１、第２および第
３絶縁膜が酸化シリコン系の絶縁膜からなることを特徴
とする半導体集積回路装置の製造方法。
【請求項１９】メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、前記情報蓄積用容量素子を前記メモリセル選
択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成
するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導
体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路
を構成するＭＩＳＦＥＴを形成する工程、（ｂ）前記メ
モリセル選択用ＭＩＳＦＥＴおよび前記辺回路のＭＩＳ
ＦＥＴのそれぞれの上部に、後の工程で形成される情報
蓄積用容量素子の高さに相当する膜厚の第１絶縁膜を形
成した後、前記第１領域の第１絶縁膜をエッチングして
凹溝を形成すると共に、前記半導体基板の主面上の第３
領域の第１絶縁膜を開孔して前記凹溝よりも面積が大き
い第２の凹溝を形成する工程、（ｃ）前記凹溝および前
記第２の凹溝のそれぞれの内部を含む前記第１絶縁膜の
上部に情報蓄積用容量素子の下部電極を構成する第１導
体膜を形成する工程、（ｄ）前記凹溝および前記第２の
凹溝を埋め込むように第２絶縁膜を堆積した後、前記第
２の凹溝が形成された第３領域の表面を第１のフォトレ
ジスト膜で覆い、前記第１領域に形成された前記凹溝の
外部の前記第２絶縁膜と前記第１導体膜とをエッチング
して除去する工程、（ｅ）前記第１のフォトレジスト膜
を除去した後、前記凹溝および前記第２の凹溝のそれぞ
れの内部の前記第２絶縁膜と、前記凹溝の外部の前記第
１絶縁膜とをエッチングして除去することにより、前記
第１領域に前記第１導体膜で構成された情報蓄積用容量
素子の下部電極を形成する工程、（ｆ）前記第１領域を
覆う第２のフォトレジスト膜をマスクにして前記第２領
域の前記第１導体膜をエッチングして除去する工程、
（ｇ）前記下部電極の上部に前記情報蓄積用容量素子の
容量絶縁膜を構成する誘電体膜を形成した後、前記誘電
体膜の上部に前記情報蓄積用容量素子の上部電極を構成
する第２導体膜を形成する工程、（ｈ）前記第２導体膜
および前記誘電体膜をパターニングすることにより、前
記第１領域に情報蓄積用容量素子を形成する工程、を含
むことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】請求項１９記載の半導体集積回路装置
の製造方法であって、前記（ｆ）工程で第２のフォトレ
ジスト膜をマスクにして前記第２領域の前記第１導体膜
をエッチングして除去する際、前記第２のフォトレジス
ト膜をマスクにして前記第３領域に形成された前記第２
凹溝の周囲の前記第１導体膜をエッチングして除去する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項２１】請求項１９記載の半導体集積回路装置
の製造方法であって、前記第２凹溝が形成される第３領
域は、アライメントマークまたはＴＥＧパターンが形成
される領域であることを特徴とする半導体集積回路装置
の製造方法。