JPH1126718A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1126718A JPH1126718A JP9173699A JP17369997A JPH1126718A JP H1126718 A JPH1126718 A JP H1126718A JP 9173699 A JP9173699 A JP 9173699A JP 17369997 A JP17369997 A JP 17369997A JP H1126718 A JPH1126718 A JP H1126718A
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- insulating film
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Abstract
(57)【要約】
【課題】 ＤＲＡＭのメモリセルを構成する情報蓄積用
容量素子の下部電極を形成する工程の歩留まりを向上さ
せる。 【解決手段】 メモリアレイの酸化シリコン膜に形成し
た溝の内部に多結晶シリコン膜５６を形成した後、酸化
シリコン膜をウェットエッチングして情報蓄積用容量素
子の下部電極６０を形成する際、周辺回路領域の酸化シ
リコン膜５３の表面に多結晶シリコン膜５６を残してお
くことで、周辺回路領域の酸化シリコン膜５３がエッチ
ングされるのを防止する。
容量素子の下部電極を形成する工程の歩留まりを向上さ
せる。 【解決手段】 メモリアレイの酸化シリコン膜に形成し
た溝の内部に多結晶シリコン膜５６を形成した後、酸化
シリコン膜をウェットエッチングして情報蓄積用容量素
子の下部電極６０を形成する際、周辺回路領域の酸化シ
リコン膜５３の表面に多結晶シリコン膜５６を残してお
くことで、周辺回路領域の酸化シリコン膜５３がエッチ
ングされるのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置の製造に
適用して有効な技術に関するものである。
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置の製造に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成される。
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域
で囲まれた活性領域に形成され、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極およびソー
ス、ドレインを構成する一対の半導体領域により構成さ
れる。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上
部に配置され、その延在方向に隣接する２個のメモリセ
ル選択用ＭＩＳＦＥＴによって共有されるソース、ドレ
インの一方と電気的に接続される。情報蓄積用容量素子
は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置
され、ソース、ドレインの他方と電気的に接続される。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成される。
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域
で囲まれた活性領域に形成され、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極およびソー
ス、ドレインを構成する一対の半導体領域により構成さ
れる。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上
部に配置され、その延在方向に隣接する２個のメモリセ
ル選択用ＭＩＳＦＥＴによって共有されるソース、ドレ
インの一方と電気的に接続される。情報蓄積用容量素子
は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置
され、ソース、ドレインの他方と電気的に接続される。
【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。
【０００４】また、この公報に記載されたＤＲＡＭは、
メモリアレイと周辺回路領域との境界部にメモリアレイ
を囲む枠状の長溝（チャネル）を形成し、その外側の周
辺回路領域に厚い絶縁膜を堆積することによって、メモ
リアレイと周辺回路領域との段差を解消すると共に周辺
回路領域の平坦化を図っている。この長溝は、情報蓄積
用容量素子の下部電極を円筒状に加工する工程で同時に
形成され、その内壁は、下部電極と同じ材料（多結晶シ
リコン膜）で構成されている。
メモリアレイと周辺回路領域との境界部にメモリアレイ
を囲む枠状の長溝（チャネル）を形成し、その外側の周
辺回路領域に厚い絶縁膜を堆積することによって、メモ
リアレイと周辺回路領域との段差を解消すると共に周辺
回路領域の平坦化を図っている。この長溝は、情報蓄積
用容量素子の下部電極を円筒状に加工する工程で同時に
形成され、その内壁は、下部電極と同じ材料（多結晶シ
リコン膜）で構成されている。
【０００５】
【発明が解決しようとする課題】本発明者は、前記のよ
うな長溝で囲まれたメモリアレイの内側に情報蓄積用容
量素子の下部電極を形成する方法について検討した。そ
の内容は、次の通りである。
うな長溝で囲まれたメモリアレイの内側に情報蓄積用容
量素子の下部電極を形成する方法について検討した。そ
の内容は、次の通りである。
【０００６】前記のような円筒形の下部電極を形成する
には、まず、メモリセル選択用ＭＩＳＦＥＴおよび周辺
回路のＭＩＳＦＥＴの上部にビット線を形成し、このビ
ット線の上部に情報蓄積用容量素子の高さに相当する膜
厚の絶縁膜を堆積する。次に、フォトレジスト膜をマス
クにしたドライエッチングでこの絶縁膜を開孔すること
により、メモリアレイに溝を形成し、同時にメモリアレ
イと周辺回路領域との境界部にメモリアレイを囲む枠状
の長溝を形成する。
には、まず、メモリセル選択用ＭＩＳＦＥＴおよび周辺
回路のＭＩＳＦＥＴの上部にビット線を形成し、このビ
ット線の上部に情報蓄積用容量素子の高さに相当する膜
厚の絶縁膜を堆積する。次に、フォトレジスト膜をマス
クにしたドライエッチングでこの絶縁膜を開孔すること
により、メモリアレイに溝を形成し、同時にメモリアレ
イと周辺回路領域との境界部にメモリアレイを囲む枠状
の長溝を形成する。
【０００７】次に、上記溝および長溝の内部を含む絶縁
膜の上部に下部電極用の導電膜を堆積し、さらにその上
部に溝および長溝を埋め込むのに十分な膜厚の第２絶縁
膜を堆積した後、この第２絶縁膜をエッチバックして導
電膜を露出させ、続いてこの導電膜をエッチングするこ
とにより、溝と長溝の内部のみに導電膜を残す。
膜の上部に下部電極用の導電膜を堆積し、さらにその上
部に溝および長溝を埋め込むのに十分な膜厚の第２絶縁
膜を堆積した後、この第２絶縁膜をエッチバックして導
電膜を露出させ、続いてこの導電膜をエッチングするこ
とにより、溝と長溝の内部のみに導電膜を残す。
【０００８】その後、周辺回路領域を覆うフォトレジス
ト膜をマスクにして溝と溝の隙間に残った絶縁膜および
溝の内部の第２絶縁膜をウェットエッチングすることに
より、円筒形の下部電極を形成する。
ト膜をマスクにして溝と溝の隙間に残った絶縁膜および
溝の内部の第２絶縁膜をウェットエッチングすることに
より、円筒形の下部電極を形成する。
【０００９】ところが、本発明者の検討によると、上記
したプロセスは、周辺回路領域を覆うフォトレジスト膜
をマスクにして溝と溝の隙間に残った絶縁膜および溝の
内部の第２絶縁膜をウェットエッチングする際、周辺回
路領域を覆うフォトレジスト膜のエッチングレートが比
較的大きいため、このエッチング液よってフォトレジス
ト膜が剥離し、周辺回路領域の第２絶縁膜までもがエッ
チングされてしまうという問題がある。
したプロセスは、周辺回路領域を覆うフォトレジスト膜
をマスクにして溝と溝の隙間に残った絶縁膜および溝の
内部の第２絶縁膜をウェットエッチングする際、周辺回
路領域を覆うフォトレジスト膜のエッチングレートが比
較的大きいため、このエッチング液よってフォトレジス
ト膜が剥離し、周辺回路領域の第２絶縁膜までもがエッ
チングされてしまうという問題がある。
【００１０】本発明の目的は、ＤＲＡＭのメモリセルを
構成する情報蓄積用容量素子の下部電極を形成する工程
の歩留まりを向上させる技術を提供することにある。
構成する情報蓄積用容量素子の下部電極を形成する工程
の歩留まりを向上させる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、前記情報蓄積用容量素子を前記メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴを形
成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成す
る工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路のＭＩＳＦＥＴの上部に、後の工程で形成さ
れる情報蓄積用容量素子の高さに相当する膜厚を有する
第１絶縁膜を堆積する工程、（ｃ）フォトレジスト膜を
マスクにしたエッチングでメモリアレイの前記第１絶縁
膜を開孔して溝を形成すると共に、メモリアレイと周辺
回路領域との境界部の前記第１絶縁膜を開孔して前記メ
モリアレイを囲む長溝を形成する工程、（ｄ）前記溝お
よび前記長溝の内部を含む前記第１絶縁膜の上部に、情
報蓄積用容量素子の下部電極を構成する第１導電膜を堆
積した後、前記第１導電膜の上部に、前記溝および前記
長溝を埋め込む膜厚の第２絶縁膜を堆積する工程、
（ｅ）周辺回路領域を覆うフォトレジスト膜をマスクに
したエッチングでメモリアレイの前記第２絶縁膜と前記
第１絶縁膜の上部の前記第１導電膜とをエッチングする
ことにより、前記溝および前記長溝の内部と、前記周辺
回路領域とに前記第１導電膜を残す工程、（ｆ）前記溝
とこれに隣接する溝の隙間の前記第１絶縁膜、前記溝お
よび長溝の内部の前記第２絶縁膜、前記周辺回路領域の
前記第２絶縁膜をエッチングすることにより、上方に開
孔部を有する筒形の下部電極を形成する工程、（ｇ）前
記下部電極の上部に第３絶縁膜および第２導電膜を堆積
した後、前記第２導電膜、前記第２絶縁膜および前記第
１導電膜をパターニングすることにより、前記第１導電
膜からなる下部電極と、前記第３絶縁膜からなる容量絶
縁膜と、前記第２導電膜からなる上部電極とで構成され
る情報蓄積用容量素子を形成する工程、を含んでいる。
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、前記情報蓄積用容量素子を前記メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴを形
成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成す
る工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路のＭＩＳＦＥＴの上部に、後の工程で形成さ
れる情報蓄積用容量素子の高さに相当する膜厚を有する
第１絶縁膜を堆積する工程、（ｃ）フォトレジスト膜を
マスクにしたエッチングでメモリアレイの前記第１絶縁
膜を開孔して溝を形成すると共に、メモリアレイと周辺
回路領域との境界部の前記第１絶縁膜を開孔して前記メ
モリアレイを囲む長溝を形成する工程、（ｄ）前記溝お
よび前記長溝の内部を含む前記第１絶縁膜の上部に、情
報蓄積用容量素子の下部電極を構成する第１導電膜を堆
積した後、前記第１導電膜の上部に、前記溝および前記
長溝を埋め込む膜厚の第２絶縁膜を堆積する工程、
（ｅ）周辺回路領域を覆うフォトレジスト膜をマスクに
したエッチングでメモリアレイの前記第２絶縁膜と前記
第１絶縁膜の上部の前記第１導電膜とをエッチングする
ことにより、前記溝および前記長溝の内部と、前記周辺
回路領域とに前記第１導電膜を残す工程、（ｆ）前記溝
とこれに隣接する溝の隙間の前記第１絶縁膜、前記溝お
よび長溝の内部の前記第２絶縁膜、前記周辺回路領域の
前記第２絶縁膜をエッチングすることにより、上方に開
孔部を有する筒形の下部電極を形成する工程、（ｇ）前
記下部電極の上部に第３絶縁膜および第２導電膜を堆積
した後、前記第２導電膜、前記第２絶縁膜および前記第
１導電膜をパターニングすることにより、前記第１導電
膜からなる下部電極と、前記第３絶縁膜からなる容量絶
縁膜と、前記第２導電膜からなる上部電極とで構成され
る情報蓄積用容量素子を形成する工程、を含んでいる。
【００１４】（２）本発明の半導体集積回路装置の製造
方法は、前記（ｆ）工程の後、前記（ｇ）工程に先立っ
て、前記周辺回路領域の前記第１導電膜を除去する。
方法は、前記（ｆ）工程の後、前記（ｇ）工程に先立っ
て、前記周辺回路領域の前記第１導電膜を除去する。
【００１５】（３）本発明の半導体集積回路装置の製造
方法は、前記情報蓄積用容量素子の上部電極とこれに接
続される配線とを接続するスルーホールを形成する領域
に前記第１導電膜を残し、前記情報蓄積用容量素子の上
部に堆積した第３絶縁膜をエッチングして前記上部電極
の上部に前記スルーホールを形成する際、前記第１導電
膜をエッチングストッパとする。
方法は、前記情報蓄積用容量素子の上部電極とこれに接
続される配線とを接続するスルーホールを形成する領域
に前記第１導電膜を残し、前記情報蓄積用容量素子の上
部に堆積した第３絶縁膜をエッチングして前記上部電極
の上部に前記スルーホールを形成する際、前記第１導電
膜をエッチングストッパとする。
【００１６】（４）本発明の半導体集積回路装置の製造
方法は、前記第１絶縁膜が酸化シリコン膜であり、前記
第２絶縁膜がＳＯＧ膜である。
方法は、前記第１絶縁膜が酸化シリコン膜であり、前記
第２絶縁膜がＳＯＧ膜である。
【００１７】（５）本発明の半導体集積回路装置の製造
方法は、前記第１導電膜が多結晶シリコン膜である。
方法は、前記第１導電膜が多結晶シリコン膜である。
【００１８】（６）本発明の半導体集積回路装置の製造
方法は、前記（ｆ）工程のエッチングがウェットエッチ
ングである。
方法は、前記（ｆ）工程のエッチングがウェットエッチ
ングである。
【００１９】なお、ここでの「メモリアレイ」とは複数
のメモリセルが形成されるべき半導体基板の特定な区画
領域を言う。
のメモリセルが形成されるべき半導体基板の特定な区画
領域を言う。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２１】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹ（複数のメモリセルが構成されている領域）
がマトリクス状に配置されている。Ｘ方向に沿って互い
に隣接するメモリアレイＭＡＲＹの間にはセンスアンプ
ＳＡが配置されている。半導体チップ１Ａの主面の中央
部には、ワードドライバＷＤ、データ線選択回路などの
制御回路や、入出力回路、ボンディングパッドなどが配
置されている。
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹ（複数のメモリセルが構成されている領域）
がマトリクス状に配置されている。Ｘ方向に沿って互い
に隣接するメモリアレイＭＡＲＹの間にはセンスアンプ
ＳＡが配置されている。半導体チップ１Ａの主面の中央
部には、ワードドライバＷＤ、データ線選択回路などの
制御回路や、入出力回路、ボンディングパッドなどが配
置されている。
【００２２】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
【００２３】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４７を用いて工程順に説明する。
を図３〜図４７を用いて工程順に説明する。
【００２４】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
【００２５】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
【００２６】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
【００２７】次に、図６に示すように、半導体基板１上
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
熱ＣＶＤ法で堆積する。
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
熱ＣＶＤ法で堆積する。
【００２８】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝５ａの上部のみに窒化シ
リコン膜８を残す。溝５ａの上部に残った窒化シリコン
膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で研磨
して平坦化する際に、相対的に広い面積の溝５ａの内部
の酸化シリコン膜７が相対的に狭い面積の溝５ａの内部
の酸化シリコン膜７に比べて深く研磨される現象（ディ
ッシング；dishing ）を防止するために形成される。
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝５ａの上部のみに窒化シ
リコン膜８を残す。溝５ａの上部に残った窒化シリコン
膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で研磨
して平坦化する際に、相対的に広い面積の溝５ａの内部
の酸化シリコン膜７が相対的に狭い面積の溝５ａの内部
の酸化シリコン膜７に比べて深く研磨される現象（ディ
ッシング；dishing ）を防止するために形成される。
【００２９】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
【００３０】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。
【００３１】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
【００３２】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
【００３３】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００３４】注目すべきことは、ゲート電極１４Ａ（ワ
ード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、ポリ
メタルゲートで構成されている。このポリメタルゲート
は例えばＰ（リン）などのｎ型不純物がドープされた膜
厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣ
ＶＤ法で堆積し、次いでその上部に膜厚５０nm程度のＷ
Ｎ（タングステンナイトライド）膜と膜厚１００nm程度
のＷ膜とをスパッタリング法で堆積し、さらにその上部
に膜厚１５０nm程度の窒化シリコン膜１５をＣＶＤ法で
堆積した後、フォトレジスト膜１６をマスクにしてこれ
らの膜をパターニングすることにより形成する。ＷＮ膜
は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応し
て両者の界面に高抵抗のシリサイド層が形成されるのを
防止するバリア層として機能する。バリア層は、ＷＮ膜
の他、ＴｉＮ（チタンナイトライド）膜などを使用する
こともできる。
ード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、ポリ
メタルゲートで構成されている。このポリメタルゲート
は例えばＰ（リン）などのｎ型不純物がドープされた膜
厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣ
ＶＤ法で堆積し、次いでその上部に膜厚５０nm程度のＷ
Ｎ（タングステンナイトライド）膜と膜厚１００nm程度
のＷ膜とをスパッタリング法で堆積し、さらにその上部
に膜厚１５０nm程度の窒化シリコン膜１５をＣＶＤ法で
堆積した後、フォトレジスト膜１６をマスクにしてこれ
らの膜をパターニングすることにより形成する。ＷＮ膜
は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応し
て両者の界面に高抵抗のシリサイド層が形成されるのを
防止するバリア層として機能する。バリア層は、ＷＮ膜
の他、ＴｉＮ（チタンナイトライド）膜などを使用する
こともできる。
【００３５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
【００３６】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
【００３７】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００３８】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【００３９】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
【００４０】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
【００４１】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００４２】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
【００４３】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
【００４４】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
【００４５】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
【００４６】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
【００４７】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
【００４８】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
【００４９】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
【００５０】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【００５１】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
【００５２】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイ
ン）の一方の上部に形成されたコンタクトホール２８内
のプラグ３０の表面にもＴｉＳｉ2 層４２が形成され
る。
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイ
ン）の一方の上部に形成されたコンタクトホール２８内
のプラグ３０の表面にもＴｉＳｉ2 層４２が形成され
る。
【００５３】これにより、ｎ+ 型半導体領域２３および
ｐ+ 型半導体領域２２に接続される配線（ビット線Ｂ
Ｌ、第１層配線３８、３９）のコンタクト抵抗を低減す
ることができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜
／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω
／□以下にまで低減できるので、情報の読み出し速度お
よび書き込み速度を向上させることができると共に、ビ
ット線ＢＬと周辺回路の第１層配線３８、３９とを一つ
の工程で同時に形成することができるので、ＤＲＡＭの
製造工程を短縮することができる。さらに、周辺回路の
第１層配線（３８、３９）をビット線ＢＬと同層の配線
で構成した場合には、第１層配線をメモリセルの上層の
Ａｌ配線で構成する場合に比べて周辺回路のＭＩＳＦＥ
Ｔ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩ
ＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホ
ール（３４〜３７）のアスペクト比が低減されるため、
第１層配線の接続信頼性が向上する。
ｐ+ 型半導体領域２２に接続される配線（ビット線Ｂ
Ｌ、第１層配線３８、３９）のコンタクト抵抗を低減す
ることができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜
／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω
／□以下にまで低減できるので、情報の読み出し速度お
よび書き込み速度を向上させることができると共に、ビ
ット線ＢＬと周辺回路の第１層配線３８、３９とを一つ
の工程で同時に形成することができるので、ＤＲＡＭの
製造工程を短縮することができる。さらに、周辺回路の
第１層配線（３８、３９）をビット線ＢＬと同層の配線
で構成した場合には、第１層配線をメモリセルの上層の
Ａｌ配線で構成する場合に比べて周辺回路のＭＩＳＦＥ
Ｔ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩ
ＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホ
ール（３４〜３７）のアスペクト比が低減されるため、
第１層配線の接続信頼性が向上する。
【００５４】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
【００５５】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
【００５６】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
【００５７】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
【００５８】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００５９】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部にリフロー性が
高いＳＯＧ膜４４を塗布し、さらにその上部に堆積した
酸化シリコン膜４５をＣＭＰ法で平坦化する。これによ
り、ビット線ＢＬ同士の微細な隙間のギャップフィル性
が向上すると共に、ビット線ＢＬおよび第１層配線３
８、３９の上部の絶縁膜の平坦化を実現することができ
る。また、高温・長時間の熱処理を行わないため、メモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣
化を防止して高性能化を実現することができると共に、
ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を
図ることができる。
ＢＬおよび第１層配線３８、３９の上部にリフロー性が
高いＳＯＧ膜４４を塗布し、さらにその上部に堆積した
酸化シリコン膜４５をＣＭＰ法で平坦化する。これによ
り、ビット線ＢＬ同士の微細な隙間のギャップフィル性
が向上すると共に、ビット線ＢＬおよび第１層配線３
８、３９の上部の絶縁膜の平坦化を実現することができ
る。また、高温・長時間の熱処理を行わないため、メモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣
化を防止して高性能化を実現することができると共に、
ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を
図ることができる。
【００６０】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
【００６１】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【００６２】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
【００６３】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
【００６４】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。
【００６５】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部
に、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で膜
厚1.３μｍ程度の酸化シリコン膜５３を堆積し、フォト
レジスト膜５４をマスクにしたドライエッチングで酸化
シリコン膜５３および窒化シリコン膜５１を除去するこ
とにより、プラグ４９を埋め込んだスルーホール４８の
上部に深い溝５５を形成すると共に、メモリアレイの周
囲にメモリアレイを取り囲む枠状の深い長溝５９を形成
する。図３４は、溝５５のパターンと長溝５９のパター
ンとを示す半導体基板１の要部平面図である。
後、図３３に示すように、窒化シリコン膜５１の上部
に、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で膜
厚1.３μｍ程度の酸化シリコン膜５３を堆積し、フォト
レジスト膜５４をマスクにしたドライエッチングで酸化
シリコン膜５３および窒化シリコン膜５１を除去するこ
とにより、プラグ４９を埋め込んだスルーホール４８の
上部に深い溝５５を形成すると共に、メモリアレイの周
囲にメモリアレイを取り囲む枠状の深い長溝５９を形成
する。図３４は、溝５５のパターンと長溝５９のパター
ンとを示す半導体基板１の要部平面図である。
【００６６】次に、フォトレジスト膜５４を除去した
後、図３５に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚６０
nm程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。
この多結晶シリコン膜５６は、情報蓄積用容量素子の下
部電極材料として使用される。
後、図３５に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚６０
nm程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。
この多結晶シリコン膜５６は、情報蓄積用容量素子の下
部電極材料として使用される。
【００６７】本発明は、以下に述べる工程に特徴があ
る。
る。
【００６８】図３６に示すように、多結晶シリコン膜５
６の上部に溝５５および長溝５９を埋め込むのに十分な
膜厚（例えば３００〜４００nm程度）のＳＯＧ膜５７を
堆積し、４００℃程度の熱処理でＳＯＧ膜５７をベーク
する。しかる後、図３７に示すように、周辺回路領域を
フォトレジスト膜８０で選択的に覆う。そして、このフ
ォトレジスト膜８０をマスクにしたドライエッチングで
メモリアレイのＳＯＧ膜５７を除去して酸化シリコン膜
５３の上部の多結晶シリコン膜５６を露出させ、続いて
この多結晶シリコン膜５６を除去することにより、溝５
５および長溝５９の内側（内壁および底部）のみに多結
晶シリコン膜５６を残す。また、この時、図から明らか
なように周辺回路領域上にはフォトレジスト膜８０によ
って覆われており、多結晶シリコン膜５６は残される。
この周辺回路領域上の多結晶シリコン５６を残すことが
重要なポイントである。周辺回路領域を覆うフォトレジ
スト膜８０の端部は、長溝５９の上部に配置する。
６の上部に溝５５および長溝５９を埋め込むのに十分な
膜厚（例えば３００〜４００nm程度）のＳＯＧ膜５７を
堆積し、４００℃程度の熱処理でＳＯＧ膜５７をベーク
する。しかる後、図３７に示すように、周辺回路領域を
フォトレジスト膜８０で選択的に覆う。そして、このフ
ォトレジスト膜８０をマスクにしたドライエッチングで
メモリアレイのＳＯＧ膜５７を除去して酸化シリコン膜
５３の上部の多結晶シリコン膜５６を露出させ、続いて
この多結晶シリコン膜５６を除去することにより、溝５
５および長溝５９の内側（内壁および底部）のみに多結
晶シリコン膜５６を残す。また、この時、図から明らか
なように周辺回路領域上にはフォトレジスト膜８０によ
って覆われており、多結晶シリコン膜５６は残される。
この周辺回路領域上の多結晶シリコン５６を残すことが
重要なポイントである。周辺回路領域を覆うフォトレジ
スト膜８０の端部は、長溝５９の上部に配置する。
【００６９】次に、周辺回路領域を覆うフォトレジスト
膜８０を除去した後、図３８に示すように、フッ酸系の
エッチング液を用いて溝５５の内部のＳＯＧ膜５７と溝
５５の隙間の酸化シリコン膜５３とをウェットエッチン
グすることにより、メモリアレイに情報蓄積用容量素子
の下部電極６０を形成する。
膜８０を除去した後、図３８に示すように、フッ酸系の
エッチング液を用いて溝５５の内部のＳＯＧ膜５７と溝
５５の隙間の酸化シリコン膜５３とをウェットエッチン
グすることにより、メモリアレイに情報蓄積用容量素子
の下部電極６０を形成する。
【００７０】このとき、溝５５の隙間の底部には窒化シ
リコン膜５１が形成されているので、酸化シリコン膜５
３が全部除去されてもその下部の酸化シリコン膜４６が
エッチング液によって削られることはない。また、周辺
回路領域の酸化シリコン膜５３の表面には、ＳＯＧ膜５
７や酸化シリコン膜５３に比べてエッチングレートが十
分低い多結晶シリコン膜５６が形成されており、かつ周
辺回路領域とメモリアレイとの境界部に形成された長溝
５９の内壁にもこの多結晶シリコン膜５６が形成されて
いるため、この多結晶シリコン膜５６がエッチングスト
ッパとなり、周辺回路領域に形成された厚い膜厚の酸化
シリコン膜５３がエッチング液によって削られることは
ない。これにより、メモリアレイと周辺回路領域との段
差が解消されると共に、周辺回路領域の平坦化が実現さ
れる。
リコン膜５１が形成されているので、酸化シリコン膜５
３が全部除去されてもその下部の酸化シリコン膜４６が
エッチング液によって削られることはない。また、周辺
回路領域の酸化シリコン膜５３の表面には、ＳＯＧ膜５
７や酸化シリコン膜５３に比べてエッチングレートが十
分低い多結晶シリコン膜５６が形成されており、かつ周
辺回路領域とメモリアレイとの境界部に形成された長溝
５９の内壁にもこの多結晶シリコン膜５６が形成されて
いるため、この多結晶シリコン膜５６がエッチングスト
ッパとなり、周辺回路領域に形成された厚い膜厚の酸化
シリコン膜５３がエッチング液によって削られることは
ない。これにより、メモリアレイと周辺回路領域との段
差が解消されると共に、周辺回路領域の平坦化が実現さ
れる。
【００７１】次に、下部電極６０を構成する多結晶シリ
コン膜（５６）の酸化を防止するために、半導体基板１
をアンモニア雰囲気中、８００℃程度で熱処理して多結
晶シリコン膜５６（下部電極６０）の表面を窒化した
後、図３９に示すように、下部電極６０の上部に膜厚２
０nm程度のＴａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法
で堆積し、次いで半導体基板１を８００℃程度で熱処理
してＴａ2 Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ
5 膜６１は、情報蓄積用容量素子の容量絶縁膜材料とし
て使用される。
コン膜（５６）の酸化を防止するために、半導体基板１
をアンモニア雰囲気中、８００℃程度で熱処理して多結
晶シリコン膜５６（下部電極６０）の表面を窒化した
後、図３９に示すように、下部電極６０の上部に膜厚２
０nm程度のＴａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法
で堆積し、次いで半導体基板１を８００℃程度で熱処理
してＴａ2 Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ
5 膜６１は、情報蓄積用容量素子の容量絶縁膜材料とし
て使用される。
【００７２】次に、図４０に示すように、Ｔａ2 Ｏ5 膜
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６
２、Ｔａ2 Ｏ5 膜６１および多結晶シリコン膜５６をパ
ターニングすることにより、ＴｉＮ膜６２からなる上部
電極と、Ｔａ2 Ｏ5 膜６１からなる容量絶縁膜と、多結
晶シリコン膜５６からなる下部電極６０とで構成される
情報蓄積用容量素子Ｃを形成する。これにより、メモリ
セル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された
情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリ
セルが略完成する。
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６
２、Ｔａ2 Ｏ5 膜６１および多結晶シリコン膜５６をパ
ターニングすることにより、ＴｉＮ膜６２からなる上部
電極と、Ｔａ2 Ｏ5 膜６１からなる容量絶縁膜と、多結
晶シリコン膜５６からなる下部電極６０とで構成される
情報蓄積用容量素子Ｃを形成する。これにより、メモリ
セル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された
情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリ
セルが略完成する。
【００７３】次に、フォトレジスト膜６３を除去した
後、図４１に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
ＳＯＧ膜５３、酸化シリコン膜４６、４５、ＳＯＧ膜４
４および窒化シリコン膜４０を除去することにより、ス
ルーホール６６を形成する。
後、図４１に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
ＳＯＧ膜５３、酸化シリコン膜４６、４５、ＳＯＧ膜４
４および窒化シリコン膜４０を除去することにより、ス
ルーホール６６を形成する。
【００７４】次に、フォトレジスト膜６５を除去した
後、図４２に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
後、図４２に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
【００７５】次に、図４３に示すように、第２層配線６
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
【００７６】次に、図４４に示すように、情報蓄積用容
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成した後、スルーホール７４、７５
の内部にプラグ７６を形成し、続いて層間絶縁膜の上部
に第３層配線７７、７８、７９を形成する。スルーホー
ル７４、７５は、フォトレジスト膜をマスクにしたドラ
イエッチングで酸化シリコン膜７３、ＳＯＧ膜７２およ
び酸化シリコン膜４２を除去することにより形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
膜厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部
にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、こ
れらの膜をエッチバックしてスルーホール７４、７５の
内部に残すことにより形成する。第３層配線７７〜７９
は、層間絶縁膜の上部にスパッタリング法で膜厚５０nm
程度のＴｉＮ膜、膜厚５００nm程度のＡｌ膜、膜厚５０
nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでこれらの膜をパターニング
して形成する。
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成した後、スルーホール７４、７５
の内部にプラグ７６を形成し、続いて層間絶縁膜の上部
に第３層配線７７、７８、７９を形成する。スルーホー
ル７４、７５は、フォトレジスト膜をマスクにしたドラ
イエッチングで酸化シリコン膜７３、ＳＯＧ膜７２およ
び酸化シリコン膜４２を除去することにより形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
膜厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部
にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、こ
れらの膜をエッチバックしてスルーホール７４、７５の
内部に残すことにより形成する。第３層配線７７〜７９
は、層間絶縁膜の上部にスパッタリング法で膜厚５０nm
程度のＴｉＮ膜、膜厚５００nm程度のＡｌ膜、膜厚５０
nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでこれらの膜をパターニング
して形成する。
【００７７】図示は省略するが、その後、第３層配線７
７〜７９の上部に酸化シリコン膜と窒化シリコン膜との
積層膜などで構成されたパッシベーション膜を堆積する
ことにより、本実施の形態のＤＲＡＭが略完成する。
７〜７９の上部に酸化シリコン膜と窒化シリコン膜との
積層膜などで構成されたパッシベーション膜を堆積する
ことにより、本実施の形態のＤＲＡＭが略完成する。
【００７８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７９】例えば前記実施の形態では、メモリアレイ
に情報蓄積用容量素子の下部電極６０を形成（図３８参
照）した後、周辺回路領域に多結晶シリコン膜５６を残
したままＴａ2 Ｏ5 膜６１を堆積した（図３９参照）
が、図４５に示すように、周辺回路領域の多結晶シリコ
ン膜５６をエッチングで除去した後に、Ｔａ2 Ｏ5 膜６
１を堆積してもよい。またこのとき、図４６に示すよう
に、情報蓄積用容量素子Ｃの上部電極（ＴｉＮ膜６２）
に所定の電源を供給する配線を接続するためのスルーホ
ール７４の下部に多結晶シリコン膜５６を残しておくこ
とにより、この多結晶シリコン膜５６をエッチングスト
ッパとして利用することができるので、周辺回路の第１
層配線３８の上部に深いスルーホール６６を形成する工
程で浅いスルーホール７４を同時に形成することが可能
となる。
に情報蓄積用容量素子の下部電極６０を形成（図３８参
照）した後、周辺回路領域に多結晶シリコン膜５６を残
したままＴａ2 Ｏ5 膜６１を堆積した（図３９参照）
が、図４５に示すように、周辺回路領域の多結晶シリコ
ン膜５６をエッチングで除去した後に、Ｔａ2 Ｏ5 膜６
１を堆積してもよい。またこのとき、図４６に示すよう
に、情報蓄積用容量素子Ｃの上部電極（ＴｉＮ膜６２）
に所定の電源を供給する配線を接続するためのスルーホ
ール７４の下部に多結晶シリコン膜５６を残しておくこ
とにより、この多結晶シリコン膜５６をエッチングスト
ッパとして利用することができるので、周辺回路の第１
層配線３８の上部に深いスルーホール６６を形成する工
程で浅いスルーホール７４を同時に形成することが可能
となる。
【００８０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８１】本発明のＤＲＡＭの製造方法によれば、メ
モリアレイの絶縁膜に形成した溝の内部に導電膜を形成
した後、絶縁膜をウェットエッチングして情報蓄積用容
量素子の下部電極を形成する際、周辺回路領域の酸化シ
リコン膜の表面に上記導電膜を残しておくことにより、
周辺回路領域の絶縁膜がエッチングされるのを防止する
ことができるので、情報蓄積用容量素子の下部電極を形
成する工程の歩留まりが向上する。
モリアレイの絶縁膜に形成した溝の内部に導電膜を形成
した後、絶縁膜をウェットエッチングして情報蓄積用容
量素子の下部電極を形成する際、周辺回路領域の酸化シ
リコン膜の表面に上記導電膜を残しておくことにより、
周辺回路領域の絶縁膜がエッチングされるのを防止する
ことができるので、情報蓄積用容量素子の下部電極を形
成する工程の歩留まりが向上する。
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。
路図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】メモリアレイに形成した溝のパターンとその
周囲に形成した長溝のパターンとを示す半導体基板の要
部平面図である。
周囲に形成した長溝のパターンとを示す半導体基板の要
部平面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明者によって検討されたＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板 １Ａ 半導体チップ ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ５ａ 溝 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２４ａ、２４ｂ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４〜３７ コンタクトホール ３８、３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５Ａ 遮光パターン ５６ 多結晶シリコン膜 ５７ ＳＯＧ膜 ５８ フォトレジスト膜 ５９ 長溝 ５９Ａ 遮光パターン ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７１ 酸化シリコン膜 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール ７６ プラグ ７７〜７９ 第３層配線 ８０ フォトレジスト膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、前記情報蓄積用容量素子を前記メモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴ
を形成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形
成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴ
および周辺回路のＭＩＳＦＥＴの上部に、後の工程で形
成される情報蓄積用容量素子の高さに相当する膜厚を有
する第１絶縁膜を堆積する工程、（ｃ）フォトレジスト
膜をマスクにしたエッチングでメモリアレイの前記第１
絶縁膜を開孔して溝を形成すると共に、メモリアレイと
周辺回路領域との境界部の前記第１絶縁膜を開孔して前
記メモリアレイを囲む長溝を形成する工程、（ｄ）前記
溝および前記長溝の内部を含む前記第１絶縁膜の上部
に、情報蓄積用容量素子の下部電極を構成する第１導電
膜を堆積した後、前記第１導電膜の上部に、前記溝およ
び前記長溝を埋め込む膜厚の第２絶縁膜を堆積する工
程、（ｅ）周辺回路領域を覆うフォトレジスト膜をマス
クにしたエッチングでメモリアレイの前記第２絶縁膜と
前記第１絶縁膜の上部の前記第１導電膜とをエッチング
することにより、前記溝および前記長溝の内部と、前記
周辺回路領域とに前記第１導電膜を残す工程、（ｆ）前
記溝とこれに隣接する溝の隙間の前記第１絶縁膜、前記
溝および長溝の内部の前記第２絶縁膜、前記周辺回路領
域の前記第２絶縁膜をエッチングすることにより、上方
に開孔部を有する筒形の下部電極を形成する工程、
（ｇ）前記下部電極の上部に第３絶縁膜および第２導電
膜を堆積した後、前記第２導電膜、前記第２絶縁膜およ
び前記第１導電膜をパターニングすることにより、前記
第１導電膜からなる下部電極と、前記第３絶縁膜からな
る容量絶縁膜と、前記第２導電膜からなる上部電極とで
構成される情報蓄積用容量素子を形成する工程、を含む
ことを特徴する半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記（ｆ）工程の後、前記（ｇ）工程
に先立って、前記周辺回路領域の前記第１導電膜を除去
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法であって、前記情報蓄積用容量素子の上部電極と
これに接続される配線とを接続するスルーホールを形成
する領域に前記第１導電膜を残し、前記情報蓄積用容量
素子の上部に堆積した第３絶縁膜をエッチングして前記
上部電極の上部に前記スルーホールを形成する際、前記
第１導電膜をエッチングストッパとすることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記第１絶縁膜が酸化シ
リコン膜であり、前記第２絶縁膜がＳＯＧ膜であること
を特徴する半導体集積回路装置の製造方法。 - 【請求項５】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記第１導電膜が多結晶
シリコン膜であることを特徴する半導体集積回路装置の
製造方法。 - 【請求項６】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記（ｆ）工程のエッチ
ングがウェットエッチングであることを特徴する半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173699A JPH1126718A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173699A JPH1126718A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126718A true JPH1126718A (ja) | 1999-01-29 |
Family
ID=15965491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173699A Pending JPH1126718A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126718A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004798A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 형성방법 |
| JP2001036044A (ja) * | 1999-06-30 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| US6329683B2 (en) | 1999-12-28 | 2001-12-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof which make it possible to improve reliability of cell-capacitor and also to simplify the manufacturing processes |
| US7459370B2 (en) | 2005-10-12 | 2008-12-02 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor memory device having plurality of storage node electrodes |
| US7709319B2 (en) | 2005-06-13 | 2010-05-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2012146993A (ja) * | 2003-12-10 | 2012-08-02 | Micron Technology Inc | コンデンサ装置の形成方法 |
-
1997
- 1997-06-30 JP JP9173699A patent/JPH1126718A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004798A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 커패시터의 전하저장전극 형성방법 |
| JP2001036044A (ja) * | 1999-06-30 | 2001-02-09 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| US6329683B2 (en) | 1999-12-28 | 2001-12-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof which make it possible to improve reliability of cell-capacitor and also to simplify the manufacturing processes |
| JP2012146993A (ja) * | 2003-12-10 | 2012-08-02 | Micron Technology Inc | コンデンサ装置の形成方法 |
| US7709319B2 (en) | 2005-06-13 | 2010-05-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7459370B2 (en) | 2005-10-12 | 2008-12-02 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor memory device having plurality of storage node electrodes |
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