KR20000053397A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

로직부에 있어서, MISFET의 게이트 전극(5)의 상층에 형성된 절연층에 소스를 구성하는 n+형 반도체 영역에 도달하는 복수의 컨택트 홀(11a ∼ 11c)과, 드레인을 구성하는 n+형 반도체 영역에 도달하는 복수의 컨택트 홀(11d ∼ 11f)을 개공하고, 비트선과 동일층의 도전막 BL1에 의해서 상기 복수의 컨택트 홀(11a ∼ 11c)을 통하여 소스를 구성하는 n+형 반도체 영역을 분로하고, 또한 비트선과 동일층의 도전막 BL2에 의해 상기 복수의 컨택트 홀(11d ∼ 11f)을 통하여 드레인을 구성하는 n+형 반도체 영역을 분로한 로직 혼재 DRAM.

Description

반도체 집적 회로 장치 및 그 제조 방법{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND PROCESS FOR MANUFACTURING THE SAME}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히, 로직(Logic : 논리 회로)과 DRAM(Dynamic Random Access Memory)이 혼재된 로직 혼재 DRAM을 구비하는 반도체 집적 회로 장치에 적용하는 유효한 기술에 관한 것이다.
로직-DRAM 혼재 LSI(Large Scale Integrated Circuit)에서는 특히 로직부에서의 배선 저항이 회로의 동작 속도에 큰 영향을 미치기 때문에, 배선 재료로서는 알루미늄(Al) 합금막 또는 동(Cu)막 등의 저저항의 금속막이 이용되고 있다. 배선의 두께는 예를 들면 0.5 ∼ 1.0㎛, 시트 저항은 35 ∼ 70mΩ/□이다.
그러나, 포토 리소그래피에서의 해상도 또는 에칭에서의 제어성 등의 가공 프로세스의 제약으로 인해 배선 간격에는 하한이 있으며, 배선 갯수에는 상한이 있다. 따라서, 도 7에 도시한 바와 같이, MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 소스, 드레인을 구성하는 반도체 영역 상에 복수 라인의 배선 M1, M2, M3이 통과하고 있어도, 소스를 구성하는 반도체 영역 상부 또는 드레인을 구성하는 반도체 영역 상에 컨택트 홀(67)이 각각 1개밖에 형성할 수 없는 경우가 있으며, 소스, 드레인의 기생 저항의 증가에 따른 MISFET의 동작 특성의 저하 예를 들면 드레인 전류의 감소가 우려된다. 그래서, 소스, 드레인을 구성하는 반도체 영역의 표면을 실리사이드화함으로써 소스, 드레인의 기생 저항을 저감하고 있다.
또, 소스, 드레인을 구성하는 반도체 영역의 표면을 실리사이드화한 MISFET에 대해서는 예를 들면 주식회사 프레스 저널 발행 「월간 반도체 월드(Semiconductor World)」 1995년 12월호, P150 ∼ P151에 기재되어 있다.
로직-DRAM 혼재 LSI에서는 로직부의 MISFET를 형성한 후에 DRAM부의 정보 축적용 용량 소자가 형성된다. 이 때문에, 정보 축적용 용량 소자의 형성 시에 반도체 기판에 실시되는 열처리에 의해서, 로직부의 MISFET의 소스, 드레인을 구성하는 반도체 영역의 표면에 형성된 실리사이드층의 반응이 진행하여, 실리사이드층의 박리, 소스, 드레인의 시트 저항의 증가, 소스, 드레인의 접합 누설의 증가라는 문제를 일으킬 가능성이 있다.
또한, 실리사이드층은 예를 들면 티탄(Ti)막, 코발트(Co)막 등의 금속과 반도체 기판을 구성하는 실리콘이 반응하여 형성되기 때문에, MISFET의 고성능화에 필수인 소스, 드레인이 얕은 접합과의 정합성이 나쁘다. 실리사이드층의 두께를 얇게 하여 상기 정합성을 향상시키는 방법을 생각할 수 있지만, 소스, 드레인의 기생 저항이 증가한다고 하는 문제가 생긴다.
본 발명의 목적은 MISFET의 기생 저항을 저감함으로써 반도체 집적 회로 장치의 동작 특성의 저하를 방지할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 외의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본 원에서 개시되는 발명 중 대표적인 개요를 간단하게 설명하면 다음과 같다. 즉,
(1) 본 발명의 반도체 집적 회로 장치는 로직 혼재 DRAM의 로직부에 있어서 MISFET의 게이트 전극의 상층에 형성된 절연층에 소스를 구성하는 반도체 영역에 도달하는 제1 복수의 컨택트 홀과, 드레인을 구성하는 반도체 영역에 도달하는 제2 복수의 컨택트 홀이 개공되어 있으며, 비트선과 동일층의 제1 도전막에 의해서, 상기 제1 복수의 컨택트 홀을 통하여 소스를 구성하는 반도체 영역이 분로되며, 또한, 비트선과 동일층의 제2 도전막에 의해서 상기 제2 복수의 컨택트 홀을 통하여 드레인을 구성하는 반도체 영역이 분로되어 있는 것이다.
(2) 또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은 로직 혼재 DRAM의 로직부의 MISFET를 형성할 때, 우선 반도체 기판의 주요면에 게이트 절연막, 게이트 전극 및 반도체 영역에 의해서 구성되는 한쌍의 소스, 드레인으로 이루어지는 MISFET를 형성한 후, 이 MISFET의 상층에 제1 절연층을 형성한다. 다음에, 제1 절연층에 소스를 구성하는 반도체 영역에 도달하는 제1 복수의 컨택트 홀 및 드레인을 구성하는 반도체 영역에 도달하는 제2 복수의 컨택트 홀을 개공한 후, 제1 복수의 컨택트 홀의 내부 및 제2 복수의 컨택트 홀의 내부에 플러그를 형성하고, 계속해서 비트선과 동일층의 제1 도전막에 의해서, 제1 복수의 컨택트 홀의 내부의 플러그를 통하여 소스를 구성하는 반도체 영역을 분로하고, 마찬가지로 비트선과 동일층의 제2 도전막에 의해서 제2 복수의 컨택트 홀의 내부의 플러그를 통하여 드레인을 구성하는 반도체 영역을 분로한다. 다음에, 비트선의 상층에 제2 절연층을 형성한 후, 이 제2 절연층에 제1 도전막에 도달하는 제1 관통 구멍 및 제2 도전막에 도달하는 제2 관통 구멍을 개공한 후, 제1 관통 구멍의 내부 및 제2 관통 구멍의 내부에 플러그를 형성하고 계속해서 상층 배선을 형성하는 것이다.
상기한 수단에 따르면, 비트선과 동일층의 제1 도전막으로 제1 복수의 컨택트 홀을 통하여 MISFET의 소스를 구성하는 반도체 영역을 분로하고, 마찬가지로 비트선과 동일층의 제2 도전막으로 제2 복수의 컨택트 홀을 통하여 MISFET의 드레인을 구성하는 반도체 영역을 분로함으로써, MISFET의 드레인 전류의 대부분은 분로한 제1 도전막 및 제2 도전막을 흐르기 때문에 소스, 드레인의 기생 저항이 작아지며, 기생 저항에 의한 MISFET의 동작 특성의 저하를 막을 수 있다. 또한, 기생 저항을 작게 할 수 있기 때문에 소스, 드레인을 구성하는 반도체 영역의 표면에 실리사이드층을 형성하는 공정을 삭감하는 것이 가능해지며 제조 공정을 간략화할 수 있다.
도 1은 본 발명의 일 실시예인 MISFET를 나타내는 반도체 기판의 주요부 평면도.
도 2는 도 1의 A-A'선에서의 MISFET의 주요부 단면도.
도 3은 도 1의 B-B'선에서의 MISFET의 주요부 단면도.
도 4a는 본 발명의 일 실시예인 MISFET의 소스, 드레인의 기생 저항을 설명하기 위한 등가 회로도.
도 4b는 종래의 MISFET의 소스, 드레인의 기생 저항을 설명하기 위한 등가 회로도.
도 5는 본 발명의 일 실시예를 적용한 로직-DRAM 혼재 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 다른 실시예인 MISFET를 나타내는 반도체 기판의 주요부 단면도.
도 7은 본 발명자가 검토한 MISFET를 나타내는 반도체 기판의 주요부 평면도.
도 8은 본 발명자가 검토한 MISFET를 나타내는 반도체 기판의 주요부 평면도.
<도면의 주요 부분에 대한 부호의 설명>
11a 내지 11g: 컨택트 홀
12: 플러그
16: 관통 구멍
17: 플러그
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다.
또, 실시예를 설명하기 위한 전 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이고 그 반복된 설명은 생략한다.
＜실시예 1＞
도 1은 본 발명의 일 실시예인 로직부의 n 채널형 MISFET를 나타내는 반도체 기판의 주요부 평면도이며, 도 2는 도 1의 A-A'선에서의 반도체 기판의 주요부 단면도이고, 도 3은 도 1의 B-B'선에서의 반도체 기판의 주요부 단면도이다.
p형 실리콘 단결정으로 이루어지는 반도체 기판(1)의 주요면에는 p형 웰(2)이 형성되며, 이 p형 웰(2)의 비활성 영역의 주요면에는 분리 영역(3)이 형성되어 있다. n 채널형 MISFET는 이 분리 영역(3)에 둘러싸인 p형 웰(2)의 활성 영역의 주요면에 형성되어 있다.
n 채널형 MISFET는 게이트 산화막(4), 게이트 전극(5) 및 n형 반도체 영역(6a, 6b)과 n+형 반도체 영역(7a, 7b)에 의해서 구성되는 한쌍의 소스, 드레인으로 구성되어 있다. 게이트 전극(5)은 예를 들면 인(P) 등의 n형 불순물이 도핑된 다결정 실리콘막 및 텅스텐 실리사이드(WSi2)막이 순차 적층된 구조를 이루고 있다.
상기 게이트 전극(5)의 상부에는 절연막(8)이 형성되어 있다. 이 절연막(8)은 예를 들면 질화 실리콘막으로 구성되어 있다. 또한, 게이트 전극(5)의 게이트 길이 방향의 측벽에는 측벽 스페이서(9)가 형성되어 있다. 이 측벽 스페이서(9)는 예를 들면 질화 실리콘막으로 구성되어 있다.
상기 절연막(8) 및 측벽 스페이서(9)의 상층에는 절연층(10)이 형성되어 있으며, 이 절연층(10)은 예를 들면 질화 실리콘막 또는 산화 실리콘막으로 이루어지는 다층막으로 구성된다. 상기 절연층(10)에는 소스의 일부를 구성하는 n+형 반도체 영역(7a)에 도달하는 복수의 컨택트 홀(11a ∼ 11c), 드레인의 일부를 구성하는 n+형 반도체 영역(7b)에 도달하는 복수의 컨택트 홀(11d ∼ 11f) 및 게이트 전극(5)에 도달하는 컨택트 홀(11g)이 개공되어 있으며, 컨택트 홀(11a∼ 11g)의 내부에는 플러그(12)가 형성되어 있다. 플러그(12)는 예를 들면 텅스텐(W)막/질화 티탄(TiN)막/ 티탄(Ti)막으로 구성되어 있다.
여기서, 도 1에 도시한 바와 같이 컨택트 홀(11a ∼ 11c) 및 컨택트 홀(11d ∼ 11f)은 후의 공정에서 형성되는 제1층 배선의 피치와 동일한 피치로 배치하였지만, 제1층 배선의 피치보다도 좁은 피치로 배치하여도 좋다.
절연층(10)의 상층에는 비트선과 동일층의 도전막 BL1∼ BL3이 형성되어 있으며 도전막 BL1은 컨택트 홀(11a ∼ 11c)을 통하여 소스의 일부를 구성하는 n+형 반도체 영역(7a)에 접속됨과 동시에, 컨택트 홀(11a ∼ 11c)의 내부의 플러그(12)를 통하여 소스의 일부를 구성하는 n+형 반도체 영역(7a)을 분로한다. 도전막 BL2는 컨택트 홀(11d ∼ 11f)을 통하여 드레인의 일부를 구성하는 n+형 반도체 영역(7b)에 접속됨과 동시에, 컨택트 홀(11d ∼ 11f)의 내부의 플러그(12)를 통하여 드레인의 일부를 구성하는 n+형 반도체 영역(7b)을 분로한다. 또한, 도전막 BL3은 컨택트 홀(11g) 내부의 플러그(12)를 통하여 게이트 전극(5)에 접속된다. 도전막 BL1∼ BL3은 고융점 금속막 예를 들면 텅스텐(W)막으로 구성되어 있다.
도전막 BL1∼ BL3의 상부에는 절연막(13)이 형성되어 있고, 또한 도전막 BL1∼ BL3의 측벽에는 측벽 스페이서(14)가 형성되어 있다.
절연막(13) 및 측벽 스페이서(14)는 예를 들면 질화 실리콘막으로 구성되어 있다.
상기 절연막(13) 및 측벽 스페이서(14)의 상층에는 절연층(15)이 형성되어 있으며, 이 절연층(15)은 질화 실리콘막 또는 산화 실리콘막으로 이루어지는 다층막으로 구성되어 있다. 상기 절연층(15)에는 도전막 BL1에 도달하는 관통 구멍(16a), 도전막 BL2에 도달하는 관통 구멍(16b) 및 도전막 BL3에 도달하는 관통 구멍(16c)이 개공되어 있으며 관통 구멍(16a, 16b, 16c)의 내부에는 플러그(17)가 형성되어 있다. 플러그(17)는 예를 들면 텅스텐(W)막/질화 티탄(TiN)막으로 구성되어 있다.
절연층(15)의 상층에는 게이트 전극(5)과 수직 방향으로 연장하는 제1층 배선 M1∼ M4가 형성되어 있으며, 제1층 배선 M1∼ M4는 같은 피치로 배치되어 있다. 제1층 배선 M1은 관통 구멍(16b)를 통하여 도전막 BL2에 접속되며 제1층 배선 M3은, 관통 구멍(16a)을 통하여 도전막 BL1에 접속되며 또한 제1층 배선 M4는 관통 구멍(16c)을 통하여 도전막 BL3에 접속되어 있다.
이와 같이, 본 실시예 1에서는 고융점 금속막 예를 들면 텅스텐(W)막으로 구성되는 도전막 BL1에 의해서, 컨택트 홀(11a ∼ 11c)의 내부의 플러그(12)를 통하여 n 채널형 MISFET의 소스의 일부를 구성하는 n+형 반도체 영역(7a)을 분로하고, 마찬가지로 고융점 금속막으로 구성되는 도전막 BL2에 의해서, 컨택트 홀(11d ∼ 11f)의 내부의 플러그(12)를 통하여 n 채널형 MISFET의 드레인의 일부를 구성하는 n+형 반도체 영역(7b)을 분로함으로써, 드레인 전류의 대부분은 분로한 도전막 BL1, BL2를 흐르기 때문에 소스, 드레인의 기생 저항이 작아지며 기생 저항에 의한 MISFET의 동작 특성의 저하를 막을 수 있다. 또한, 기생 저항이 작기 때문에 소스의 일부를 구성하는 n+형 반도체 영역(7a) 및 드레인의 일부를 구성하는 n+형 반도체 영역(7b)의 표면에 실리사이드층을 형성하는 공정을 삭감할 수 있어 제조 공정을 간략화할 수 있다.
또, 도전막 BL1∼ BL3은 다결정 실리콘막과 고융점 금속막이 순차 적층된 폴리사이드막으로 구성하여도 좋다.
도 4에 MISFET의 소스, 드레인의 기생 저항의 등가 회로를 나타낸다. 도 4a는 본 실시예 1의 MISFET의 저항 회로(분포 상수 선로)이며, 도 4b는 종래의 MISFET의 저항 회로(분포 상수 선로)이다.
제1층 배선으로부터 비트선과 동일층의 도전막까지의 직렬 저항 R1을 3Ω, 비트선과 동일층의 도전막으로부터 소스, 드레인까지의 직렬 저항 R2를 2Ω, 비트선과 동일층의 도전막의 시트 저항 R3을 1Ω으로 하고 있으며, 실리사이드층을 구비한 소스, 드레인의 시트 저항 R4는 10Ω, 실리사이드층을 구비하지 않은 소스, 드레인의 시트 저항 R5는 50Ω으로 하였다.
종래의 MISFET의 기생 저항(도면 중의 a 점과 제1층 배선 간의 저항)은 22Ω(R4×2+R2)이지만, 본 실시예1의 MISFET의 기생 저항은 7Ω(R2+R3×2+R1)이 되며 약 3분의 1로 감소한다.
이와 같이 상기 도 1에서 밝힌 바와 같이, 상기 도 7에 기재되어 있는 플러그(68)나 도 1의 제1층 배선 M1과 접속하는 플러그(17)에 비하여 상기 복수의 플러그(12)는 통합하여, 평면 레이아웃 상에서 큰 단면적을 가지며, n+형 반도체층의 보다 넓은 면적으로 접속하고 있다. 또한, 각 복수의 플러그(12)끼리는 반도체막 BL1, BL2에 의해 전기적으로 접속되어 있다. 따라서, 소자의 외관 상의 기생 저항 저하가 이루어지고 있다.
다음에, 본 발명의 일 실시예인 배선 구조를 적용한 로직-DRAM 혼재 LSI의 제조 방법을 도 5에 도시한 단면도를 이용하여 공정순으로 설명한다.
우선, p형의 반도체 기판(21)을 준비하고, 이 반도체 기판(21)의 주요면에 깊이 0.3 ∼ 0.4㎛ 정도의 얕은 홈(22)을 형성한다. 다음에, 반도체 기판(21)에 열산화 처리를 실시하여 산화 실리콘막(23)을 형성한다. 이 후, 반도체 기판(21) 상에 산화 실리콘막을 퇴적하고, 계속해서 이 산화 실리콘막의 표면을 화학적 기계 연마(Chemical Mechanical Polishing : CMP)법으로 평탄화함으로써 얕은 홈(22) 내에만 산화 실리콘막을 남기고 분리 영역(24)을 형성한다.
다음에, DRAM부의 반도체 기판(21)에 n형 불순물 예를 들면 인(p)을 이온 주입하여 n형 반도체 영역(25)을 형성하고, DRAM부와 로직부의 일부(n 채널형 MISFET를 형성하는 영역)에 P형 불순물 예를 들면 붕소(B)를 이온 주입하여 p형 웰(26)을 형성하고, 로직부의 다른 일부(p 채널형 MISFET를 형성하는 영역)에 n형 불순물, 예를 들면 인(p)을 이온 주입하여 n형 웰(27)을 형성한다. 또한, 이 이온 주입에 계속해서, MISFET의 임계치 전압을 조정하기 위한 불순물, 예를 들면 불소화 붕소(BF2)를 p형 웰(26) 및 n형 웰(27)에 이온 주입한다.
다음에, p형 웰(26) 및 n형 웰(27)의 각 표면을 HF(불산)계의 수용액을 사용하여 세정한 후, 반도체 기판(21)을 850℃ 정도로 습식 산화하여 p형 웰(26) 및 n형 웰(27)의 각 표면에 막 두께 7㎚ 정도의 청정한 게이트 산화막(28)을 형성한다.
다음에, 게이트 산화막(28)의 상부에 게이트 전극(29A, 29B, 29C)을 형성한다. 게이트 전극(29A)은 메모리 셀 선택용 MISFETQs의 일부를 구성하고 활성 영역 이외의 영역에서는 워드선 WL로서 기능한다. 게이트 전극(29B) 및 게이트 전극(29C)은 로직부의 n 채널형 MISFET 및 p 채널형 MISFET의 각 일부를 구성한다.
게이트 전극(29A ; 워드선 WL) 및 게이트 전극(29B, 29C)은 예를 들면 인(P) 등의 n형 불순물이 도핑된 막 두께 50㎚ 정도의 다결정 실리콘막을 반도체 기판(21) 상에 CVD(Chemical Vapor Deposition : 화학적 기상 성장)법으로 퇴적하고, 계속해서 그 상부에 막 두께 120㎚ 정도의 텅스텐 실리사이드(WSi2)막을 스퍼터링법으로 퇴적하고, 또한 그 상부에 막 두께 200㎚ 정도의 질화 실리콘막(30)을 CVD법으로 퇴적한 후, 포토 레지스트막을 마스크로 하여 이들의 막을 패터닝함으로써 형성한다.
다음에, 상기 포토 레지스트막을 제거한 후 불소 등의 에칭액을 사용하여, 반도체 기판(21)의 표면에 남은 드라이 에칭 잔사나 포토 레지스트 잔사 등을 제거한다. 계속해서, n형 웰(27)에 p형 불순물, 예를 들면 붕소(B)를 이온 주입하여 게이트 전극(29C)의 양측의 n형 웰(27)에 p형 반도체 영역(31)을 형성한다. 또한, p형 웰(26)에 n형 불순물, 예를 들면 인(P)을 이온 주입하여 게이트 전극(29B)의 양측의 p형 웰(26)에 n-형 반도체 영역(32)을 형성하고, 게이트 전극(29A)의 양측의 P형 웰(26)에 n형 반도체 영역(33)을 형성한다. 이에 따라, 메모리 어레이에 메모리 셀 선택용 MISFETQs가 형성된다.
다음에, 반도체 기판(21) 상에 CVD법으로 막 두께 50㎚ 정도의 질화 실리콘막(34a)을 퇴적한 후, 메모리 어레이의 질화 실리콘막(34a)을 포토 레지스트막으로 덮고, 로직부의 질화 실리콘막(34a)을 이방성 에칭함으로써 게이트 전극(29B, 29C)의 측벽에 측벽 스페이서(34)를 형성한다.
다음에, 상기 포토 레지스트막을 제거한 후 로직부의 n형 웰(27)에 p형 불순물 예를 들면 붕소(B)를 이온 주입하여 p 채널형 MISFETQp의 p+형 반도체 영역(35 ; 소스, 드레인)을 형성하고, 로직부의 p형 웰(26)에 n형 불순물, 예를 들면 비소(As)을 이온 주입하여 n 채널형 MISFET의 n+형 반도체 영역(36 ; 소스, 드레인)을 형성한다. 이에 따라, 로직부에 p 채널형 MISFETQp 및 n 채널형 MISFETQn이 형성된다.
다음에, 반도체 기판(21) 상에 막 두께 300㎚ 정도의 SOG(스핀 온 글라스)막(37)을 스핀도포한 후, 반도체 기판(21)을 800℃, 1분 정도 열 처리하여 SOG막(37)을 신터링(소결)한다.
다음에, SOG막(37)의 상부에 막 두께 400㎚ 정도의 산화 실리콘막(38)을 퇴적한 후, 이 산화 실리콘막(38)을 CMP법으로 연마하여 그 표면을 평탄화한다. 산화 실리콘막(38)은 예를 들면 오존(O3)과 테트라 에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다.
다음에, 산화 실리콘막(38)의 상부에 막 두께 100㎚ 정도의 산화 실리콘막(39)을 퇴적한다. 이 산화 실리콘막(39)은 CMP법으로 연마될 때 생긴 상기 산화 실리콘막(38)의 표면의 미세한 상처를 보수하기 위해서 퇴적한다. 산화 실리콘막(39)은 예를 들면 오존(O3)과 테트라 에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다. 산화 실리콘막(38)의 상부에는 산화 실리콘막(39) 대신에 PSG(Phospho Silicate Glass)막을 퇴적하여도 좋다.
다음에, 포토 레지스트막을 마스크로 한 드라이 에칭으로 메모리 셀 선택용 MISFETQs의 n형 반도체 영역(소스, 드레인 ; 33)의 상부의 산화 실리콘막(39, 38) 및 SOG막(37)을 제거한다. 계속해서, 상기 포토 레지스트막을 마스크로 한 드라이 에칭으로 메모리 셀 선택용 MISFETQs의 n형 반도체 영역(소스, 드레인 ; 33)의 상부의 질화 실리콘막(34a)과 게이트 산화막(28)을 제거함으로써, n형 반도체 영역(소스, 드레인 ; 33)의 한쪽 상부에 컨택트 홀(40)을 형성하고 다른쪽의 상부에 컨택트 홀(41)을 형성한다.
다음에, 상기 포토 레지스트막을 제거한 후 컨택트 홀(40, 41)의 내부에 플러그(42)를 형성한다. 플러그(42)는 산화 실리콘막(39)의 상부에 n형 불순물, 예를 들면 인(P)을 도핑한 다결정 실리콘막을 CVD법으로 퇴적한 후, 이 다결정 실리콘막을 CMP법으로 연마하여 컨택트 홀(40, 41)의 내부에 남김으로써 형성한다.
다음에, 산화 실리콘막(39)의 상부에 막 두께 200㎚ 정도의 산화 실리콘막(43)을 퇴적한 후, 반도체 기판(21)을 800℃ 정도로 열처리한다. 산화 실리콘막(43)은 예를 들면 오존(O3)과 테트라 에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다. 또한, 이 열처리에 의해서 플러그(42)를 구성하는 다결정 실리콘막 중의 n형 불순물이 컨택트 홀(40, 41)의 바닥부로부터 메모리 셀 선택용 MISFETQs의 n형 반도체 영역(33 ; 소스, 드레인)에 확산하고 n형 반도체 영역(33)이 저저항화된다.
다음에, 포토 레지스트막을 마스크로 한 드라이 에칭으로 상기 컨택트 홀(40)의 상부의 산화 실리콘막(43)을 제거하여 컨택트 홀(44)을 형성하고, 플러그(42)의 표면을 노출시킨다. 다음에, 상기 포토 레지스트막을 제거한 후 다시 포토 레지스트막을 형성하고, 이 포토 레지스트막을 마스크로 한 드라이 에칭으로 로직부의 산화 실리콘막(43, 39, 38), SOG막(37) 및 게이트 산화막(28)을 제거함으로써 상기 도 1에 도시한 바와 같이, n 채널형 MISFETQn의 n+형 반도체 영역(36 ; 소스, 드레인)의 상부에 복수의 컨택트 홀(45a)을 형성하고, 마찬가지로 p 채널형 MISFETQp의 p+형 반도체 영역(35 ; 소스, 드레인)의 상부에 복수의 컨택트 홀(45b)을 형성한다.
다음에, 상기 포토 레지스트막을 제거한 후 컨택트 홀(44, 45a, 45b)의 내부에 플러그(46)를 형성한다. 플러그(46)는 산화 실리콘막(43)의 상부에 막 두께 50㎚ 정도의 티탄(Ti)막과 막 두께 50㎚ 정도의 질화 티탄(TiN)막을 스퍼터링법으로 퇴적하고 또한 그 상부에 막 두께 150㎚ 정도의 텅스텐(W)막을 CVD법으로 퇴적한 후, 이 텅스텐(W)막, 질화 티탄(TiN)막 및 티탄 (Ti)막의 표면을 CMP법으로 연마하여 컨택트 홀(44, 45a, 45b)의 내부에 남김으로써 형성한다.
다음에, DRAM부의 산화 실리콘막(43)의 상부에 비트선 BL을 형성하고 로직부의 산화 실리콘막(43)의 상부에 비트선 BL과 동일층의 도전막 BLn1, BLn2, BLp1, BLp2를 형성한다. 도전막 BLn1, BLn2는 n 채널형 MISFETQn의 소스, 드레인을 구성하는 n+형 반도체 영역(36)을 분로하고, 도전막 BLp1, BLp2는 p 채널형 MISFETQp의 소스, 드레인을 구성하는 p+형 반도체 영역(35)을 분로한다.
비트선 BL 및 도전막 BLn1, BLn2, BLp1, BLp2는 산화 실리콘막(43)의 상부에 예를 들면 텅스텐(W)막을 스퍼터링법 또는 CVD법으로 퇴적하고, 계속해서 질화 실리콘막(47)을 퇴적한 후, 포토 레지스트막을 마스크로 하여, 상기 질화 실리콘막(47) 및 텅스텐 (W)막을 패터닝함으로써 형성한다.
다음에, 상기 포토 레지스트막을 제거한 후 질화 실리콘막(47)의 상부에 질화 실리콘막을 퇴적한 후, 이 질화 실리콘막을 이방성 에칭함으로써 비트선 BL, 도전막 BLn1, BLn2, BLp1, BLp2의 측벽에 측벽 스페이서(48)를 형성한다. 다음에, 질화 실리콘막(47)의 상층에 막 두께 250㎚ 정도의 SOG막(49)을 스핀 도포한 후, 반도체 기판(21)을 800℃, 1분정도 열처리하여 SOG막(49)을 신터링(소결)한다. 또, 후술하는 관통 구멍(52)을 비트선 BL에 대하여 자기 정합으로 형성하지 않은 경우는 비트선 BL 상의 질화 실리콘막(47) 및 측벽 스페이서(48)는 생략해도 좋다.
다음에, SOG막(49)의 상부에 막 두께 200㎚ 정도의 산화 실리콘막(50)을 퇴적한 후, 이 산화 실리콘막(50)을 CMP법으로 연마하여 그 표면을 평탄화한다. 산화 실리콘막(50)은 예를 들면 오존(O3)과 테트라 에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다.
다음에, 산화 실리콘막(50)의 상부에 막 두께 100㎚ 정도의 산화 실리콘막(51)을 퇴적한다. 이 산화 실리콘막(51)은 CMP법으로 연마될 때 생긴 상기 산화 실리콘막(50)의 표면의 미세한 상처를 보수하기 위해서 퇴적한다. 산화 실리콘막(51)은 예를 들면 오존(O3)과 테트라 에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다.
다음에, 포토 레지스트막을 마스크로 한 드라이 에칭으로 컨택트 홀(41)에 매립된 플러그(42)의 상부의 산화 실리콘막(51, 50), SOG막(49) 및 산화 실리콘막(43)을 제거하여 플러그(42)의 표면에 도달하는 관통 구멍(52)을 비트선 BL에 대하여 자기 정합으로 형성한다.
다음에, 상기 포토 레지스트막을 제거한 후 관통 구멍(52)의 내부에 플러그(53)를 형성한다. 플러그(53)는 산화 실리콘막(51)의 상부에 n-형 불순물, 예를 들면 인(P)을 도핑한 다결정 실리콘막을 CVD법으로 퇴적한 후, 이 다결정 실리콘막을 에치백하여 관통 구멍(52)의 내부에 남김으로써 형성한다.
다음에, 산화 실리콘막(51)의 상부에 막 두께 200㎚ 정도의 질화 실리콘막(54)을 CVD법으로 퇴적한 후, 포토 레지스트막을 마스크로 한 드라이 에칭으로 로직부의 질화 실리콘막(54)을 제거한다. DRAM부에 남겨진 질화 실리콘막(54)은 후술하는 메모리 셀의 정보 축적용 용량 소자의 하부 전극을 형성하는 공정에서 하부 전극 간의 산화 실리콘막을 에칭할 때의 에칭 스토퍼로서 이용된다.
다음에, 상기 포토 레지스트막을 제거한 후, 질화 실리콘막(54)의 상부에 막 두께 1.3㎛ 정도의 산화 실리콘막(55)을 퇴적하고, 포토 레지스트막을 마스크로 한 드라이 에칭으로 산화 실리콘막(55) 및 질화 실리콘막(54)을 제거함으로써, 관통 구멍(52)의 상부에 홈(56)을 형성한다. 이 때 동시에, DRAM 부의 메모리 어레이의 주위에 메모리 어레이를 둘러싸는 프레임형의 홈(56a)을 형성한다. 산화 실리콘막(55)은 예를 들면 오존(O3)과 테트라 에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다.
다음에, 상기 포토 레지스트막을 제거한 후 산화 실리콘막(55)의 상부에 n형 불순물 예를 들면 인(P)을 도핑한 막 두께 60㎚ 정도의 다결정 실리콘막(57)을 CVD법으로 퇴적한다. 이 다결정 실리콘막(57)은 메모리 셀의 정보 축적용 용량 소자의 하부 전극 재료로서 사용된다.
다음에, 다결정 실리콘막(57)의 상부에 홈(56, 56a)의 깊이보다도 두꺼운 막 두께의 SOG막(58)을 스핀 도포한 후, SOC막(58)을 에치백하고 또한 산화 실리콘막(55)의 상부의 다결정 실리콘막(57)을 에치백함으로써, 홈(56, 56a)의 내측(내벽 및 바닥부)에 다결정 실리콘막(57)을 남긴다.
다음에, 로직부의 산화 실리콘막(55)을 덮는 포토 레지스트막을 마스크에 홈(56)의 내부의 SOG막(58)과 홈(56)의 간극의 산화 실리콘막(55)을 습식 에칭하고 메모리 셀의 정보 축적용 용량 소자의 하부 전극(59)을 형성한다. 이 때, 홈(56)의 간극에는 질화 실리콘막(54)이 남아 있으므로, 그 하부의 산화 실리콘막(51)이 에칭되는 일은 없다.
다음에, 상기 포토 레지스트막을 제거하고 계속해서 하부 전극(59)을 구성하는 다결정 실리콘막(57)의 산화를 방지하기 위해서, 반도체 기판(21)을 암모니아 분위기 중, 800℃ 정도로 열처리하여 다결정 실리콘막(57)의 표면을 질화한 후, 하부 전극(59)의 상부에 막 두께 20㎚ 정도의 산화 탄탈(Ta2O5)막(60)을 CVD법으로 퇴적하고, 계속해서 반도체 기판(21)을 800℃ 정도로 열처리하여 산화 탄탈(Ta2O5)막(60)을 활성화한다. 이 산화 탄탈(Ta2O5)막(60)은 메모리 셀의 정보 축적용 용량 소자의 용량 절연막 재료로서 사용된다.
다음에, 산화 탄탈(Ta2O5)막(60)의 상부에 CVD법과 스퍼터링법으로 막 두께 150㎚ 정도의 질화 티탄(TiN)막(61)을 퇴적한 후, 포토 레지스트막을 마스크로 한 드라이 에칭으로 질화 티탄(TiN)막(61) 및 산화 탄탈(Ta2O5)막(60)을 패터닝함으로써, 질화 티탄(TiN)막(61)으로 이루어지는 상부 전극과, 산화 탄탈(Ta2O5)막(60)으로 이루어지는 용량 절연막과, 다결정 실리콘막(57)으로 이루어지는 하부 전극(59)으로 구성되는 정보 축적용 용량 소자를 형성한다. 이에 따라, 메모리 셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 DRAM부의 메모리 셀이 완성한다.
다음에, 포토 레지스트막을 제거한 후 메모리 셀의 정보 축적용 용량 소자의 상부에 막 두께 600㎚ 정도의 산화 실리콘막(62)을 퇴적한다.산화 실리콘막(62)은 예를 들면 오존(O3)과 테트라 에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 퇴적한다. 계속해서, 포토 레지스트막을 마스크로 한 드라이 에칭으로 로직부의 비트선 BLn1, BLn2, BLp1, BLP2의 상부의 산화 실리콘막(62, 55, 51, 50), SOG막(49) 및 질화 실리콘막(47)을 제거함으로써, 비트선 BLn1, BLn2, BLp1, BLp2에 도달하는 관통 구멍(63)을 각각 형성한다. 도면에는 로직부의 p 채널형 MISFETQp의 상측의 비트선BLp1에 도달하는 관통 구멍(63)만을 나타내고 있다.
다음에, 상기 포토 레지스트막을 제거한 후, 관통 구멍(63)의 내부에 플러그(64)를 형성하고, 계속해서 산화 실리콘막(62)의 상부에 제1층 배선(65)을 형성한다. 플러그(64)는 산화 실리콘막(62)의 상부에 스퍼터링법으로 막 두께 100㎚ 정도의 질화 티탄(TiN)막을 퇴적하고, 또한 그 상부에 CVD법으로 막 두께 500㎚ 정도의 텅스텐(W)막을 퇴적한 후, 이들의 막을 에치백하여 관통 구멍(63)의 내부에 남김으로써 형성한다. 제1층 배선(65)은 산화 실리콘막(62)의 상부에 스퍼터링법으로 막 두께 50㎚ 정도의 질화 티탄(TiN)막, 막 두께 500㎚ 정도의 알루미늄(Al) 합금막, 막 두께 10㎚ 정도의 티탄(Ti)막 및 질화 티탄(TiN)막을 순차 퇴적한 후, 포토 레지스트막을 마스크로 한 드라이 에칭으로 이들의 막을 패터닝하여 형성한다.
그 후, 제1층 배선(65)의 상부에 층간 절연막을 형성한 후, 제2층 배선을 형성하고, 또한, 제2층 배선의 상부에 패시베이션막을 퇴적하지만, 그 도시는 생략한다. 이상의 공정에 의해, 본 실시예의 로직-DRAM 혼재 LSI가 거의 완성된다.
＜실시예 2＞
도 6은 본 발명의 다른 실시예인 로직부의 n 채널형 MISFET를 나타내는 반도체 기판의 주요부 단면도이다.
상기 실시예1의 상기 도 1 ∼ 도 3에 도시한 n 채널형 MISFET와 마찬가지로, 도전막 BL1은 컨택트 홀(11a ∼ 11c)을 통하여 n 채널형 MISFET의 소스의 일부를 구성하는 n+형 반도체 영역(7a)에 접속됨과 동시에, 컨택트 홀(11a ∼ 11c)의 내부의 플러그(12)를 통하여 소스의 일부를 구성하는 n+형 반도체 영역(7a)을 분로하고 있으며, 도전막 BL2는 컨택트 홀(11d ∼ 11f)을 통하여 n 채널형 MISFET의 드레인의 일부를 구성하는 n+형 반도체 영역(7b)에 접속됨과 동시에, 컨택트 홀(11d ∼ 11f)의 내부의 플러그(12)를 통하여 드레인의 일부를 구성하는 n+형 반도체 영역(7b)을 분로하고 있다.
또한, 본 실시예 2에서는 n 채널형 MISFET의 소스의 일부를 구성하는 n+형 반도체 영역(7a)의 표면에 막 두께 15 ∼ 20㎚ 정도의 실리사이드층(66)이 형성되어 있으며, 마찬가지로 n 채널형 MISFET의 드레인의 일부를 구성하는 n+형 반도체 영역(7b)의 표면에 막 두께 15 ∼ 20㎚ 정도의 실리사이드층(66)이 형성되어 있다.
이와 같이, 본 실시예 2에 따르면, 소스, 드레인의 일부를 구성하는 n+형 반도체 영역(7a, 7b)의 각 표면에 저저항의 실리사이드층(66)을 형성함으로써 기생 저항을 저감할 수 있어 MISFET의 동작 특성이 향상한다.
또한, 상기한 바와 같이 소스, 드레인이 얕은 접합과의 접합성을 향상하기 위해서 실리사이드층의 두께를 15 ∼ 20㎚으로 얇게 한 경우에도, 상기 얇은 실리사이드를 활성층 상에 미리 형성함으로써 티탄막, 질화 티탄막, 텅스텐막으로 이루어진 플러그(46, 12)와 소스, 드레인과의 접합 저항을 저감할 수 있음과 함께, 플러그를 구성하는 금속 원소가 기판 중에 확산하는 것을 막을 수 있다.
본 실시예에 있는 것과 같이, 로직부 MISFET의 소스, 드레인과, 상기 소스, 드레인을 분로하는 도전막을 접속하는 컨택트 홀 및 플러그를 복수로 분할하여 형성함으로써, 도 8에 있는 것과 같은 소스, 드레인이 좁은 영역과 컨택트 홀의 지름을 갖출 수 있어 컨택트 홀 및 플러그 형성 시에서의 문제점의 발생을 방지할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
본 원에 의해서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 이하 그대로이다.
본 발명에 따르면, 로직 혼재 DRAM의 로직를 구성하는 MISFET의 소스, 드레인의 기생 저항을 저감할 수 있으며 반도체 집적 회로 장치의 동작 특성의 저하를 방지할 수 있다.

Claims (32)

  1. 반도체 집적 회로 장치에 있어서,
    메모리 셀을 구비하는 제1 영역과, 로직 회로를 갖는 제2 영역을 구비하고, 상기 메모리 셀은 제1 소스, 드레인 반도체 영역과 게이트 전극을 구비하는 제1 MISFET와, 상기 제1 소스, 드레인 반도체 영역의 한쪽에 전기적으로 접속한 용량 소자를 구비하고,
    상기 제1 소스, 드레인 반도체 영역의 다른 한쪽에 전기적으로 접속하고 있는 비트선을 구비하고,
    상기 로직 회로는 제2 소스, 드레인 반도체 영역과 게이트 전극을 갖는 제2 MISFET를 구비하고,
    상기 제1 MISFET 및 제2 MISFET의 상부에 형성된 제1 절연막을 구비하고,
    상기 제2 MISFET의 상부에는,
    상기 제2 소스, 드레인 반도체 영역의 한쪽 상부의 상기 제1 절연막에 형성된 제1 컨택트 홀과,
    상기 제2 소스, 드레인 반도체 영역의 다른 한쪽 상부의 상기 제1 절연막에 형성된 제2 컨택트 홀과,
    상기 비트선과 동일 층에 형성되어 있으며, 상기 제2 소스, 드레인 반도체 영역의 한쪽을 분로(shunt)하기 위해서 상기 제1 컨택트 홀을 통하여 상기 제2 소스, 드레인 반도체 영역의 한쪽에 전기적으로 접속한 제1 도전체막과,
    상기 비트선과 동일 층에 형성되어 있으며, 상기 제2 소스, 드레인 반도체 영역의 다른 한쪽을 분로하기 위해서 상기 제2 컨택트 홀을 통하여 상기 제2 소스, 드레인 반도체 영역의 다른 한쪽에 전기적으로 접속한 제2 도전체막을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 컨택트 홀의 각각은 상기 제1 절연막에 형성된 복수의 개구부로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서,
    상기 제1 도전체막, 제2 도전체막, 및 비트선의 상부에 형성된 제2 절연막과, 상기 제2 절연막에 형성되며, 상기 제1 도전막에 도달하는 제3 컨택트 홀과,
    상기 제2 절연막에 형성되며, 상기 제2 도전막에 도달하는 제4 컨택트 홀과,
    상기 제2 절연막의 상부에 형성되어 있으며, 상기 제3 컨택트 홀을 통하여 상기 제2 도전체막과 전기적으로 접속한 제3 도전체막과,
    상기 제2 절연막의 상부에 형성되어 있으며, 상기 제4 컨택트 홀을 통하여 상기 제3 도전체막에 전기적으로 접속한 제4 도전체막을 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제2 소스, 드레인 반도체 영역의 표면에 형성된 실리사이드층을 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 제1 도전체막 및 제2 도전체막은, 고융점 금속막 또는 다결정 실리콘막과 고융점 금속막이 적층된 폴리사이드막으로 구성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제3항에 있어서,
    상기 제1 및 제2 컨택트 홀을 구성하는 복수의 개구부의 피치는, 상기 제3 도전체막과, 상기 제3 도전체막과 동일층에 형성되며, 근접하는 별도의 도전체막과의 피치와 동일하거나, 그보다 작은 것을 특징으로 하는 반도체 집적 회로 장치.
  7. DRAM의 메모리 셀을 구비하는 제1 영역과, 로직 회로를 구비하는 제2 영역을 구비하는 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면(主面) 상의 제1 영역에 게이트 절연막, 게이트 전극, 한쌍의 반도체 영역으로 이루어지는 소스, 드레인을 구비하는 제1 MISFET를 형성하고, 상기 반도체 기판의 주면상의 제2 영역에 게이트 절연막, 게이트 전극, 한쌍의 반도체 영역으로 이루어지는 소스, 드레인을 구비하는 제2 MISFET를 형성하는 공정,
    (b) 상기 제1 및 제2 MISFET의 상부에 제1 절연막을 형성하는 공정,
    (c) 상기 제1 MISFET의 소스, 드레인의 한쪽 상부에 컨택트 홀을 형성하고, 동시에 상기 제2 MISFET의 소스, 드레인 각각의 상부의 제1 절연막에 복수의 컨택트 홀을 형성하는 공정,
    (d) 상기 공정에서 형성된 각 컨택트 홀의 내부에 플러그를 형성하는 공정,
    (e) 상기 각 플러그 상에 제1 도전체막을 형성하는 공정과, 및
    (f) 상기 제1 도전체막을 패터닝하고, 상기 제1 MISFET의 소스, 드레인의 한쪽에 상기 플러그를 통하여 전기적으로 접속하는 비트선과, 상기 제2 MISFET의 소스, 드레인의 한쪽에 상기 복수의 플러그를 통하여 전기적으로 접속하고, 상기 소스, 드레인의 한쪽을 분로하는 제1 배선과, 상기 제2 MISFET의 소스, 드레인의 다른 한쪽에 상기 복수의 플러그를 통하여 전기적으로 접속하고, 상기 소스, 드레인의 다른 한쪽을 분로하는 제2 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제7항에 있어서,
    (g) 상기 비트선, 제1 배선, 및 제2 배선의 상부에 제2 절연막을 형성하는 공정과,
    (h) 상기 제2 절연막에 상기 제1 배선에 도달하는 컨택트 홀과, 상기 제2 배선에 도달하는 컨택트 홀을 형성하는 공정과,
    (i) 상기 제2 절연막에 형성된 각 컨택트 홀의 내부에 플러그를 형성하는 공정과,
    (j) 상기 각 플러그를 통하여 상기 제1 배선에 전기적으로 접속하는 제3 배선과, 상기 제2 배선에 전기적으로 접속하는 제4 배선을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제7항에 있어서,
    (g) 상기 제2 MISFET의 소스, 드레인의 표면에 실리사이드층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 반도체 집적 회로 장치에 있어서,
    반도체 기판의 주면 상에 메모리 셀 MIS 트랜지스터와, 제1 MIS 트랜지스터를 구비하고,
    상기 메모리 셀 MIS 트랜지스터는 한쌍의 반도체 영역에 의해 이루어지는 제1 소스, 드레인과, 게이트 절연막과, 게이트 전극을 구비하고,
    상기 제1 MIS 트랜지스터는 한쌍의 반도체 영역에 의해 이루어지는 제2 소스, 드레인과, 게이트 절연막과, 게이트 전극을 구비하고,
    상기 메모리 셀 및 제1 MIS 트랜지스터의 상부에 제1 절연막을 구비하고,
    상기 제1 소스, 드레인의 한쪽에 전기적으로 접속한 제1 도전체와,
    상기 제2 소스, 드레인의 한쪽에 전기적으로 접속한 제2 도전체와,
    상기 제2 소스, 드레인의 다른 한쪽에 전기적으로 접속한 제3 도전체를 상기 제1 절연막의 내부에 구비하고,
    상기 제1 도전체를 통하여 상기 제1 소스, 드레인의 한쪽에 전기적으로 접속한 비트선과, 상기 제2 도전체를 통하여 상기 제2 소스, 드레인의 한쪽에 전기적으로 접속한 제1 도전체막과, 상기 제3 도전체를 통하여 상기 제2 소스, 드레인의 다른 한쪽에 전기적으로 접속한 제2 도전체막을 상기 제1 절연막 상에 구비하고,
    상기 비트선, 제1 도전체막, 제2 도전체막의 상부에 제2 절연막을 구비하고,
    상기 제1 소스, 드레인의 다른 한쪽에 전기적으로 접속한 용량 소자를 상기 제2 절연막의 상부에 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제10항에 있어서,
    상기 용량 소자 상부에 형성된 제3 절연막을 구비하고,
    상기 제3 절연막 상에 형성된 제1 및 제2 배선을 구비하고,
    상기 제1 배선과 상기 제1 도전체막을 전기적으로 접속하는 제4 도전체와, 상기 제2 배선과 상기 제2 도전체막을 전기적으로 접속한 제5 도전체를 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제11항에 있어서,
    상기 제4 도전체는 상기 제2 소스, 드레인의 한쪽 상부에 형성되어 있으며, 상기 제5 도전체는 상기 제2 소스, 드레인의 다른 한쪽 상부에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제11항에 있어서,
    상기 제2 도전체와 상기 제2 소스, 드레인의 한쪽과의 접촉 면적은,
    상기 제4 도전체와 상기 제1 도전체막과의 접촉 면적보다도 크며, 상기 제3 도전체와 상기 제2 소스, 드레인의 다른 한쪽과의 접촉 면적은 상기 제5 도전체와 상기 제2 도전체막과의 접촉 면적보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제11항에 있어서,
    상기 반도체 기판의 주면 상에 있어서 상기 제2 도전체의 횡단면적은 상기 제4 도전체의 횡단면적보다도 크며, 상기 제3 도전체의 횡단면적은 상기 제5 도전체의 횡단면적보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제11항에 있어서,
    상기 제2 도전체의 평면 레이아웃 상의 면적은 상기 제4 도전체의 평면 레이아웃 상의 면적보다도 크며, 상기 제3 도전체의 평면 레이아웃 상의 면적은 상기 제5 도전체의 평면 레이아웃 상의 면적보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제11항에 있어서,
    상기 제2 도전체와 상기 제2 소스, 드레인의 한쪽과의 접촉 면적은,
    상기 제1 도전체와, 상기 제1 소스, 드레인의 한쪽과의 접촉 면적보다도 크며, 상기 제3 도전체와 상기 제2 소스, 드레인의 다른 한쪽과의 접촉 면적은 상기 제1 도전체와, 상기 제1 소스, 드레인의 한쪽과의 접촉 면적보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제11항에 있어서,
    상기 반도체 기판의 주면 상에 있어서, 상기 제2 및 제3 도전체의 횡단면적은 상기 제1 도전체의 횡단면적보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제11항에 있어서,
    상기 제2 및 제3 도전체의 평면 레이아웃 상의 면적은 상기 제1 도전체의 평면 레이아웃 상의 면적보다도 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제10항에 있어서,
    상기 제2 도전체는 상기 제1 절연막에 의해 분할된 복수의 도전체로 구성되어 있으며, 상기 복수의 도전체 각각이 상기 제1 도전체막과 상기 제2 소스, 드레인의 한쪽과 전기적으로 접속되어 있으며, 상기 제3 도전체는 상기 제1 절연막으로 분할된 복수의 도전체로 구성되어 있으며, 상기 복수의 도전체의 각각은 상기 제2 도전체막과 상기 제2 소스, 드레인의 다른 한쪽과 전기적으로 접속하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제19항에 있어서,
    상기 제2 및 제3 도전체를 구성하는 복수의 도전체 각각의 평면 레이아웃 상의 면적은 상기 제1 도전체의 평면 레이아웃 상의 면적과 동일하거나 그보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제19항에 있어서,
    상기 반도체 기판의 주면 상에 상기 제2 및 제3 도전체를 구성하는 복수의 도전체 각각의 횡단면적은 상기 제1 도전체의 횡단면적과 동일하거나 그보다 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제1 소스, 드레인을 갖는 제1 MIS 트랜지스터 및 상기 제1 MIS 트랜지스터에 전기적으로 접속하는 용량 소자를 포함하는 메모리 셀과, 제2 소스, 드레인 영역을 갖는 제2 MIS 트랜지스터를 구비하는 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면 상에 상기 제1 및 제2 MIS 트랜지스터를 형성하는 공정,
    (b) 상기 제1 및 제2 MIS 트랜지스터의 상부에 제1 절연막을 형성하는 공정,
    (c) 상기 제1 절연막 중에 상기 제1 소스, 드레인의 한쪽과 전기적으로 접속하는 제1 반도체를 형성하는 공정,
    (d) 상기 제2 소스, 드레인의 한쪽과 전기적으로 접속하는 제2 도전체와, 상기 제2 소스, 드레인의 다른 한쪽과 전기적으로 접속하는 제3 도전체를 상기 제1 절연막 중에 형성하는 공정,
    (e) 상기 제1 절연막의 상부에 제1 도전체막을 형성하는 공정,
    (f) 상기 제1 도전체막의 일부를 제거함으로서, 상기 제1 도전체막의 일부로 이루어지며, 상기 제1 소스, 드레인의 한쪽에 상기 제1 도전체를 통하여 전기적으로 접속하는 비트선과, 상기 제2 소스, 드레인의 한쪽에 상기 제2 접속체를 통하여 전기적으로 접속하는 제2 도전체막과, 상기 제2 소스, 드레인의 다른 한쪽에 상기 제3 접속체를 통하여 전기적으로 접속하는 제3 도전체막을 형성하는 공정,
    (g) 상기 비트선, 제2 도전체막, 제3 도전체막의 상부에 제2 절연막을 형성하는 공정,
    (h) 상기 제1 소스, 드레인의 다른 한쪽에 전기적으로 접속하는 용량 소자를 상기 제2 절연막의 상부에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제22항에 있어서,
    (i) 상기 용량 소자의 상부에 제3 절연막을 형성하는 공정,
    (j) 상기 제3 절연막 중에 상기 제2 도전체막과 전기적으로 접속하는 제3 도전체와, 상기 제3 도전체막과 전기적으로 접속하는 제4 도전체를 형성하는 공정,
    (k) 상기 제3 절연막의 상부에 제4 도전체막을 형성하는 공정,
    (l) 상기 제4 도전체막의 일부를 제거함으로써, 상기 제4 도전체막의 일부로 이루어지며, 상기 제2 도전체막과 상기 제3 도전체를 통하여 전기적으로 접속하는 제1 배선을 형성하고, 상기 제2 도전체층과 상기 제4 도전체를 통하여 전기적으로 접속하는 제2 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제22항에 있어서,
    상기 (a) 공정은 소스, 드레인 형성을 위한 반도체 영역을 상기 반도체 기판의 주면 상에 형성하는 공정과, 상기 반도체 영역의 표면에 실리사이드 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 실리사이드 영역은 15 ∼ 20㎚의 두께인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제22항에 있어서,
    상기 (c) 공정은 상기 제1 절연막에 개구부를 형성하는 공정과, 상기 개구부 내부에 다결정 실리콘 도전체를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제22항에 있어서,
    상기 (d) 공정은 상기 제2 소스, 드레인의 한쪽 상부의 제1 절연막에 제1 복수의 개구부를 형성하는 공정과, 상기 제2 소스, 드레인의 다른 한쪽 상부의 제1 절연막에 제2 복수의 개구부를 형성하는 공정과, 상기 제1 및 제2 복수의 개구부의 내부를 포함하는 상기 제1 절연막 상에 제5 도전체막을 형성하는 공정과, 상기 제5 도전체막의 일부를 제거함으로써, 상기 제1 복수의 개구부 중에 상기 제5 도전체막의 일부로 이루어지는 상기 제2 도전체를 형성하고, 상기 제2 복수의 개구부 중에 상기 제5 도전체막의 일부로 이루어지는 상기 제3 도전체를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 제1 도전체막 및 제5 도전체막은 고융점 금속막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제27항에 있어서,
    상기 제1 도전체막 및 제5 도전체막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 제22항에 있어서,
    상기 (h) 공정은 열처리 공정을 포함하고,
    상기 열처리 공정 온도는 상기 제1 도전체막 및 제5 도전체층의 융점보다도 낮으며, 상기 제4 도전체막의 융점보다도 높은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제22항에 있어서,
    상기 (h) 공정은 상기 제2 절연막의 상부에 제3 절연막을 형성하는 공정과,
    상기 제3 절연막에 개구부를 형성하는 공정과, 상기 개구부의 내부에 상기 제1 소스, 드레인의 다른 한쪽에 전기적으로 접속하는 제1 전극을 형성하는 공정과, 상기 제1 전극의 상부 및 상기 제2 절연막의 상부에 유전체막을 형성하는 공정과, 상기 유전체막의 상부에 제2 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제23항에 있어서,
    상기 (j) 공정에서, 상기 제1 배선은 상기 제2 소스, 드레인의 한쪽 상부에 형성하고, 상기 제2 배선은 상기 제2 소스, 드레인의 다른 한쪽 상부에 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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