JP2001230380A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2001230380A JP2001230380A JP2000038413A JP2000038413A JP2001230380A JP 2001230380 A JP2001230380 A JP 2001230380A JP 2000038413 A JP2000038413 A JP 2000038413A JP 2000038413 A JP2000038413 A JP 2000038413A JP 2001230380 A JP2001230380 A JP 2001230380A
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Abstract
(57)【要約】
【課題】 ロジック−ＤＲＡＭ混載ＬＳＩのロジック部
に形成されるＭＩＳＦＥＴの寄生抵抗を低減することに
よって、半導体集積回路装置の動作特性の低下を防止す
る。 【解決手段】 ロジック−ＤＲＡＭ混載ＬＳＩのロジッ
ク部は、ＭＩＳＦＥＴのゲート電極５の上層に形成され
た絶縁層に、ソースを構成するｎ+型半導体領域に達す
る複数のコンタクトホール１１ａ〜１１ｃと、ドレイン
を構成するｎ+型半導体領域に達する複数のコンタクト
ホール１１ｄ〜１１ｆとが開孔される。ビット線と同一
層の導電膜ＢＬ1によって、上記複数のコンタクトホー
ル１１ａ〜１１ｃを通してソースを構成するｎ+型半導
体領域がシャントされ、ビット線と同一層の導電膜ＢＬ
2によって、上記複数のコンタクトホール１１ｄ〜１１
ｆを通してドレインを構成するｎ+型半導体領域がシャ
ントされる。
に形成されるＭＩＳＦＥＴの寄生抵抗を低減することに
よって、半導体集積回路装置の動作特性の低下を防止す
る。 【解決手段】 ロジック−ＤＲＡＭ混載ＬＳＩのロジッ
ク部は、ＭＩＳＦＥＴのゲート電極５の上層に形成され
た絶縁層に、ソースを構成するｎ+型半導体領域に達す
る複数のコンタクトホール１１ａ〜１１ｃと、ドレイン
を構成するｎ+型半導体領域に達する複数のコンタクト
ホール１１ｄ〜１１ｆとが開孔される。ビット線と同一
層の導電膜ＢＬ1によって、上記複数のコンタクトホー
ル１１ａ〜１１ｃを通してソースを構成するｎ+型半導
体領域がシャントされ、ビット線と同一層の導電膜ＢＬ
2によって、上記複数のコンタクトホール１１ｄ〜１１
ｆを通してドレインを構成するｎ+型半導体領域がシャ
ントされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ロジック（論理）
ＬＳＩとＤＲＡＭ（Dynamic Random Access Memory）と
が混載されたロジック−ＤＲＡＭ混載ＬＳＩに適用して
有効な技術に関するものである。
置およびその製造技術に関し、特に、ロジック（論理）
ＬＳＩとＤＲＡＭ（Dynamic Random Access Memory）と
が混載されたロジック−ＤＲＡＭ混載ＬＳＩに適用して
有効な技術に関するものである。
【０００２】
【従来の技術】ロジックＬＳＩとＤＲＡＭとが同一チッ
プ上に混載されたロジック−ＤＲＡＭ混載ＬＳＩは、特
にロジック部における配線抵抗が回路の動作速度に大き
な影響を与えるため、配線材料としてはアルミニウム
（Ａｌ）合金または銅（Ｃｕ）などの低抵抗金属が用い
られている。また、配線の厚さは例えば０．５〜１．０
μｍ、シート抵抗は３５〜７０ｍΩ／□である。
プ上に混載されたロジック−ＤＲＡＭ混載ＬＳＩは、特
にロジック部における配線抵抗が回路の動作速度に大き
な影響を与えるため、配線材料としてはアルミニウム
（Ａｌ）合金または銅（Ｃｕ）などの低抵抗金属が用い
られている。また、配線の厚さは例えば０．５〜１．０
μｍ、シート抵抗は３５〜７０ｍΩ／□である。
【０００３】しかしながら、フォトリソグラフィにおけ
る解像度またはエッチングにおける制御性などの加工プ
ロセスの制約から、配線間隔には下限があり、配線本数
には上限がある。従って、図７に示すように、ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor)のソース、ドレインを構成する半導体領域上
に複数本の配線Ｍ1、Ｍ2、Ｍ3が通っていても、ソース
を構成する半導体領域上またはドレインを構成する半導
体領域上にコンタクトホール６７がそれぞれ１個しか形
成できない場合があり、ソース、ドレインの寄生抵抗の
増加によるＭＩＳＦＥＴの動作特性の低下、例えばドレ
イン電流の減少が懸念される。そこで、ソース、ドレイ
ンを構成する半導体領域の表面をシリサイド化すること
によって、ソース、ドレインの寄生抵抗を低減してい
る。
る解像度またはエッチングにおける制御性などの加工プ
ロセスの制約から、配線間隔には下限があり、配線本数
には上限がある。従って、図７に示すように、ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor)のソース、ドレインを構成する半導体領域上
に複数本の配線Ｍ1、Ｍ2、Ｍ3が通っていても、ソース
を構成する半導体領域上またはドレインを構成する半導
体領域上にコンタクトホール６７がそれぞれ１個しか形
成できない場合があり、ソース、ドレインの寄生抵抗の
増加によるＭＩＳＦＥＴの動作特性の低下、例えばドレ
イン電流の減少が懸念される。そこで、ソース、ドレイ
ンを構成する半導体領域の表面をシリサイド化すること
によって、ソース、ドレインの寄生抵抗を低減してい
る。
【０００４】なお、ソース、ドレインを構成する半導体
領域の表面をシリサイド化したＭＩＳＦＥＴについて
は、例えば株式会社プレスジャーナル発行「月刊セミコ
ンダクターワールド（Semiconductor World）」１９９
５年１２月号、Ｐ１５０〜Ｐ１５１に記載されている。
領域の表面をシリサイド化したＭＩＳＦＥＴについて
は、例えば株式会社プレスジャーナル発行「月刊セミコ
ンダクターワールド（Semiconductor World）」１９９
５年１２月号、Ｐ１５０〜Ｐ１５１に記載されている。
【０００５】
【発明が解決しようとする課題】ロジック−ＤＲＡＭ混
載ＬＳＩにおいては、ロジック部のＭＩＳＦＥＴを形成
した後にＤＲＡＭ部の情報蓄積用容量素子が形成され
る。このため、情報蓄積用容量素子の形成時に半導体基
板に施される熱処理によって、ロジック部のＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域の表面に形
成されたシリサイド層の反応が進み、シリサイド層の剥
がれ、ソース、ドレインのシート抵抗の増加、ソース、
ドレインの接合リークの増加といった問題を起こす可能
性がある。
載ＬＳＩにおいては、ロジック部のＭＩＳＦＥＴを形成
した後にＤＲＡＭ部の情報蓄積用容量素子が形成され
る。このため、情報蓄積用容量素子の形成時に半導体基
板に施される熱処理によって、ロジック部のＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域の表面に形
成されたシリサイド層の反応が進み、シリサイド層の剥
がれ、ソース、ドレインのシート抵抗の増加、ソース、
ドレインの接合リークの増加といった問題を起こす可能
性がある。
【０００６】また、シリサイド層は、例えばチタン（Ｔ
ｉ）膜、コバルト（Ｃｏ）膜などの金属と半導体基板を
構成するシリコンとが反応して形成されるため、ＭＩＳ
ＦＥＴの高性能化に必須であるソース、ドレインの浅い
接合との整合性が悪い。シリサイド層の厚さを薄くして
上記整合性を向上させる方法が考えられるが、ソース、
ドレインの寄生抵抗が増加するという問題が生ずる。
ｉ）膜、コバルト（Ｃｏ）膜などの金属と半導体基板を
構成するシリコンとが反応して形成されるため、ＭＩＳ
ＦＥＴの高性能化に必須であるソース、ドレインの浅い
接合との整合性が悪い。シリサイド層の厚さを薄くして
上記整合性を向上させる方法が考えられるが、ソース、
ドレインの寄生抵抗が増加するという問題が生ずる。
【０００７】本発明の目的は、ＭＩＳＦＥＴの寄生抵抗
を低減することによって、半導体集積回路装置の動作特
性の低下を防止することのできる技術を提供することに
ある。
を低減することによって、半導体集積回路装置の動作特
性の低下を防止することのできる技術を提供することに
ある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ロジック混載Ｄ
ＲＡＭのロジック部において、ＭＩＳＦＥＴのゲート電
極の上層に形成された絶縁層に、ソースを構成する半導
体領域に達する第１の複数のコンタクトホールと、ドレ
インを構成する半導体領域に達する第２の複数のコンタ
クトホールとが開孔されており、ビット線と同一層の第
１の導電膜によって、上記第１の複数のコンタクトホー
ルを通してソースを構成する半導体領域がシャントさ
れ、また、ビット線と同一層の第２の導電膜によって、
上記第２の複数のコンタクトホールを通してドレインを
構成する半導体領域がシャントされているものである。 （２）本発明の半導体集積回路装置の製造方法は、ロジ
ック混載ＤＲＡＭのロジック部のＭＩＳＦＥＴを形成す
る際、まず、半導体基板の主面にゲート絶縁膜、ゲート
電極および半導体領域によって構成される一対のソー
ス、ドレインからなるＭＩＳＦＥＴを形成した後、この
ＭＩＳＦＥＴの上層に第１の絶縁層を形成する。次に、
第１の絶縁層に、ソースを構成する半導体領域に達する
第１の複数のコンタクトホールおよびドレインを構成す
る半導体領域に達する第２の複数のコンタクトホールを
開孔した後、第１の複数のコンタクトホールの内部およ
び第２の複数のコンタクトホールの内部にプラグを形成
し、次いでビット線と同一層の第１の導電膜によって、
第１の複数のコンタクトホールの内部のプラグを介して
ソースを構成する半導体領域をシャントし、同様にビッ
ト線と同一層の第２の導電膜によって、第２の複数のコ
ンタクトホールの内部のプラグを介してドレインを構成
する半導体領域をシャントする。次に、ビット線の上層
に第２の絶縁層を形成した後、この第２の絶縁層に、第
１の導電膜に達する第１のスルーホールおよび第２の導
電膜に達する第２のスルーホールを開孔した後、第１の
スルーホールの内部および第２のスルーホールの内部に
プラグを形成し、次いで上層配線を形成するものであ
る。 （３）本発明の半導体集積回路装置は、半導体基板の主
面上にメモリセルＭＩＳトランジスタと第１のＭＩＳト
ランジスタとを有し、前記メモリセルＭＩＳトランジス
タは、一対の半導体領域からなる第１のソース、ドレイ
ンとゲート絶縁膜とゲート電極とを有し、前記第１のＭ
ＩＳトランジスタは、一対の半導体領域からなる第２の
ソース、ドレインとゲート絶縁膜とゲート電極とを有
し、前記メモリセルＭＩＳトランジスタおよび前記第１
のＭＩＳトランジスタの上部に第１の絶縁膜を有し、前
記第１のソース、ドレインの一方に電気的に接続された
第１の導電体と、前記第２のソース、ドレインの一方に
電気的に接続された第２の導電体と、前記第２のソー
ス、ドレインの他方に電気的に接続された第３の導電体
とを前記第１の絶縁膜の内部に有し、前記第１の導電体
を介して前記第１のソース、ドレインの一方に電気的に
接続されたビット線と、前記第２の導電体を介して前記
第２のソース、ドレインの一方に電気的に接続された第
１の導電体膜と、前記第３の導電体を介して前記第２の
ソース、ドレインの他方に電気的に接続された第２の導
電体膜とを前記第１の絶縁膜の上部に有し、前記ビット
線、第１の導電体膜および前記第２の導電体膜の上部に
第２の絶縁膜を有し、前記第１のソース、ドレインの他
方に電気的に接続された容量素子を前記第２の絶縁膜の
上部に有している。 （４）本発明の半導体集積回路装置の製造方法は、第１
のソース、ドレインを有する第１のＭＩＳトランジスタ
および前記第１のＭＩＳトランジスタに電気的に接続さ
れる容量素子を含むメモリセルと、第２のソース、ドレ
インを有する第２のＭＩＳトランジスタとを備えた半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面上に第１および第２のＭＩＳトランジスタを形成
する工程、（ｂ）前記第１および第２のＭＩＳトランジ
スタの上部に第１の絶縁膜を形成する工程、（ｃ）前記
第１の絶縁膜の中に、前記第１のソース、ドレインの一
方に電気的に接続される第１の導電体を形成する工程、
（ｄ）前記第１の絶縁膜の中に、前記第２のソース、ド
レインの一方に電気的に接続される第２の導電体および
前記第２のソース、ドレインの他方に電気的に接続され
る第３の導電体を形成する工程、（ｅ）前記第１の絶縁
膜の上部に第１の導電体膜を形成する工程、（ｆ）前記
第１の導電体膜の一部を除去することによって、前記第
１の導電体膜の一部によって構成され、前記第１のソー
ス、ドレインの一方に前記第１の導電体を介して電気的
に接続されるビット線と、前記第２のソース、ドレイン
の一方に前記第２の導電体を介して電気的に接続される
第２の導電体膜と、前記第２のソース、ドレインの他方
に前記第３の導電体を介して電気的に接続される第３の
導電体膜とを形成する工程、（ｇ）前記ビット線、前記
第２の導電体膜および前記第３の導電体膜の上部に第２
の絶縁膜を形成する工程、（ｈ）前記第２の絶縁膜の上
部に、前記第１のソース、ドレインの一方に電気的に接
続される容量素子を形成する工程を有している。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ロジック混載Ｄ
ＲＡＭのロジック部において、ＭＩＳＦＥＴのゲート電
極の上層に形成された絶縁層に、ソースを構成する半導
体領域に達する第１の複数のコンタクトホールと、ドレ
インを構成する半導体領域に達する第２の複数のコンタ
クトホールとが開孔されており、ビット線と同一層の第
１の導電膜によって、上記第１の複数のコンタクトホー
ルを通してソースを構成する半導体領域がシャントさ
れ、また、ビット線と同一層の第２の導電膜によって、
上記第２の複数のコンタクトホールを通してドレインを
構成する半導体領域がシャントされているものである。 （２）本発明の半導体集積回路装置の製造方法は、ロジ
ック混載ＤＲＡＭのロジック部のＭＩＳＦＥＴを形成す
る際、まず、半導体基板の主面にゲート絶縁膜、ゲート
電極および半導体領域によって構成される一対のソー
ス、ドレインからなるＭＩＳＦＥＴを形成した後、この
ＭＩＳＦＥＴの上層に第１の絶縁層を形成する。次に、
第１の絶縁層に、ソースを構成する半導体領域に達する
第１の複数のコンタクトホールおよびドレインを構成す
る半導体領域に達する第２の複数のコンタクトホールを
開孔した後、第１の複数のコンタクトホールの内部およ
び第２の複数のコンタクトホールの内部にプラグを形成
し、次いでビット線と同一層の第１の導電膜によって、
第１の複数のコンタクトホールの内部のプラグを介して
ソースを構成する半導体領域をシャントし、同様にビッ
ト線と同一層の第２の導電膜によって、第２の複数のコ
ンタクトホールの内部のプラグを介してドレインを構成
する半導体領域をシャントする。次に、ビット線の上層
に第２の絶縁層を形成した後、この第２の絶縁層に、第
１の導電膜に達する第１のスルーホールおよび第２の導
電膜に達する第２のスルーホールを開孔した後、第１の
スルーホールの内部および第２のスルーホールの内部に
プラグを形成し、次いで上層配線を形成するものであ
る。 （３）本発明の半導体集積回路装置は、半導体基板の主
面上にメモリセルＭＩＳトランジスタと第１のＭＩＳト
ランジスタとを有し、前記メモリセルＭＩＳトランジス
タは、一対の半導体領域からなる第１のソース、ドレイ
ンとゲート絶縁膜とゲート電極とを有し、前記第１のＭ
ＩＳトランジスタは、一対の半導体領域からなる第２の
ソース、ドレインとゲート絶縁膜とゲート電極とを有
し、前記メモリセルＭＩＳトランジスタおよび前記第１
のＭＩＳトランジスタの上部に第１の絶縁膜を有し、前
記第１のソース、ドレインの一方に電気的に接続された
第１の導電体と、前記第２のソース、ドレインの一方に
電気的に接続された第２の導電体と、前記第２のソー
ス、ドレインの他方に電気的に接続された第３の導電体
とを前記第１の絶縁膜の内部に有し、前記第１の導電体
を介して前記第１のソース、ドレインの一方に電気的に
接続されたビット線と、前記第２の導電体を介して前記
第２のソース、ドレインの一方に電気的に接続された第
１の導電体膜と、前記第３の導電体を介して前記第２の
ソース、ドレインの他方に電気的に接続された第２の導
電体膜とを前記第１の絶縁膜の上部に有し、前記ビット
線、第１の導電体膜および前記第２の導電体膜の上部に
第２の絶縁膜を有し、前記第１のソース、ドレインの他
方に電気的に接続された容量素子を前記第２の絶縁膜の
上部に有している。 （４）本発明の半導体集積回路装置の製造方法は、第１
のソース、ドレインを有する第１のＭＩＳトランジスタ
および前記第１のＭＩＳトランジスタに電気的に接続さ
れる容量素子を含むメモリセルと、第２のソース、ドレ
インを有する第２のＭＩＳトランジスタとを備えた半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面上に第１および第２のＭＩＳトランジスタを形成
する工程、（ｂ）前記第１および第２のＭＩＳトランジ
スタの上部に第１の絶縁膜を形成する工程、（ｃ）前記
第１の絶縁膜の中に、前記第１のソース、ドレインの一
方に電気的に接続される第１の導電体を形成する工程、
（ｄ）前記第１の絶縁膜の中に、前記第２のソース、ド
レインの一方に電気的に接続される第２の導電体および
前記第２のソース、ドレインの他方に電気的に接続され
る第３の導電体を形成する工程、（ｅ）前記第１の絶縁
膜の上部に第１の導電体膜を形成する工程、（ｆ）前記
第１の導電体膜の一部を除去することによって、前記第
１の導電体膜の一部によって構成され、前記第１のソー
ス、ドレインの一方に前記第１の導電体を介して電気的
に接続されるビット線と、前記第２のソース、ドレイン
の一方に前記第２の導電体を介して電気的に接続される
第２の導電体膜と、前記第２のソース、ドレインの他方
に前記第３の導電体を介して電気的に接続される第３の
導電体膜とを形成する工程、（ｇ）前記ビット線、前記
第２の導電体膜および前記第３の導電体膜の上部に第２
の絶縁膜を形成する工程、（ｈ）前記第２の絶縁膜の上
部に、前記第１のソース、ドレインの一方に電気的に接
続される容量素子を形成する工程を有している。
【００１０】上記した手段によれば、ビット線と同一層
の第１の導電膜で第１の複数のコンタクトホールを通し
てＭＩＳＦＥＴのソースを構成する半導体領域をシャン
トし、同様に、ビット線と同一層の第２の導電膜で第２
の複数のコンタクトホールを通してＭＩＳＦＥＴのドレ
インを構成する半導体領域をシャントすることによっ
て、ＭＩＳＦＥＴのドレイン電流のほとんどはシャント
した第１の導電膜および第２の導電膜を流れるためソー
ス、ドレインの寄生抵抗が小さくなり、寄生抵抗による
ＭＩＳＦＥＴの動作特性の低下を防ぐことができる。さ
らに、寄生抵抗が小さくできることから、ソース、ドレ
インを構成する半導体領域の表面にシリサイド層を形成
する工程を削減することが可能となり、製造工程を簡略
化することができる。
の第１の導電膜で第１の複数のコンタクトホールを通し
てＭＩＳＦＥＴのソースを構成する半導体領域をシャン
トし、同様に、ビット線と同一層の第２の導電膜で第２
の複数のコンタクトホールを通してＭＩＳＦＥＴのドレ
インを構成する半導体領域をシャントすることによっ
て、ＭＩＳＦＥＴのドレイン電流のほとんどはシャント
した第１の導電膜および第２の導電膜を流れるためソー
ス、ドレインの寄生抵抗が小さくなり、寄生抵抗による
ＭＩＳＦＥＴの動作特性の低下を防ぐことができる。さ
らに、寄生抵抗が小さくできることから、ソース、ドレ
インを構成する半導体領域の表面にシリサイド層を形成
する工程を削減することが可能となり、製造工程を簡略
化することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）図１は、本発明の一実施
の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴを
示す半導体基板の要部平面図であり、図２は、図１のＡ
−Ａ’線における半導体基板の要部断面図であり、図３
は、図１のＢ−Ｂ’線における半導体基板の要部断面図
である。
の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴを
示す半導体基板の要部平面図であり、図２は、図１のＡ
−Ａ’線における半導体基板の要部断面図であり、図３
は、図１のＢ−Ｂ’線における半導体基板の要部断面図
である。
【００１３】ｐ型シリコン単結晶からなる半導体基板１
の主面には、ｐ型ウエル２が形成され、このｐ型ウエル
２の非活性領域の主面には分離領域３が形成されてい
る。ｎチャネル型ＭＩＳＦＥＴは、この分離領域３に囲
まれたｐ型ウエル２の活性領域の主面に形成されてい
る。
の主面には、ｐ型ウエル２が形成され、このｐ型ウエル
２の非活性領域の主面には分離領域３が形成されてい
る。ｎチャネル型ＭＩＳＦＥＴは、この分離領域３に囲
まれたｐ型ウエル２の活性領域の主面に形成されてい
る。
【００１４】ｎチャネル型ＭＩＳＦＥＴは、ゲート酸化
膜４、ゲート電極５、およびｎ- 型半導体領域６ａ、６
ｂとｎ+ 型半導体領域７ａ、７ｂとによって構成される
一対のソース、ドレインで構成されている。ゲート電極
５は、例えばリン（Ｐ）などのｎ型不純物がドープされ
た多結晶シリコン膜およびタングステンシリサイド（Ｗ
Ｓｉ2 ）膜が順次積層された構造をなしている。
膜４、ゲート電極５、およびｎ- 型半導体領域６ａ、６
ｂとｎ+ 型半導体領域７ａ、７ｂとによって構成される
一対のソース、ドレインで構成されている。ゲート電極
５は、例えばリン（Ｐ）などのｎ型不純物がドープされ
た多結晶シリコン膜およびタングステンシリサイド（Ｗ
Ｓｉ2 ）膜が順次積層された構造をなしている。
【００１５】上記ゲート電極５の上部には、絶縁膜８が
形成されている。この絶縁膜８は、例えば窒化シリコン
膜で構成されている。また、ゲート電極５のゲート長方
向の側壁には、サイドウォールスペーサ９が形成されて
いる。このサイドウォールスペーサ９は、例えば窒化シ
リコン膜で構成されている。
形成されている。この絶縁膜８は、例えば窒化シリコン
膜で構成されている。また、ゲート電極５のゲート長方
向の側壁には、サイドウォールスペーサ９が形成されて
いる。このサイドウォールスペーサ９は、例えば窒化シ
リコン膜で構成されている。
【００１６】上記絶縁膜８およびサイドウォールスペー
サ９の上層には、絶縁層１０が形成されており、この絶
縁層１０は、例えば窒化シリコン膜または酸化シリコン
膜からなる多層膜によって構成されている。上記絶縁層
１０には、ソースの一部を構成するｎ+型半導体領域７
ａに達する複数のコンタクトホール１１ａ〜１１ｃ、ド
レインの一部を構成するｎ+型半導体領域７ｂに達する
複数のコンタクトホール１１ｄ〜１１ｆおよびゲート電
極５に達するコンタクトホール１１ｇが開孔されてお
り、コンタクトホール１１ａ〜１１ｇの内部にはプラグ
１２が形成されている。プラグ１２は、例えばタングス
テン（Ｗ）膜／窒化チタン（ＴｉＮ）膜／チタン（Ｔ
ｉ）膜によって構成されている。
サ９の上層には、絶縁層１０が形成されており、この絶
縁層１０は、例えば窒化シリコン膜または酸化シリコン
膜からなる多層膜によって構成されている。上記絶縁層
１０には、ソースの一部を構成するｎ+型半導体領域７
ａに達する複数のコンタクトホール１１ａ〜１１ｃ、ド
レインの一部を構成するｎ+型半導体領域７ｂに達する
複数のコンタクトホール１１ｄ〜１１ｆおよびゲート電
極５に達するコンタクトホール１１ｇが開孔されてお
り、コンタクトホール１１ａ〜１１ｇの内部にはプラグ
１２が形成されている。プラグ１２は、例えばタングス
テン（Ｗ）膜／窒化チタン（ＴｉＮ）膜／チタン（Ｔ
ｉ）膜によって構成されている。
【００１７】ここで、図１に示すように、コンタクトホ
ール１１ａ〜１１ｃおよびコンタクトホール１１ｄ〜１
１ｆは、後の工程で形成される第１層配線のピッチと同
じピッチで配置したが、第１層配線のピッチよりも狭い
ピッチで配置してもよい。
ール１１ａ〜１１ｃおよびコンタクトホール１１ｄ〜１
１ｆは、後の工程で形成される第１層配線のピッチと同
じピッチで配置したが、第１層配線のピッチよりも狭い
ピッチで配置してもよい。
【００１８】絶縁層１０の上層には、ビット線と同一層
の導電膜ＢＬ1〜ＢＬ3が形成されており、導電膜ＢＬ1
は、コンタクトホール１１ａ〜１１ｃを通してソースの
一部を構成するｎ+型半導体領域７ａに接続されると共
に、コンタクトホール１１ａ〜１１ｃの内部のプラグ１
２を介してソースの一部を構成するｎ+型半導体領域７
ａをシャントする。導電膜ＢＬ2は、コンタクトホール
１１ｄ〜１１ｆを通してドレインの一部を構成するｎ+
型半導体領域７ｂに接続されると共に、コンタクトホー
ル１１ｄ〜１１ｆの内部のプラグ１２を介してドレイン
の一部を構成するｎ+型半導体領域７ｂをシャントす
る。また、導電膜ＢＬ3は、コンタクトホール１１ｇの
内部のプラグ１２を介してゲート電極５に接続される。
導電膜ＢＬ1〜ＢＬ3は、高融点金属膜、例えばタングス
テン（Ｗ）膜によって構成されている。
の導電膜ＢＬ1〜ＢＬ3が形成されており、導電膜ＢＬ1
は、コンタクトホール１１ａ〜１１ｃを通してソースの
一部を構成するｎ+型半導体領域７ａに接続されると共
に、コンタクトホール１１ａ〜１１ｃの内部のプラグ１
２を介してソースの一部を構成するｎ+型半導体領域７
ａをシャントする。導電膜ＢＬ2は、コンタクトホール
１１ｄ〜１１ｆを通してドレインの一部を構成するｎ+
型半導体領域７ｂに接続されると共に、コンタクトホー
ル１１ｄ〜１１ｆの内部のプラグ１２を介してドレイン
の一部を構成するｎ+型半導体領域７ｂをシャントす
る。また、導電膜ＢＬ3は、コンタクトホール１１ｇの
内部のプラグ１２を介してゲート電極５に接続される。
導電膜ＢＬ1〜ＢＬ3は、高融点金属膜、例えばタングス
テン（Ｗ）膜によって構成されている。
【００１９】導電膜ＢＬ1〜ＢＬ3の上部には、絶縁膜１
３が形成されている、また、導電膜ＢＬ1〜ＢＬ3の側壁
には、サイドウォールスペーサ１４が形成されている。
絶縁膜１３およびサイドウォールスペーサ１４は、例え
ば窒化シリコン膜で構成されている。
３が形成されている、また、導電膜ＢＬ1〜ＢＬ3の側壁
には、サイドウォールスペーサ１４が形成されている。
絶縁膜１３およびサイドウォールスペーサ１４は、例え
ば窒化シリコン膜で構成されている。
【００２０】上記絶縁膜１３およびサイドウォールスペ
ーサ１４の上層には、絶縁層１５が形成されており、こ
の絶縁層１５は、窒化シリコン膜または酸化シリコン膜
からなる多層膜によって構成されている。上記絶縁層１
５には、導電膜ＢＬ1に達するスルーホール１６ａ、導
電膜ＢＬ2に達するスルーホール１６ｂおよび導電膜Ｂ
Ｌ3に達するスルーホール１６ｃが開孔されており、ス
ルーホール１６ａ、１６ｂ、１６ｃの内部にはプラグ１
７が形成されている。プラグ１７は、例えばタングステ
ン（Ｗ）膜／窒化チタン（ＴｉＮ）膜によって構成され
ている。
ーサ１４の上層には、絶縁層１５が形成されており、こ
の絶縁層１５は、窒化シリコン膜または酸化シリコン膜
からなる多層膜によって構成されている。上記絶縁層１
５には、導電膜ＢＬ1に達するスルーホール１６ａ、導
電膜ＢＬ2に達するスルーホール１６ｂおよび導電膜Ｂ
Ｌ3に達するスルーホール１６ｃが開孔されており、ス
ルーホール１６ａ、１６ｂ、１６ｃの内部にはプラグ１
７が形成されている。プラグ１７は、例えばタングステ
ン（Ｗ）膜／窒化チタン（ＴｉＮ）膜によって構成され
ている。
【００２１】絶縁層１５の上層には、ゲート電極５と垂
直方向に延在する第１層配線Ｍ1〜Ｍ4が形成されてお
り、第１層配線Ｍ1〜Ｍ4は、等ピッチで配置されてい
る。第１層配線Ｍ1は、スルーホール１６ｂを通して導
電膜ＢＬ2に接続され、第１層配線Ｍ3は、スルーホール
１６ａを通して導電膜ＢＬ1に接続され、さらに、第１
層配線Ｍ4は、スルーホール１６ｃを通して導電膜ＢＬ3
に接続されている。
直方向に延在する第１層配線Ｍ1〜Ｍ4が形成されてお
り、第１層配線Ｍ1〜Ｍ4は、等ピッチで配置されてい
る。第１層配線Ｍ1は、スルーホール１６ｂを通して導
電膜ＢＬ2に接続され、第１層配線Ｍ3は、スルーホール
１６ａを通して導電膜ＢＬ1に接続され、さらに、第１
層配線Ｍ4は、スルーホール１６ｃを通して導電膜ＢＬ3
に接続されている。
【００２２】このように、本実施の形態１では、高融点
金属膜、例えばタングステン（Ｗ）膜で構成される導電
膜ＢＬ1によって、コンタクトホール１１ａ〜１１ｃの
内部のプラグ１２を介してｎチャネル型ＭＩＳＦＥＴの
ソースの一部を構成するｎ+型半導体領域７ａをシャン
トし、同様に、高融点金属膜で構成される導電膜ＢＬ 2
によって、コンタクトホール１１ｄ〜１１ｆの内部のプ
ラグ１２を介してｎチャネル型ＭＩＳＦＥＴのドレイン
の一部を構成するｎ+型半導体領域７ｂをシャントする
ことにより、ドレイン電流のほとんどはシャントした導
電膜ＢＬ1、ＢＬ2を流れるためソース、ドレインの寄生
抵抗が小さくなり、寄生抵抗によるＭＩＳＦＥＴの動作
特性の低下を防ぐことができる。さらに、寄生抵抗が小
さくできることから、ソースの一部を構成するｎ+型半
導体領域７ａおよびドレインの一部を構成するｎ+型半
導体領域７ｂの表面にシリサイド層を形成する工程を削
減することができて、製造工程を簡略化することができ
る。なお、導電膜ＢＬ1〜ＢＬ3は、多結晶シリコン膜と
高融点金属膜とが順次積層されたポリサイド膜によって
構成してもよい。
金属膜、例えばタングステン（Ｗ）膜で構成される導電
膜ＢＬ1によって、コンタクトホール１１ａ〜１１ｃの
内部のプラグ１２を介してｎチャネル型ＭＩＳＦＥＴの
ソースの一部を構成するｎ+型半導体領域７ａをシャン
トし、同様に、高融点金属膜で構成される導電膜ＢＬ 2
によって、コンタクトホール１１ｄ〜１１ｆの内部のプ
ラグ１２を介してｎチャネル型ＭＩＳＦＥＴのドレイン
の一部を構成するｎ+型半導体領域７ｂをシャントする
ことにより、ドレイン電流のほとんどはシャントした導
電膜ＢＬ1、ＢＬ2を流れるためソース、ドレインの寄生
抵抗が小さくなり、寄生抵抗によるＭＩＳＦＥＴの動作
特性の低下を防ぐことができる。さらに、寄生抵抗が小
さくできることから、ソースの一部を構成するｎ+型半
導体領域７ａおよびドレインの一部を構成するｎ+型半
導体領域７ｂの表面にシリサイド層を形成する工程を削
減することができて、製造工程を簡略化することができ
る。なお、導電膜ＢＬ1〜ＢＬ3は、多結晶シリコン膜と
高融点金属膜とが順次積層されたポリサイド膜によって
構成してもよい。
【００２３】図４に、ＭＩＳＦＥＴのソース、ドレイン
の寄生抵抗の等価回路を示す。図４（ａ）は本実施の形
態１のＭＩＳＦＥＴの抵抗回路（分布定数線路）であ
り、図４（ｂ）は従来のＭＩＳＦＥＴの抵抗回路（分布
定数線路）である。
の寄生抵抗の等価回路を示す。図４（ａ）は本実施の形
態１のＭＩＳＦＥＴの抵抗回路（分布定数線路）であ
り、図４（ｂ）は従来のＭＩＳＦＥＴの抵抗回路（分布
定数線路）である。
【００２４】第１層配線からビット線と同一層の導電膜
までの直列抵抗Ｒ1を３Ω、ビット線と同一層の導電膜
からソース、ドレインまでの直列抵抗Ｒ2を２Ω、ビッ
ト線と同一層の導電膜のシート抵抗Ｒ3を１Ωとしてお
り、シリサイド層を備えたソース、ドレインのシート抵
抗Ｒ4は１０Ω、シリサイド層を備えていないソース、
ドレインのシート抵抗Ｒ5は５０Ωとした。
までの直列抵抗Ｒ1を３Ω、ビット線と同一層の導電膜
からソース、ドレインまでの直列抵抗Ｒ2を２Ω、ビッ
ト線と同一層の導電膜のシート抵抗Ｒ3を１Ωとしてお
り、シリサイド層を備えたソース、ドレインのシート抵
抗Ｒ4は１０Ω、シリサイド層を備えていないソース、
ドレインのシート抵抗Ｒ5は５０Ωとした。
【００２５】従来のＭＩＳＦＥＴの寄生抵抗（図中のａ
点と第１層配線との間の抵抗）は、２２Ω（Ｒ4×２＋
Ｒ2）であるが、本実施の形態１のＭＩＳＦＥＴの寄生
抵抗は、７Ω（Ｒ2＋Ｒ3×２＋Ｒ1）となり、約３分の
１に減少する。
点と第１層配線との間の抵抗）は、２２Ω（Ｒ4×２＋
Ｒ2）であるが、本実施の形態１のＭＩＳＦＥＴの寄生
抵抗は、７Ω（Ｒ2＋Ｒ3×２＋Ｒ1）となり、約３分の
１に減少する。
【００２６】このように、前記図１から明らかなよう
に、前記複数のプラグ１２は、前記図７に記載されてい
るプラグ６８や、図１の第１層配線Ｍ1と接続するプラ
グ１７に比べると、総合して平面レイアウト上で大きな
断面積を持ち、ｎ+型半導体領域のより広い面積に接続
されている。また、各複数のプラグ１２同士は、導電膜
ＢＬ1、ＢＬ2によって電気的に接続されている。従っ
て、素子の見かけ上の寄生抵抗の低下がなされている。
に、前記複数のプラグ１２は、前記図７に記載されてい
るプラグ６８や、図１の第１層配線Ｍ1と接続するプラ
グ１７に比べると、総合して平面レイアウト上で大きな
断面積を持ち、ｎ+型半導体領域のより広い面積に接続
されている。また、各複数のプラグ１２同士は、導電膜
ＢＬ1、ＢＬ2によって電気的に接続されている。従っ
て、素子の見かけ上の寄生抵抗の低下がなされている。
【００２７】次に、本発明の一実施の形態である配線構
造を適用したロジック−ＤＲＡＭ混載ＬＳＩの製造方法
を図５に示した断面図を用いて工程順に説明する。
造を適用したロジック−ＤＲＡＭ混載ＬＳＩの製造方法
を図５に示した断面図を用いて工程順に説明する。
【００２８】まず、ｐ型の半導体基板２１を用意し、こ
の半導体基板２１の主面に深さ０．３〜０．４μｍ程度
の浅溝２２を形成する。次に、半導体基板２１に熱酸化
処理を施して酸化シリコン膜２３を形成する。この後、
半導体基板２１上に酸化シリコン膜を堆積し、次いでこ
の酸化シリコン膜の表面を化学的機械研磨（ChemicalMe
chanical Polishing：ＣＭＰ）法で平坦化することによ
って、浅溝２２内にのみ酸化シリコン膜を残し、分離領
域２４を形成する。
の半導体基板２１の主面に深さ０．３〜０．４μｍ程度
の浅溝２２を形成する。次に、半導体基板２１に熱酸化
処理を施して酸化シリコン膜２３を形成する。この後、
半導体基板２１上に酸化シリコン膜を堆積し、次いでこ
の酸化シリコン膜の表面を化学的機械研磨（ChemicalMe
chanical Polishing：ＣＭＰ）法で平坦化することによ
って、浅溝２２内にのみ酸化シリコン膜を残し、分離領
域２４を形成する。
【００２９】次に、ＤＲＡＭ部の半導体基板２１にｎ型
不純物、例えばリン（Ｐ）をイオン打ち込みしてｎ型半
導体領域２５を形成し、ＤＲＡＭ部とロジック部の一部
（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不
純物、例えばホウ素（Ｂ）をイオン打ち込みしてｐ型ウ
エル２６を形成し、ロジック部の他の一部（ｐチャネル
型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、例えば
リン（Ｐ）をイオン打ち込みしてｎ型ウエル２７を形成
する。また、このイオン打ち込みに続いて、ＭＩＳＦＥ
Ｔのしきい値電圧を調整するための不純物、例えばフッ
化ホウ素（ＢＦ 2)をｐ型ウエル２６およびｎ型ウエル２
７にイオン打ち込みする。
不純物、例えばリン（Ｐ）をイオン打ち込みしてｎ型半
導体領域２５を形成し、ＤＲＡＭ部とロジック部の一部
（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不
純物、例えばホウ素（Ｂ）をイオン打ち込みしてｐ型ウ
エル２６を形成し、ロジック部の他の一部（ｐチャネル
型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、例えば
リン（Ｐ）をイオン打ち込みしてｎ型ウエル２７を形成
する。また、このイオン打ち込みに続いて、ＭＩＳＦＥ
Ｔのしきい値電圧を調整するための不純物、例えばフッ
化ホウ素（ＢＦ 2)をｐ型ウエル２６およびｎ型ウエル２
７にイオン打ち込みする。
【００３０】次に、ｐ型ウエル２６およびｎ型ウエル２
７の各表面をＨＦ（フッ酸）系の水溶液を使って洗浄し
た後、半導体基板２１を８５０℃程度でウェット酸化し
てｐ型ウエル２６およびｎ型ウエル２７の各表面に膜厚
７ｎｍ程度の清浄なゲート酸化膜２８を形成する。
７の各表面をＨＦ（フッ酸）系の水溶液を使って洗浄し
た後、半導体基板２１を８５０℃程度でウェット酸化し
てｐ型ウエル２６およびｎ型ウエル２７の各表面に膜厚
７ｎｍ程度の清浄なゲート酸化膜２８を形成する。
【００３１】次に、ゲート酸化膜２８の上部にゲート電
極２９Ａ、２９Ｂ、２９Ｃを形成する。ゲート電極２９
Ａは、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。ゲート電極２９Ｂおよびゲート電極２９Ｃは、ロジ
ック部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴの各一部を構成する。
極２９Ａ、２９Ｂ、２９Ｃを形成する。ゲート電極２９
Ａは、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。ゲート電極２９Ｂおよびゲート電極２９Ｃは、ロジ
ック部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型
ＭＩＳＦＥＴの各一部を構成する。
【００３２】ゲート電極２９Ａ（ワード線ＷＬ）および
ゲート電極２９Ｂ、２９Ｃは、例えばリン（Ｐ）などの
ｎ型不純物がドープされた膜厚５０ｎｍ程度の多結晶シ
リコン膜を半導体基板２１上にＣＶＤ（Chemical Vapor
Deposition：化学的気相成長）法で堆積し、次いでそ
の上部に膜厚１２０ｎｍ程度のタングステンシリサイド
（ＷＳｉ2)膜をスパッタリング法で堆積し、さらにその
上部に膜厚２００ｎｍ程度の窒化シリコン膜３０をＣＶ
Ｄ法で堆積した後、フォトレジスト膜をマスクにしてこ
れらの膜をパターニングすることにより形成する。
ゲート電極２９Ｂ、２９Ｃは、例えばリン（Ｐ）などの
ｎ型不純物がドープされた膜厚５０ｎｍ程度の多結晶シ
リコン膜を半導体基板２１上にＣＶＤ（Chemical Vapor
Deposition：化学的気相成長）法で堆積し、次いでそ
の上部に膜厚１２０ｎｍ程度のタングステンシリサイド
（ＷＳｉ2)膜をスパッタリング法で堆積し、さらにその
上部に膜厚２００ｎｍ程度の窒化シリコン膜３０をＣＶ
Ｄ法で堆積した後、フォトレジスト膜をマスクにしてこ
れらの膜をパターニングすることにより形成する。
【００３３】次に、上記フォトレジスト膜を除去した
後、フッ素などのエッチング液を使って、半導体基板２
１の表面に残ったドライエッチング残渣やフォトレジス
ト残渣などを除去する。次いで、ｎ型ウエル２７にｐ型
不純物、例えばホウ素（Ｂ）をイオン打ち込みしてゲー
ト電極２９Ｃの両側のｎ型ウエル２７にｐ-型半導体領
域３１を形成する。また、ｐ型ウエル２６にｎ型不純
物、例えばリン（Ｐ）をイオン打ち込みしてゲート電極
２９Ｂの両側のｐ型ウエル２６にｎ-型半導体領域３２
を形成し、ゲート電極２９Ａの両側のｐ型ウエル２６に
ｎ型半導体領域３３を形成する。これにより、メモリア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
後、フッ素などのエッチング液を使って、半導体基板２
１の表面に残ったドライエッチング残渣やフォトレジス
ト残渣などを除去する。次いで、ｎ型ウエル２７にｐ型
不純物、例えばホウ素（Ｂ）をイオン打ち込みしてゲー
ト電極２９Ｃの両側のｎ型ウエル２７にｐ-型半導体領
域３１を形成する。また、ｐ型ウエル２６にｎ型不純
物、例えばリン（Ｐ）をイオン打ち込みしてゲート電極
２９Ｂの両側のｐ型ウエル２６にｎ-型半導体領域３２
を形成し、ゲート電極２９Ａの両側のｐ型ウエル２６に
ｎ型半導体領域３３を形成する。これにより、メモリア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
【００３４】次に、半導体基板２１上にＣＶＤ法で膜厚
５０ｎｍ程度の窒化シリコン膜３４ａを堆積した後、メ
モリアレイの窒化シリコン膜３４ａをフォトレジスト膜
で覆い、ロジック部の窒化シリコン膜３４ａを異方性エ
ッチングすることにより、ゲート電極２９Ｂ、２９Ｃの
側壁にサイドウォールスペーサ３４を形成する。
５０ｎｍ程度の窒化シリコン膜３４ａを堆積した後、メ
モリアレイの窒化シリコン膜３４ａをフォトレジスト膜
で覆い、ロジック部の窒化シリコン膜３４ａを異方性エ
ッチングすることにより、ゲート電極２９Ｂ、２９Ｃの
側壁にサイドウォールスペーサ３４を形成する。
【００３５】次に、上記フォトレジスト膜を除去した
後、ロジック部のｎ型ウエル２７にｐ型不純物、例えば
ホウ素（Ｂ）をイオン打ち込みしてｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+型半導体領域３５（ソース、ドレイ
ン）を形成し、ロジック部のｐ型ウエル２６にｎ型不純
物、例えばヒ素（Ａｓ）をイオン打ち込みしてｎチャネ
ル型ＭＩＳＦＥＴのｎ+型半導体領域３６（ソース、ド
レイン）を形成する。これにより、ロジック部にｐチャ
ネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥ
ＴＱｎが形成される。
後、ロジック部のｎ型ウエル２７にｐ型不純物、例えば
ホウ素（Ｂ）をイオン打ち込みしてｐチャネル型ＭＩＳ
ＦＥＴＱｐのｐ+型半導体領域３５（ソース、ドレイ
ン）を形成し、ロジック部のｐ型ウエル２６にｎ型不純
物、例えばヒ素（Ａｓ）をイオン打ち込みしてｎチャネ
ル型ＭＩＳＦＥＴのｎ+型半導体領域３６（ソース、ド
レイン）を形成する。これにより、ロジック部にｐチャ
ネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥ
ＴＱｎが形成される。
【００３６】次に、半導体基板２１上に膜厚３００ｎｍ
程度のＳＯＧ（スピンオングラス）膜３７をスピン塗布
した後、半導体基板２１を８００℃、１分程度熱処理し
てＳＯＧ膜３７をシンタリング（焼き締め）する。
程度のＳＯＧ（スピンオングラス）膜３７をスピン塗布
した後、半導体基板２１を８００℃、１分程度熱処理し
てＳＯＧ膜３７をシンタリング（焼き締め）する。
【００３７】次に、ＳＯＧ膜３７の上部に膜厚４００ｎ
ｍ程度の酸化シリコン膜３８を堆積した後、この酸化シ
リコン膜３８をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３８は、例えばオゾン（Ｏ3)とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で堆積する。
ｍ程度の酸化シリコン膜３８を堆積した後、この酸化シ
リコン膜３８をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３８は、例えばオゾン（Ｏ3)とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で堆積する。
【００３８】次に、酸化シリコン膜３８の上部に膜厚１
００ｎｍ程度の酸化シリコン膜３９を堆積する。この酸
化シリコン膜３９は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜３８の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜３９は、例えばオゾン
（Ｏ3)とテトラエトキシシラン（ＴＥＯＳ）とをソース
ガスに用いたプラズマＣＶＤ法で堆積する。酸化シリコ
ン膜３８の上部には、酸化シリコン膜３９に代えてＰＳ
Ｇ（Phospho Silicate Glass）膜を堆積してもよい。
００ｎｍ程度の酸化シリコン膜３９を堆積する。この酸
化シリコン膜３９は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜３８の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜３９は、例えばオゾン
（Ｏ3)とテトラエトキシシラン（ＴＥＯＳ）とをソース
ガスに用いたプラズマＣＶＤ法で堆積する。酸化シリコ
ン膜３８の上部には、酸化シリコン膜３９に代えてＰＳ
Ｇ（Phospho Silicate Glass）膜を堆積してもよい。
【００３９】次に、フォトレジスト膜をマスクにしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域（ソース、ドレイン）３３の上部の酸化
シリコン膜３９、３８およびＳＯＧ膜３７を除去する。
続いて、上記フォトレジスト膜をマスクにしたドライエ
ッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半
導体領域（ソース、ドレイン）３３の上部の窒化シリコ
ン膜３４ａとゲート酸化膜２８とを除去することによ
り、ｎ型半導体領域（ソース、ドレイン）３３の一方の
上部にコンタクトホール４０を形成し、他方の上部にコ
ンタクトホール４１を形成する。
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域（ソース、ドレイン）３３の上部の酸化
シリコン膜３９、３８およびＳＯＧ膜３７を除去する。
続いて、上記フォトレジスト膜をマスクにしたドライエ
ッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半
導体領域（ソース、ドレイン）３３の上部の窒化シリコ
ン膜３４ａとゲート酸化膜２８とを除去することによ
り、ｎ型半導体領域（ソース、ドレイン）３３の一方の
上部にコンタクトホール４０を形成し、他方の上部にコ
ンタクトホール４１を形成する。
【００４０】次に、上記フォトレジスト膜を除去した
後、コンタクトホール４０、４１の内部にプラグ４２を
形成する。プラグ４２は、酸化シリコン膜３９の上部に
ｎ型不純物、例えばリン（Ｐ）をドープした多結晶シリ
コン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜
をＣＭＰ法で研磨してコンタクトホール４０、４１の内
部に残すことにより形成する。
後、コンタクトホール４０、４１の内部にプラグ４２を
形成する。プラグ４２は、酸化シリコン膜３９の上部に
ｎ型不純物、例えばリン（Ｐ）をドープした多結晶シリ
コン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜
をＣＭＰ法で研磨してコンタクトホール４０、４１の内
部に残すことにより形成する。
【００４１】次に、酸化シリコン膜３９の上部に膜厚２
００ｎｍ程度の酸化シリコン膜４３を堆積した後、半導
体基板２１を８００℃程度で熱処理する。酸化シリコン
膜４３は、例えばオゾン（Ｏ3)とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。また、この熱処理によって、プラグ４２を
構成する多結晶シリコン膜中のｎ型不純物がコンタクト
ホール４０、４１の底部からメモリセル選択用ＭＩＳＦ
ＥＴＱｓのｎ型半導体領域３３（ソース、ドレイン）に
拡散し、ｎ型半導体領域３３が低抵抗化される。
００ｎｍ程度の酸化シリコン膜４３を堆積した後、半導
体基板２１を８００℃程度で熱処理する。酸化シリコン
膜４３は、例えばオゾン（Ｏ3)とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。また、この熱処理によって、プラグ４２を
構成する多結晶シリコン膜中のｎ型不純物がコンタクト
ホール４０、４１の底部からメモリセル選択用ＭＩＳＦ
ＥＴＱｓのｎ型半導体領域３３（ソース、ドレイン）に
拡散し、ｎ型半導体領域３３が低抵抗化される。
【００４２】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール４０の上部の酸
化シリコン膜４３を除去してコンタクトホール４４を形
成し、プラグ４２の表面を露出させる。次に、上記フォ
トレジスト膜を除去した後、再びフォトレジスト膜を形
成し、このフォトレジスト膜をマスクにしたドライエッ
チングでロジック部の酸化シリコン膜４３、３９、３
８、ＳＯＧ膜３７およびゲート酸化膜２８を除去するこ
とにより、前記図１に示したように、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ+型半導体領域３６（ソース、ドレイ
ン）の上部に複数のコンタクトホール４５ａを形成し、
同様に、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体
領域３５（ソース、ドレイン）の上部に複数のコンタク
トホール４５ｂを形成する。
ライエッチングで前記コンタクトホール４０の上部の酸
化シリコン膜４３を除去してコンタクトホール４４を形
成し、プラグ４２の表面を露出させる。次に、上記フォ
トレジスト膜を除去した後、再びフォトレジスト膜を形
成し、このフォトレジスト膜をマスクにしたドライエッ
チングでロジック部の酸化シリコン膜４３、３９、３
８、ＳＯＧ膜３７およびゲート酸化膜２８を除去するこ
とにより、前記図１に示したように、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ+型半導体領域３６（ソース、ドレイ
ン）の上部に複数のコンタクトホール４５ａを形成し、
同様に、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体
領域３５（ソース、ドレイン）の上部に複数のコンタク
トホール４５ｂを形成する。
【００４３】次に、上記フォトレジスト膜を除去した
後、コンタクトホール４４、４５ａ、４５ｂの内部にプ
ラグ４６を形成する。プラグ４６は、酸化シリコン膜４
３の上部に膜厚５０ｎｍ程度のチタン（Ｔｉ）膜と膜厚
５０ｎｍ程度の窒化チタン（ＴｉＮ）膜とをスパッタリ
ング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度
のタングステン（Ｗ）膜をＣＶＤ法で堆積した後、この
タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜および
チタン（Ｔｉ）膜の表面をＣＭＰ法で研磨してコンタク
トホール４４、４５ａ、４５ｂの内部に残すことにより
形成する。
後、コンタクトホール４４、４５ａ、４５ｂの内部にプ
ラグ４６を形成する。プラグ４６は、酸化シリコン膜４
３の上部に膜厚５０ｎｍ程度のチタン（Ｔｉ）膜と膜厚
５０ｎｍ程度の窒化チタン（ＴｉＮ）膜とをスパッタリ
ング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度
のタングステン（Ｗ）膜をＣＶＤ法で堆積した後、この
タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜および
チタン（Ｔｉ）膜の表面をＣＭＰ法で研磨してコンタク
トホール４４、４５ａ、４５ｂの内部に残すことにより
形成する。
【００４４】次に、ＤＲＡＭ部の酸化シリコン膜４３の
上部にビット線ＢＬを形成し、ロジック部の酸化シリコ
ン膜４３の上部にビット線ＢＬと同一層の導電膜ＢＬｎ
1、ＢＬｎ2、ＢＬｐ1、ＢＬｐ2を形成する。導電膜ＢＬ
ｎ1、ＢＬｎ2は、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレインを構成するｎ+型半導体領域３６をシャン
トし、導電膜ＢＬｐ1、ＢＬｐ2は、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース、ドレインを構成するｐ+型半導体
領域３５をシャントする。
上部にビット線ＢＬを形成し、ロジック部の酸化シリコ
ン膜４３の上部にビット線ＢＬと同一層の導電膜ＢＬｎ
1、ＢＬｎ2、ＢＬｐ1、ＢＬｐ2を形成する。導電膜ＢＬ
ｎ1、ＢＬｎ2は、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレインを構成するｎ+型半導体領域３６をシャン
トし、導電膜ＢＬｐ1、ＢＬｐ2は、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース、ドレインを構成するｐ+型半導体
領域３５をシャントする。
【００４５】ビット線ＢＬおよび導電膜ＢＬｎ1、ＢＬ
ｎ2、ＢＬｐ1、ＢＬｐ2は、酸化シリコン膜４３の上部
に、例えばタングステン（Ｗ）膜をスパッタリング法ま
たはＣＶＤ法で堆積し、続いて窒化シリコン膜４７を堆
積した後、フォトレジスト膜をマスクにして、上記窒化
シリコン膜４７およびタングステン（Ｗ）膜をパターニ
ングすることにより形成する。
ｎ2、ＢＬｐ1、ＢＬｐ2は、酸化シリコン膜４３の上部
に、例えばタングステン（Ｗ）膜をスパッタリング法ま
たはＣＶＤ法で堆積し、続いて窒化シリコン膜４７を堆
積した後、フォトレジスト膜をマスクにして、上記窒化
シリコン膜４７およびタングステン（Ｗ）膜をパターニ
ングすることにより形成する。
【００４６】次に、上記フォトレジスト膜を除去した
後、窒化シリコン膜４７の上部に窒化シリコン膜を堆積
し、この窒化シリコン膜を異方性エッチングすることに
より、ビット線ＢＬ、導電膜ＢＬｎ1、ＢＬｎ2、ＢＬｐ
1、ＢＬｐ2の側壁にサイドウォールスペーサ４８を形成
する。次に、窒化シリコン膜４７の上層に膜厚２５０ｎ
ｍ程度のＳＯＧ膜４９をスピン塗布した後、半導体基板
２１を８００℃、１分程度熱処理してＳＯＧ膜４９をシ
ンタリング（焼き締め）する。なお、後述するスルーホ
ール５２をビット線ＢＬに対して自己整合で形成しない
場合は、ビット線ＢＬ上の窒化シリコン膜４７およびサ
イドウォールスペーサ４８は省略してよい。
後、窒化シリコン膜４７の上部に窒化シリコン膜を堆積
し、この窒化シリコン膜を異方性エッチングすることに
より、ビット線ＢＬ、導電膜ＢＬｎ1、ＢＬｎ2、ＢＬｐ
1、ＢＬｐ2の側壁にサイドウォールスペーサ４８を形成
する。次に、窒化シリコン膜４７の上層に膜厚２５０ｎ
ｍ程度のＳＯＧ膜４９をスピン塗布した後、半導体基板
２１を８００℃、１分程度熱処理してＳＯＧ膜４９をシ
ンタリング（焼き締め）する。なお、後述するスルーホ
ール５２をビット線ＢＬに対して自己整合で形成しない
場合は、ビット線ＢＬ上の窒化シリコン膜４７およびサ
イドウォールスペーサ４８は省略してよい。
【００４７】次に、ＳＯＧ膜４９の上部に膜厚２００ｎ
ｍ程度の酸化シリコン膜５０を堆積した後、この酸化シ
リコン膜５０をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜５０は、例えばオゾン（Ｏ3）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。
ｍ程度の酸化シリコン膜５０を堆積した後、この酸化シ
リコン膜５０をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜５０は、例えばオゾン（Ｏ3）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。
【００４８】次に、酸化シリコン膜５０の上部に膜厚１
００ｎｍ程度の酸化シリコン膜５１を堆積する。この酸
化シリコン膜５１は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜５０の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜５１は、例えばオゾン
（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
００ｎｍ程度の酸化シリコン膜５１を堆積する。この酸
化シリコン膜５１は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜５０の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜５１は、例えばオゾン
（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
【００４９】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール４１に埋め込まれた
プラグ４２の上部の酸化シリコン膜５１、５０、ＳＯＧ
膜４９および酸化シリコン膜４３を除去してプラグ４２
の表面に達するスルーホール５２をビット線ＢＬに対し
自己整合で形成する。
ライエッチングでコンタクトホール４１に埋め込まれた
プラグ４２の上部の酸化シリコン膜５１、５０、ＳＯＧ
膜４９および酸化シリコン膜４３を除去してプラグ４２
の表面に達するスルーホール５２をビット線ＢＬに対し
自己整合で形成する。
【００５０】次に、上記フォトレジスト膜を除去した
後、スルーホール５２の内部にプラグ５３を形成する。
プラグ５３は、酸化シリコン膜５１の上部にｎ型不純
物、例えばリン（Ｐ）をドープした多結晶シリコン膜を
ＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチ
バックしてスルーホール５２の内部に残すことにより形
成する。
後、スルーホール５２の内部にプラグ５３を形成する。
プラグ５３は、酸化シリコン膜５１の上部にｎ型不純
物、例えばリン（Ｐ）をドープした多結晶シリコン膜を
ＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチ
バックしてスルーホール５２の内部に残すことにより形
成する。
【００５１】次に、酸化シリコン膜５１の上部に膜厚２
００ｎｍ程度の窒化シリコン膜５４をＣＶＤ法で堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでロジック部の窒化シリコン膜５４を除去する。ＤＲ
ＡＭ部に残った窒化シリコン膜５４は、後述するメモリ
セルの情報蓄積用容量素子の下部電極を形成する工程で
下部電極の間の酸化シリコン膜をエッチングする際のエ
ッチングストッパとして使用される。
００ｎｍ程度の窒化シリコン膜５４をＣＶＤ法で堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでロジック部の窒化シリコン膜５４を除去する。ＤＲ
ＡＭ部に残った窒化シリコン膜５４は、後述するメモリ
セルの情報蓄積用容量素子の下部電極を形成する工程で
下部電極の間の酸化シリコン膜をエッチングする際のエ
ッチングストッパとして使用される。
【００５２】次に、上記フォトレジスト膜を除去した
後、窒化シリコン膜５４の上部に膜厚１．３μｍ程度の
酸化シリコン膜５５を堆積し、フォトレジスト膜をマス
クにしたドライエッチングで酸化シリコン膜５５および
窒化シリコン膜５４を除去することにより、スルーホー
ル５２の上部に溝５６を形成する。このとき同時に、Ｄ
ＲＡＭ部のメモリアレイの周囲にメモリアレイを取り囲
む枠状の溝５６ａを形成する。酸化シリコン膜５５は、
例えばオゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
後、窒化シリコン膜５４の上部に膜厚１．３μｍ程度の
酸化シリコン膜５５を堆積し、フォトレジスト膜をマス
クにしたドライエッチングで酸化シリコン膜５５および
窒化シリコン膜５４を除去することにより、スルーホー
ル５２の上部に溝５６を形成する。このとき同時に、Ｄ
ＲＡＭ部のメモリアレイの周囲にメモリアレイを取り囲
む枠状の溝５６ａを形成する。酸化シリコン膜５５は、
例えばオゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯ
Ｓ）とをソースガスに用いたプラズマＣＶＤ法で堆積す
る。
【００５３】次に、上記フォトレジスト膜を除去した
後、酸化シリコン膜５５の上部にｎ型不純物、例えばリ
ン（Ｐ）をドープした膜厚６０ｎｍ程度の多結晶シリコ
ン膜５７をＣＶＤ法で堆積する。この多結晶シリコン膜
５７は、メモリセルの情報蓄積用容量素子の下部電極材
料として使用される。
後、酸化シリコン膜５５の上部にｎ型不純物、例えばリ
ン（Ｐ）をドープした膜厚６０ｎｍ程度の多結晶シリコ
ン膜５７をＣＶＤ法で堆積する。この多結晶シリコン膜
５７は、メモリセルの情報蓄積用容量素子の下部電極材
料として使用される。
【００５４】次に、多結晶シリコン膜５７の上部に溝５
６、５６ａの深さよりも厚い膜厚のＳＯＧ膜５８をスピ
ン塗布した後、ＳＯＧ膜５８をエッチバックし、さらに
酸化シリコン膜５５の上部の多結晶シリコン膜５７をエ
ッチバックすることにより、溝５６、５６ａの内側（内
壁および底部）に多結晶シリコン膜５７を残す。
６、５６ａの深さよりも厚い膜厚のＳＯＧ膜５８をスピ
ン塗布した後、ＳＯＧ膜５８をエッチバックし、さらに
酸化シリコン膜５５の上部の多結晶シリコン膜５７をエ
ッチバックすることにより、溝５６、５６ａの内側（内
壁および底部）に多結晶シリコン膜５７を残す。
【００５５】次に、ロジック部の酸化シリコン膜５５を
覆うフォトレジスト膜をマスクに溝５６の内部のＳＯＧ
膜５８と溝５６の隙間の酸化シリコン膜５５とをウェッ
トエッチングして、メモリセルの情報蓄積用容量素子の
下部電極５９を形成する。このとき、溝５６の隙間には
窒化シリコン膜５４が残っているので、その下部の酸化
シリコン膜５１がエッチングされることはない。
覆うフォトレジスト膜をマスクに溝５６の内部のＳＯＧ
膜５８と溝５６の隙間の酸化シリコン膜５５とをウェッ
トエッチングして、メモリセルの情報蓄積用容量素子の
下部電極５９を形成する。このとき、溝５６の隙間には
窒化シリコン膜５４が残っているので、その下部の酸化
シリコン膜５１がエッチングされることはない。
【００５６】次に、上記フォトレジスト膜を除去し、次
いで下部電極５９を構成する多結晶シリコン膜５７の酸
化を防止するために、半導体基板２１をアンモニア雰囲
気中、８００℃程度で熱処理して多結晶シリコン膜５７
の表面を窒化した後、下部電極５９の上部に膜厚２０ｎ
ｍ程度の酸化タンタル（Ｔａ2Ｏ5)膜６０をＣＶＤ法で
堆積し、次いで半導体基板２１を８００℃程度で熱処理
して酸化タンタル（Ｔａ2Ｏ5)膜６０を活性化する。こ
の酸化タンタル（Ｔａ2Ｏ5)膜６０は、メモリセルの情
報蓄積用容量素子の容量絶縁膜材料として使用される。
いで下部電極５９を構成する多結晶シリコン膜５７の酸
化を防止するために、半導体基板２１をアンモニア雰囲
気中、８００℃程度で熱処理して多結晶シリコン膜５７
の表面を窒化した後、下部電極５９の上部に膜厚２０ｎ
ｍ程度の酸化タンタル（Ｔａ2Ｏ5)膜６０をＣＶＤ法で
堆積し、次いで半導体基板２１を８００℃程度で熱処理
して酸化タンタル（Ｔａ2Ｏ5)膜６０を活性化する。こ
の酸化タンタル（Ｔａ2Ｏ5)膜６０は、メモリセルの情
報蓄積用容量素子の容量絶縁膜材料として使用される。
【００５７】次に、酸化タンタル（Ｔａ2Ｏ5)膜６０の
上部にＣＶＤ法とスパッタリング法とで膜厚１５０ｎｍ
程度の窒化チタン（ＴｉＮ）膜６１を堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングで窒化チ
タン（ＴｉＮ）膜６１および酸化タンタル（Ｔａ2Ｏ5)
膜６０をパターニングすることにより、窒化チタン（Ｔ
ｉＮ）膜６１からなる上部電極と、酸化タンタル（Ｔａ
2Ｏ5)膜６０からなる容量絶縁膜と、多結晶シリコン膜
５７からなる下部電極５９とで構成される情報蓄積用容
量素子を形成する。これにより、メモリセル選択用ＭＩ
ＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量
素子とで構成されるＤＲＡＭ部のメモリセルが完成す
る。
上部にＣＶＤ法とスパッタリング法とで膜厚１５０ｎｍ
程度の窒化チタン（ＴｉＮ）膜６１を堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングで窒化チ
タン（ＴｉＮ）膜６１および酸化タンタル（Ｔａ2Ｏ5)
膜６０をパターニングすることにより、窒化チタン（Ｔ
ｉＮ）膜６１からなる上部電極と、酸化タンタル（Ｔａ
2Ｏ5)膜６０からなる容量絶縁膜と、多結晶シリコン膜
５７からなる下部電極５９とで構成される情報蓄積用容
量素子を形成する。これにより、メモリセル選択用ＭＩ
ＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量
素子とで構成されるＤＲＡＭ部のメモリセルが完成す
る。
【００５８】次に、フォトレジスト膜を除去した後、メ
モリセルの情報蓄積用容量素子の上部に膜厚６００ｎｍ
程度の酸化シリコン膜６２を堆積する。酸化シリコン膜
６２は、例えばオゾン（Ｏ3）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。続いて、フォトレジスト膜をマスクにした
ドライエッチングでロジック部のビット線ＢＬｎ1、Ｂ
Ｌｎ2、ＢＬｐ1、ＢＬｐ2の上部の酸化シリコン膜６
２、５５、５１、５０、ＳＯＧ膜４９および窒化シリコ
ン膜４７を除去することにより、ビット線ＢＬｎ1、Ｂ
Ｌｎ2、ＢＬｐ1、ＢＬｐ2に達するスルーホール６３を
それぞれ形成する。図には、ロジック部のｐチャネル型
ＭＩＳＦＥＴＱｐの上方のビット線ＢＬｐ1に達するス
ルーホール６３のみを示している。
モリセルの情報蓄積用容量素子の上部に膜厚６００ｎｍ
程度の酸化シリコン膜６２を堆積する。酸化シリコン膜
６２は、例えばオゾン（Ｏ3）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。続いて、フォトレジスト膜をマスクにした
ドライエッチングでロジック部のビット線ＢＬｎ1、Ｂ
Ｌｎ2、ＢＬｐ1、ＢＬｐ2の上部の酸化シリコン膜６
２、５５、５１、５０、ＳＯＧ膜４９および窒化シリコ
ン膜４７を除去することにより、ビット線ＢＬｎ1、Ｂ
Ｌｎ2、ＢＬｐ1、ＢＬｐ2に達するスルーホール６３を
それぞれ形成する。図には、ロジック部のｐチャネル型
ＭＩＳＦＥＴＱｐの上方のビット線ＢＬｐ1に達するス
ルーホール６３のみを示している。
【００５９】次に、上記フォトレジスト膜を除去した
後、スルーホール６３の内部にプラグ６４を形成し、続
いて酸化シリコン膜６２の上部に第１層配線６５を形成
する。プラグ６４は、酸化シリコン膜６２の上部にスパ
ッタリング法で膜厚１００ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜を堆積し、さらにその上部にＣＶＤ法で膜厚５０
０ｎｍ程度のタングステン（Ｗ）膜を堆積した後、これ
らの膜をエッチバックしてスルーホール６３の内部に残
すことにより形成する。第１層配線６５は、酸化シリコ
ン膜６２の上部にスパッタリング法で膜厚５０ｎｍ程度
の窒化チタン（ＴｉＮ）膜、膜厚５００ｎｍ程度のアル
ミニウム（Ａｌ）合金膜、膜厚１０ｎｍ程度のチタン
（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順次堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。
後、スルーホール６３の内部にプラグ６４を形成し、続
いて酸化シリコン膜６２の上部に第１層配線６５を形成
する。プラグ６４は、酸化シリコン膜６２の上部にスパ
ッタリング法で膜厚１００ｎｍ程度の窒化チタン（Ｔｉ
Ｎ）膜を堆積し、さらにその上部にＣＶＤ法で膜厚５０
０ｎｍ程度のタングステン（Ｗ）膜を堆積した後、これ
らの膜をエッチバックしてスルーホール６３の内部に残
すことにより形成する。第１層配線６５は、酸化シリコ
ン膜６２の上部にスパッタリング法で膜厚５０ｎｍ程度
の窒化チタン（ＴｉＮ）膜、膜厚５００ｎｍ程度のアル
ミニウム（Ａｌ）合金膜、膜厚１０ｎｍ程度のチタン
（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順次堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。
【００６０】その後、第１層配線６５の上部に層間絶縁
膜を形成した後、第２層配線を形成し、さらに、第２層
配線の上部にパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のロジ
ック−ＤＲＡＭ混載ＬＳＩが略完成する。
膜を形成した後、第２層配線を形成し、さらに、第２層
配線の上部にパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のロジ
ック−ＤＲＡＭ混載ＬＳＩが略完成する。
【００６１】（実施の形態２）図６は、本発明の他の実
施の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴ
を示す半導体基板の要部断面図である。
施の形態であるロジック部のｎチャネル型ＭＩＳＦＥＴ
を示す半導体基板の要部断面図である。
【００６２】前記実施の形態１の前記図１〜図３に示し
たｎチャネル型ＭＩＳＦＥＴと同様に、導電膜ＢＬ
1は、コンタクトホール１１ａ〜１１ｃを通してｎチャ
ネル型ＭＩＳＦＥＴのソースの一部を構成するｎ+型半
導体領域７ａに接続されると共に、コンタクトホール１
１ａ〜１１ｃの内部のプラグ１２を介してソースの一部
を構成するｎ+型半導体領域７ａをシャントしており、
導電膜ＢＬ2は、コンタクトホール１１ｄ〜１１ｆを通
してｎチャネル型ＭＩＳＦＥＴのドレインの一部を構成
するｎ+型半導体領域７ｂに接続されると共に、コンタ
クトホール１１ｄ〜１１ｆの内部のプラグ１２を介して
ドレインの一部を構成するｎ+型半導体領域７ｂをシャ
ントしている。
たｎチャネル型ＭＩＳＦＥＴと同様に、導電膜ＢＬ
1は、コンタクトホール１１ａ〜１１ｃを通してｎチャ
ネル型ＭＩＳＦＥＴのソースの一部を構成するｎ+型半
導体領域７ａに接続されると共に、コンタクトホール１
１ａ〜１１ｃの内部のプラグ１２を介してソースの一部
を構成するｎ+型半導体領域７ａをシャントしており、
導電膜ＢＬ2は、コンタクトホール１１ｄ〜１１ｆを通
してｎチャネル型ＭＩＳＦＥＴのドレインの一部を構成
するｎ+型半導体領域７ｂに接続されると共に、コンタ
クトホール１１ｄ〜１１ｆの内部のプラグ１２を介して
ドレインの一部を構成するｎ+型半導体領域７ｂをシャ
ントしている。
【００６３】さらに、本実施の形態２では、ｎチャネル
型ＭＩＳＦＥＴのソースの一部を構成するｎ+型半導体
領域７ａの表面に、膜厚１５〜２０ｎｍ程度のシリサイ
ド層６６が形成されており、同様に、ｎチャネル型ＭＩ
ＳＦＥＴのドレインの一部を構成するｎ+型半導体領域
７ｂの表面に、膜厚１５〜２０ｎｍ程度のシリサイド層
６６が形成されている。
型ＭＩＳＦＥＴのソースの一部を構成するｎ+型半導体
領域７ａの表面に、膜厚１５〜２０ｎｍ程度のシリサイ
ド層６６が形成されており、同様に、ｎチャネル型ＭＩ
ＳＦＥＴのドレインの一部を構成するｎ+型半導体領域
７ｂの表面に、膜厚１５〜２０ｎｍ程度のシリサイド層
６６が形成されている。
【００６４】このように、本実施の形態２によれば、ソ
ース、ドレインの一部を構成するｎ +型半導体領域７
ａ、７ｂの各表面に低抵抗のシリサイド層６６を形成す
ることによって、寄生抵抗を低減することができるの
で、ＭＩＳＦＥＴの動作特性を向上させることができ
る。
ース、ドレインの一部を構成するｎ +型半導体領域７
ａ、７ｂの各表面に低抵抗のシリサイド層６６を形成す
ることによって、寄生抵抗を低減することができるの
で、ＭＩＳＦＥＴの動作特性を向上させることができ
る。
【００６５】また、前記のように、ソース、ドレインの
浅い接合との整合性を向上させるために、シリサイド層
の厚さを１５〜２０ｎｍと薄くした場合でも、前記薄い
シリサイド層を活性領域上にあらかじめ形成することに
よって、Ｔｉ膜、ＴｉＮ膜およびＷ膜よりなるプラグ４
６、１２とソース、ドレインとの接触抵抗を低減するこ
とができると共に、プラグを構成する金属元素が基板に
拡散することを防ぐこともできる。
浅い接合との整合性を向上させるために、シリサイド層
の厚さを１５〜２０ｎｍと薄くした場合でも、前記薄い
シリサイド層を活性領域上にあらかじめ形成することに
よって、Ｔｉ膜、ＴｉＮ膜およびＷ膜よりなるプラグ４
６、１２とソース、ドレインとの接触抵抗を低減するこ
とができると共に、プラグを構成する金属元素が基板に
拡散することを防ぐこともできる。
【００６６】また、本実施形態にあるように、ロジック
部のＭＩＳＦＥＴのソース、ドレインと、前記ソース、
ドレインをシャントする導電膜とを接続するコンタクト
ホールおよびプラグを複数に分割して形成することによ
り、図８に示すような、ソース、ドレインが狭い領域と
コンタクトホールの径とを揃えることができ、コンタク
トホールおよびプラグの形成時における不具合の発生を
防ぐことができる。
部のＭＩＳＦＥＴのソース、ドレインと、前記ソース、
ドレインをシャントする導電膜とを接続するコンタクト
ホールおよびプラグを複数に分割して形成することによ
り、図８に示すような、ソース、ドレインが狭い領域と
コンタクトホールの径とを揃えることができ、コンタク
トホールおよびプラグの形成時における不具合の発生を
防ぐことができる。
【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６９】本発明によれば、ロジック−ＤＲＡＭ混載
ＬＳＩのロジック部を構成するＭＩＳＦＥＴのソース、
ドレインの寄生抵抗を低減することができるので、ＬＳ
Ｉの動作特性の低下を防止することができる。
ＬＳＩのロジック部を構成するＭＩＳＦＥＴのソース、
ドレインの寄生抵抗を低減することができるので、ＬＳ
Ｉの動作特性の低下を防止することができる。
【図１】本発明の一実施の形態であるＭＩＳＦＥＴを示
す半導体基板の要部平面図である。
す半導体基板の要部平面図である。
【図２】図１のＡ−Ａ’線におけるＭＩＳＦＥＴの要部
断面図である。
断面図である。
【図３】図１のＢ−Ｂ’線におけるＭＩＳＦＥＴの要部
断面図である。
断面図である。
【図４】ＭＩＳＦＥＴのソース、ドレインの寄生抵抗を
説明するための等価回路である。（ａ）は、本発明の一
実施の形態であるＭＩＳＦＥＴの抵抗回路であり、
（ｂ）は、従来のＭＩＳＦＥＴの抵抗回路である。
説明するための等価回路である。（ａ）は、本発明の一
実施の形態であるＭＩＳＦＥＴの抵抗回路であり、
（ｂ）は、従来のＭＩＳＦＥＴの抵抗回路である。
【図５】本発明の一実施の形態を適用したロジック−Ｄ
ＲＡＭ混載ＬＳＩの製造方法を示す半導体基板の要部断
面図である。
ＲＡＭ混載ＬＳＩの製造方法を示す半導体基板の要部断
面図である。
【図６】本発明の他の実施の形態であるＭＩＳＦＥＴを
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図７】本発明者が検討したＭＩＳＦＥＴを示す半導体
基板の要部平面図である。
基板の要部平面図である。
【図８】本発明者が検討したＭＩＳＦＥＴを示す半導体
基板の要部平面図である。
基板の要部平面図である。
１ 半導体基板 ２ ｐ型ウエル ３ 分離領域 ４ ゲート酸化膜 ５ ゲート電極 ６ａ ｎ-型半導体領域 ６ｂ ｎ-型半導体領域 ７ａ ｎ+型半導体領域 ７ｂ ｎ+型半導体領域 ８ 絶縁膜 ９ サイドウォールスペーサ １０ 絶縁層 １１ａ コンタクトホール １１ｂ コンタクトホール １１ｃ コンタクトホール １１ｄ コンタクトホール １１ｅ コンタクトホール １１ｆ コンタクトホール １１ｇ コンタクトホール １２ プラグ １３ 絶縁膜 １４ サイドウォールスペーサ １５ 絶縁層 １６ａ スルーホール １６ｂ スルーホール １７ プラグ ２１ 半導体基板 ２２ 浅溝 ２３ 酸化シリコン膜 ２４ 分離領域 ２５ ｎ型半導体領域 ２６ ｐ型ウエル ２７ ｎ型ウエル ２８ ゲート酸化膜 ２９Ａ ゲート電極 ２９Ｂ ゲート電極 ２９Ｃ ゲート電極 ３０ 窒化シリコン膜 ３１ ｐ-型半導体領域 ３２ ｎ-型半導体領域 ３３ ｎ型半導体領域 ３４ サイドウォールスペーサ ３４ａ 窒化シリコン膜 ３５ ｐ+型半導体領域 ３６ ｎ+型半導体領域 ３７ ＳＯＧ膜 ３８ 酸化シリコン膜 ３９ 酸化シリコン膜 ４０ コンタクトホール ４１ コンタクトホール ４２ プラグ ４３ 酸化シリコン膜 ４４ コンタクトホール ４５ａ コンタクトホール ４５ｂ コンタクトホール ４６ プラグ ４７ 窒化シリコン膜 ４８ サイドウォールスペーサ ４９ ＳＯＧ膜 ５０ 酸化シリコン膜 ５１ 酸化シリコン膜 ５２ スルーホール ５３ プラグ ５４ 窒化シリコン膜 ５５ 酸化シリコン膜 ５６ 溝 ５６ａ 溝 ５７ 多結晶シリコン膜 ５８ ＳＯＧ膜 ５９ 下部電極 ６０ 酸化タンタル膜 ６１ 窒化シリコン膜 ６２ 酸化シリコン膜 ６３ スルーホール ６４ プラグ ６５ 第１層配線 ６６ シリサイド層 ６７ コンタクトホール ６８ プラグ ＢＬ ビット線 ＢＬ1 〜ＢＬ3 導電膜 Ｍ1 〜Ｍ4 第１層配線 ＷＬ ワード線 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
フロントページの続き (72)発明者 高倉 俊彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD00 GA02 JA35 JA39 JA40 MA06 MA16 MA19 PR40 ZA12
Claims (23)
- 【請求項１】 半導体基板の主面上にメモリセルＭＩＳ
トランジスタと第１のＭＩＳトランジスタとを有し、 前記メモリセルＭＩＳトランジスタは、一対の半導体領
域からなる第１のソース、ドレインとゲート絶縁膜とゲ
ート電極とを有し、 前記第１のＭＩＳトランジスタは、一対の半導体領域か
らなる第２のソース、ドレインとゲート絶縁膜とゲート
電極とを有し、 前記メモリセルＭＩＳトランジスタおよび前記第１のＭ
ＩＳトランジスタの上部に第１の絶縁膜を有し、 前記第１のソース、ドレインの一方に電気的に接続され
た第１の導電体と、前記第２のソース、ドレインの一方
に電気的に接続された第２の導電体と、前記第２のソー
ス、ドレインの他方に電気的に接続された第３の導電体
とを前記第１の絶縁膜の内部に有し、 前記第１の導電体を介して前記第１のソース、ドレイン
の一方に電気的に接続されたビット線と、前記第２の導
電体を介して前記第２のソース、ドレインの一方に電気
的に接続された第１の導電体膜と、前記第３の導電体を
介して前記第２のソース、ドレインの他方に電気的に接
続された第２の導電体膜とを前記第１の絶縁膜の上部に
有し、 前記ビット線、第１の導電体膜および前記第２の導電体
膜の上部に第２の絶縁膜を有し、 前記第１のソース、ドレインの他方に電気的に接続され
た容量素子を前記第２の絶縁膜の上部に有することを特
徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、さらに、 前記容量素子の上部に第３の絶縁膜を有し、 前記第３の絶縁膜の上部に第１の配線と第２の配線とを
有し、 前記第１の配線と前記第１の導電体膜とを電気的に接続
する第４の導電体および前記第２の配線と前記第２の導
電体膜とを電気的に接続する第５の導電体を有すること
を特徴とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、 前記第４の導電体は、前記第２のソース、ドレインの一
方の上部に形成されており、前記第５の導電体は、前記
第２のソース、ドレインの他方の上部に形成されている
ことを特徴とする半導体集積回路装置。 - 【請求項４】 請求項２記載の半導体集積回路装置にお
いて、 前記第２の導電体と前記第２のソース、ドレインの一方
との接触面積は、前記第４の導電体と前記第１の導電体
膜との接触面積よりも大きく、 前記第３の導電体と前記第２のソース、ドレインの他方
との接触面積は、前記第５の導電体と前記第２の導電体
膜との接触面積よりも大きいことを特徴とする半導体集
積回路装置。 - 【請求項５】 請求項２記載の半導体集積回路装置にお
いて、 前記半導体基板の主面上における前記第２の導電体の横
断面積は、前記第４の導電体の横断面積よりも大きく、
前記第３の導電体の横断面積は、前記第５の導電体の横
断面積よりも大きいことを特徴とする半導体集積回路装
置。 - 【請求項６】 請求項２記載の半導体集積回路装置にお
いて、 前記第２の導電体の平面レイアウト上の面積は、前記第
４の導電体の平面レイアウト上の面積よりも大きく、前
記第３の導電体の平面レイアウト上の面積は、前記第５
の導電体の平面レイアウト上の面積よりも大きいことを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項２記載の半導体集積回路装置にお
いて、 前記第２の導電体と前記第２のソース、ドレインの一方
との接触面積は、前記第１の導電体と前記第１のソー
ス、ドレインの一方との接触面積よりも大きく、 前記第３の導電体と前記第２のソース、ドレインの他方
との接触面積は、前記第１の導電体と前記第１のソー
ス、ドレインの一方との接触面積よりも大きいことを特
徴とする半導体集積回路装置。 - 【請求項８】 請求項２記載の半導体集積回路装置にお
いて、 前記半導体基板の主面上における前記第２および第３の
導電体の横断面積は、前記第１の導電体の横断面積より
も大きいことを特徴とする半導体集積回路装置。 - 【請求項９】 請求項２記載の半導体集積回路装置にお
いて、 前記第２および第３の導電体の平面レイアウト上の面積
は、前記第１の導電体の平面レイアウト上の面積よりも
大きいことを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項１記載の半導体集積回路装置に
おいて、 前記第２の導電体は、前記第１の絶縁膜によって分割さ
れた複数の導電体によって構成され、前記第２の導電体
を構成する前記複数の導電体のそれぞれは、前記第１の
導電体膜および前記第２のソース、ドレインの一方に電
気的に接続されており、 前記第３の導電体は、前記第１の絶縁膜によって分割さ
れた複数の導電体によって構成されており、前記第３の
導電体を構成する前記複数の導電体のそれぞれは、前記
第２の導電体膜および前記第２のソース、ドレインの他
方に電気的に接続されていることを特徴とする半導体集
積回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
において、 前記第２および第３の導電体を構成する前記複数の導電
体のそれぞれの平面レイアウト上の面積は、前記第１の
導電体の平面レイアウト上の面積以上であることを特徴
とする半導体集積回路装置。 - 【請求項１２】 請求項１０記載の半導体集積回路装置
において、 前記半導体基板の主面上における前記第２および第３の
導電体を構成する前記複数の導電体のそれぞれの横断面
積は、前記第１の導電体の横断面積以上であることを特
徴とする半導体集積回路装置。 - 【請求項１３】 第１のソース、ドレインを有する第１
のＭＩＳトランジスタおよび前記第１のＭＩＳトランジ
スタに電気的に接続される容量素子を含むメモリセル
と、第２のソース、ドレインを有する第２のＭＩＳトラ
ンジスタとを備えた半導体集積回路装置の製造方法であ
って、（ａ）半導体基板の主面上に第１および第２のＭ
ＩＳトランジスタを形成する工程、（ｂ）前記第１およ
び第２のＭＩＳトランジスタの上部に第１の絶縁膜を形
成する工程、（ｃ）前記第１の絶縁膜の中に、前記第１
のソース、ドレインの一方に電気的に接続される第１の
導電体を形成する工程、（ｄ）前記第１の絶縁膜の中
に、前記第２のソース、ドレインの一方に電気的に接続
される第２の導電体および前記第２のソース、ドレイン
の他方に電気的に接続される第３の導電体を形成する工
程、（ｅ）前記第１の絶縁膜の上部に第１の導電体膜を
形成する工程、（ｆ）前記第１の導電体膜の一部を除去
することによって、前記第１の導電体膜の一部によって
構成され、前記第１のソース、ドレインの一方に前記第
１の導電体を介して電気的に接続されるビット線と、前
記第２のソース、ドレインの一方に前記第２の導電体を
介して電気的に接続される第２の導電体膜と、前記第２
のソース、ドレインの他方に前記第３の導電体を介して
電気的に接続される第３の導電体膜とを形成する工程、
（ｇ）前記ビット線、前記第２の導電体膜および前記第
３の導電体膜の上部に第２の絶縁膜を形成する工程、
（ｈ）前記第２の絶縁膜の上部に、前記第１のソース、
ドレインの一方に電気的に接続される容量素子を形成す
る工程、を有することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
の製造方法において、さらに、（ｉ）前記容量素子の上
部に第３の絶縁膜を形成する工程、（ｊ）前記第３の絶
縁膜の中に、前記第２の導電体膜に電気的に接続される
第３の導電体と、前記第３の導電体に電気的に接続され
る第４の導電体とを形成する工程、（ｋ）前記第３の絶
縁膜の上部に第４の導電体膜を形成する工程、（ｌ）前
記第４の導電体膜の一部を除去することによって、前記
第４の導電体膜の一部によって構成され、前記第２の導
電体膜と前記第３の導電体とを介して電気的に接続され
る第１の配線と、前記第２の導電体膜と前記第４の導電
体とを介して電気的に接続される第２の配線とを形成す
る工程、を有することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項１５】 請求項１３記載の半導体集積回路装置
の製造方法において、前記工程（ａ）は、前記半導体基
板の主面に、前記第１および第２のＭＩＳトランジスタ
のソース、ドレインを構成する半導体領域を形成する工
程と、前記半導体領域の表面にシリサイド層を形成する
工程とを含むことを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１６】 請求項１５記載の半導体集積回路装置
の製造方法において、前記シリサイド層の厚さは、１５
ｎｍ〜２０ｎｍであることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項１７】 請求項１３記載の半導体集積回路装置
の製造方法において、前記工程（ｃ）は、前記第１の絶
縁膜に開孔部を形成する工程と、前記開孔部の内部に多
結晶シリコンからなる導電体を形成する工程とを含むこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１８】 請求項１３記載の半導体集積回路装置
の製造方法において、前記工程（ｄ）は、前記第２のソ
ース、ドレインの一方の上部の前記第１の絶縁膜に第１
の複数の開孔部を形成する工程と、 前記第２のソース、ドレインの他方の上部の前記第１の
絶縁膜に第２の複数の開孔部を形成する工程と、 前記第１および第２の複数の開孔部の内部を含む前記第
１の絶縁膜の上部に第５の導電体膜を形成する工程と、 前記第５の導電体膜の一部を除去することによって、前
記第１の複数の開孔部の中に前記第５の導電体膜の一部
によって構成される前記第２の導電体を形成し、前記第
２の複数の開孔部の中に前記第５の導電体膜の一部によ
って構成される前記第３の導電体を形成する工程とを含
むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１９】 請求項１８記載の半導体集積回路装置
の製造方法において、前記第１の導電体膜および前記第
５の導電体膜は、高融点金属膜を含むことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２０】 請求項１８記載の半導体集積回路装置
の製造方法において、前記第１の導電体膜および前記第
５の導電体膜は、タングステン膜を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項２１】 請求項１３記載の半導体集積回路装置
の製造方法において、前記工程（ｈ）は、熱処理工程を
含み、前記熱処理の温度は、前記第１の導電体膜および
前記第５の導電体膜の融点よりも低く、前記第４の導電
体膜の融点よりも高いことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項２２】 請求項１３記載の半導体集積回路装置
の製造方法において、前記工程（ｈ）は、前記第２の絶
縁膜の上部に前記第３の絶縁膜を形成する工程と、 前記第３の絶縁膜に開孔部を形成する工程と、 前記開孔部の中に、前記第１のソース、ドレインの他方
に電気的に接続される第１の電極を形成する工程と、 前記第１の電極の上部および前記第２の絶縁膜の上部に
誘電体膜を形成する工程と、 前記誘電体膜の上部に第２の電極を形成する工程とを含
むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２３】 請求項１４記載の半導体集積回路装置
の製造方法において、前記工程（ｊ）において、前記第
１の配線を前記第２のソース、ドレインの一方の上部に
形成し、前記第２の配線を前記第２のソース、ドレイン
の他方の上部に形成することを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000038413A JP2001230380A (ja) | 2000-02-16 | 2000-02-16 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000038413A JP2001230380A (ja) | 2000-02-16 | 2000-02-16 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001230380A true JP2001230380A (ja) | 2001-08-24 |
Family
ID=18562154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000038413A Pending JP2001230380A (ja) | 2000-02-16 | 2000-02-16 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001230380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013503489A (ja) * | 2009-08-26 | 2013-01-31 | クアルコム，インコーポレイテッド | 磁気ランダムアクセスメモリを製造するシステムおよび方法 |
-
2000
- 2000-02-16 JP JP2000038413A patent/JP2001230380A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013503489A (ja) * | 2009-08-26 | 2013-01-31 | クアルコム，インコーポレイテッド | 磁気ランダムアクセスメモリを製造するシステムおよび方法 |
| JP2014170964A (ja) * | 2009-08-26 | 2014-09-18 | Qualcomm Inc | 磁気ランダムアクセスメモリを製造するシステムおよび方法 |
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