JP2000323480A

JP2000323480A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2000323480A
Application number: JP11133678A
Authority: JP
Inventors: Satoru Yamada; 悟山田; Takahiro Kumochi; 隆宏熊内; Yoshitaka Tadaki; ▲芳▼▲隆▼ 只木; Toshihiro Sekiguchi; 敏宏関口; Yoshitaka Nakamura; 吉孝中村; Keizo Kawakita; 惠三川北
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】プラグ間のショート不良を低減することによ
り半導体集積回路装置の歩留まりを向上することのでき
る技術を提供する。【解決手段】ＳＯＧ膜１７ａおよびＴＥＯＳ酸化膜１
７ｂにプラグ２３，２４がそれぞれ埋め込まれる接続孔
２０，２１を形成した後、ＴＥＯＳ酸化膜１７ｂの表面
をＣＭＰ法で平坦化せずに半導体基板１上に多結晶シリ
コン膜を堆積し、ＣＭＰ法を用いずにエッチバックによ
り接続孔２０，２１に多結晶シリコン膜を埋め込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術および半導体集積回路装置に関し、特に、
ＤＲＡＭ（Dynamic Random Access Memory）、ロジック
（Logic ：論理回路）またはメモリ回路と論理回路とが
同一半導体基板に設けられたロジック混載形メモリを有
する半導体集積回路装置の製造技術に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の一つに、メモリセ
ルがメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor ）、および蓄
積電極と容量絶縁膜を挟んで設けられるプレート電極と
からなる情報蓄積用容量素子で構成されたＤＲＡＭがあ
る。しかし、ＤＲＡＭは、その大容量化に伴いメモリセ
ルの微細化が進み、情報蓄積用容量素子の蓄積電荷量が
減少して、情報保持特性が低下するという問題がある。

【０００３】そこで、６４Ｍｂｉｔ以上のＤＲＡＭで
は、情報蓄積用容量素子をビット線の上方に配置するキ
ャパシタ・オーバー・ビットライン（Capacitor Over B
it line ：ＣＯＢ）構造とし、さらに、蓄積電極を円筒
型またはフィン型などの立体形状とすることにより、そ
の表面積を大きくして蓄積電荷量の増大を図っている。

【０００４】なお、円筒型の蓄積電極を備えた情報蓄積
用容量素子からなるメモリセルについては、例えば培風
館発行「超ＬＳＩメモリ」平成６年１１月５日発行、伊
藤清男著、Ｐ１９に記載がある。

【０００５】上記メモリセルとしては、例えば、半導体
基板の主面上に堆積した第１導電膜でメモリセル選択用
ＭＩＳＦＥＴのゲート電極を形成し、この第１導電膜の
上層に堆積した第２導電膜でメモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインを構成する一対の不純物半導体
領域に達する第１プラグを形成し、この第２導電膜の上
層に堆積した第３導電膜でメモリセル選択用ＭＩＳＦＥ
Ｔの一方の不純物半導体領域の上方にビット線を形成
し、この第３導電膜の上層に堆積した第４導電膜でメモ
リセル選択用ＭＩＳＦＥＴの他方の不純物半導体領域の
上方に第１のプラグを介して第２プラグを形成し、この
第４導電膜の上層に堆積した第５導電膜で情報蓄積用容
量素子の下部電極である蓄積電極を形成し、この第５導
電膜の上層に堆積した第６導電膜で情報蓄積用容量素子
の上部電極であるプレート電極を形成する構造が考えら
れる。

【０００６】

【発明が解決しようとする課題】しかしながら、前記構
造のメモリセルでは隣接する蓄積電極と蓄積電極とがシ
ョートする箇所およびビット線と蓄積電極とがショート
する箇所が発生しやすく、本発明者が検討したところに
よると、多い場合には、一つの半導体チップ当たり数１
０〜数１００個程度発生することが電気特性試験の結果
から明らかとなった。

【０００７】前記不良の原因としては、第１プラグ間を
第１プラグを構成する第２導電膜がショートさせる第１
の不良モード、および第１プラグ間をビット線を構成す
る第３導電膜がショートさせる第２の不良モードが考え
られた。すなわち、前記第１の不良モードは、第１プラ
グが埋め込まれる接続孔を形成する層間絶縁膜の表面を
ＣＭＰ（Chemical Mechanical Polishing ：化学的機械
研磨）法で平坦化したときに層間絶縁膜にスクラッチが
発生し、このスクラッチに第２導電膜が埋め込まれて生
ずると考えられる。また、前記第２の不良モードは、第
２導電膜の表面をＣＭＰ法で平坦化したときに層間絶縁
膜にスクラッチが発生し、このスクラッチに第３導電膜
が埋め込まれて生ずると考えられる。

【０００８】さらに、平坦化の要求が強いことから、前
記層間絶縁膜にはＳＯＧ膜が用いられているが、このＳ
ＯＧ膜はスクラッチが発生しやすく、前記不良モードを
加速する原因の一つとなっている。

【０００９】本発明の目的は、プラグ間のショート不良
を低減することにより半導体集積回路装置の歩留まりを
向上することのできる技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集積回路装置の製造方法は、半導
体基板上に堆積された第１絶縁層を開口して複数の第１
接続孔を形成する工程と、半導体基板上に第１導電膜を
形成した後、エッチバックにより第１接続孔の内部に第
１導電膜を埋め込んでプラグを形成する工程と、半導体
基板上に第２絶縁層を形成する工程と、研磨処理によっ
て、第１絶縁層および第２絶縁層からなる層間絶縁膜の
表面を平坦化する工程とを有するものである。

【００１２】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板上に堆積された第１絶縁層を開口し
て複数の第１接続孔を形成する工程と、半導体基板上に
第１導電膜を形成した後、エッチバックにより第１接続
孔の内部に第１導電膜を埋め込んでプラグを形成する工
程と、半導体基板上に第２絶縁層を形成する工程と、研
磨処理によって、第１絶縁層および第２絶縁層からなる
層間絶縁膜の表面を平坦化する工程と、半導体基板上に
第３絶縁層を形成する工程と、第３絶縁層を開口してプ
ラグに達する第２接続孔を形成する工程とを有するもの
である。

【００１３】（３）本発明の半導体集積回路装置の製造
方法は、半導体基板上に堆積された第１絶縁層を開口し
て複数の第１接続孔を形成する工程と、半導体基板上に
第１導電膜を形成した後、エッチバックにより第１接続
孔の内部に第１導電膜を埋め込んでプラグを形成する工
程と、半導体基板上に第２絶縁層を形成する工程と、研
磨処理によって、第１絶縁層および第２絶縁層からなる
層間絶縁膜の表面を平坦化する工程と、半導体基板上に
第３絶縁層を形成する工程と、第３絶縁層を開口してプ
ラグに達する第２接続孔を形成する工程と、半導体基板
上に第４絶縁層を形成した後、エッチバックにより第２
接続孔の側壁に第４絶縁層からなるサイドウォールを形
成する工程とを有するものである。

【００１４】（４）本発明の半導体集積回路装置の製造
方法は、前記（１）、（２）または（３）の半導体集積
回路装置の製造方法において、第２絶縁層および第３絶
縁膜がＴＥＯＳ酸化膜からなるものである。

【００１５】（５）本発明の半導体集積回路装置の製造
方法は、前記（２）または（３）の半導体集積回路装置
の製造方法において、半導体基板上に第３絶縁層を形成
する前に、半導体基板をＮＨ₄ＯＨ、Ｈ₂Ｏ₂およびＨ
₂Ｏを混合した溶液で洗浄し、続いて半導体基板に不活
性ガス雰囲気でアニール処理を施すものである。

【００１６】上記した手段によれば、第１絶縁層にプラ
グが埋め込まれる第１接続孔を形成した後、第１絶縁層
の表面をＣＭＰ法で平坦化せずにこの第１絶縁膜の上層
に第１導電膜を堆積し、ＣＭＰ法を用いずにエッチバッ
クにより第１接続孔に第１導電膜を埋め込んでいるの
で、前述した第１の不良モードおよび第２の不良モード
を引き起こす層間絶縁膜に発生するスクラッチを防ぐこ
とができる。なお、上記工程の後、半導体基板上に第２
絶縁層を堆積し、続いて第１絶縁層および第２絶縁層か
らなる層間絶縁膜の表面を研磨処理によってＣＭＰ法で
平坦化しているが、第２絶縁膜をＳＯＧ膜よりもスクラ
ッチが発生しにくいＴＥＯＳ酸化膜で構成することによ
り、スクラッチの発生数を低減することができる。また
スクラッチが発生しても、ＴＥＯＳ酸化膜はフッ酸系の
溶液に対するエッチング速度がＳＯＧ膜と比して相対的
に遅いので、導電膜が容易に埋め込まれるほどのスクラ
ッチの拡大は起こりにくい。

【００１７】さらに、上記した手段（３）によれば、プ
ラグと第２接続孔との合わせずれが生じ、さらに第１絶
縁層または第２絶縁層にスクラッチが発生じても、プラ
グに達する第２接続孔の側壁に形成されたサイドウォー
ルによって第２接続孔に埋め込まれる導電膜がスクラッ
チに埋め込まれるのを防ぐことができる。

【００１８】さらに、上記した手段（５）によれば、半
導体基板上に第２絶縁層を堆積し、続いて第２絶縁層の
表面をＣＭＰ法で平坦化した後に洗浄およびアニール処
理を順次行うことにより、第２絶縁層とこの第２絶縁層
の上層に堆積される第３絶縁層との接着性が向上して、
第３絶縁層の剥がれを抑えることができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２０】本発明の一実施の形態であるＤＲＡＭの製
造方法を図１〜図１５を用いて工程順に説明する。な
お、実施の形態を説明するための全図において同一機能
を有するものは同一の符号を付し、その繰り返しの説明
は省略する。図において、Ａ領域はメモリアレイの一部
を示し、Ｂ領域は周辺回路の一部を示す。

【００２１】まず、図１に示すように、ｐ形で比抵抗が
１０Ωｃｍ程度のシリコン単結晶からなる半導体基板１
を用意し、この半導体基板１の主面に浅溝２を形成す
る。その後、半導体基板１に熱酸化を施し、酸化シリコ
ン膜３を形成する。さらに酸化シリコン膜を堆積してこ
れをＣＭＰ法により研磨して浅溝２内にのみ酸化シリコ
ン膜を残し、分離領域４を形成する。

【００２２】次に、メモリセルを形成する領域（Ａ領
域：メモリアレイ）の半導体基板１にｎ形不純物、例え
ばリンをイオン打ち込みしてディープウェル５を形成
し、メモリアレイおよび周辺回路（Ｂ領域）の一部（ｎ
チャネルＭＩＳＦＥＴＱｎを形成する領域）にｐ形不純
物、例えばホウ素をイオン打ち込みしてｐ形ウェル６，
７を形成し、周辺回路の他の一部（ｐチャネルＭＩＳＦ
ＥＴＱｐを形成する領域）にｎ形不純物、例えばリンを
イオン打ち込みしてｎ形ウェル８を形成する。また、こ
のイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電
圧を調整するための不純物、例えばフッ化ホウ素をｐ形
ウェル６，７およびｎ形ウェル８にイオン打ち込みす
る。ディープウェル５は、入出力回路などから半導体基
板１を通じてメモリアレイのｐ形ウエル６にノイズが侵
入するのを防止するために形成される。

【００２３】次に、図２に示すように、ｐ形ウェル６，
７およびｎ形ウェル８の各表面をフッ酸系の溶液を使っ
て洗浄した後、半導体基板１を８５０℃程度でウェット
酸化してｐ形ウェル６，７およびｎ形ウェル８の各表面
に膜厚７ｎｍ程度の清浄なゲート絶縁膜９を形成する。

【００２４】次に、ゲート絶縁膜９の上層にゲート電極
１０Ａ，１０Ｂ，１０Ｃを形成する。ゲート電極１０Ａ
は、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。このゲート電極１０Ａ（ワード線ＷＬ）の幅、すな
わちゲート長は、メモリセル選択用ＭＩＳＦＥＴＱｓの
短チャネル効果を抑制して、しきい値電圧を一定値以上
に確保できる許容範囲内の最小寸法で構成される。ま
た、隣接する２本のゲート電極１０Ａ（ワード線ＷＬ）
の間隔は、フォトリソグラフィの解像限界で決まる最小
寸法で構成される。ゲート電極１０Ｂおよびゲート電極
１０Ｃは、周辺回路のｎチャネルＭＩＳＦＥＴＱｎおよ
びｐチャネルＭＩＳＦＥＴＱｐの各一部を構成する。

【００２５】ゲート電極１０Ａ（ワード線ＷＬ）および
ゲート電極１０Ｂ，１０Ｃは、例えばリンなどのｎ形不
純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン
膜１０ａを半導体基板１上にＣＶＤ（Chemical Vapor D
eposition ：化学的気相成長）法で堆積し、次いでその
上層に膜厚５０ｎｍ程度のチタンナイトライド膜１０ｂ
と膜厚１００ｎｍ程度のタングステン膜１０ｃとをスパ
ッタリング法で順次堆積する。さらにその上層に膜厚１
５０ｎｍ程度のキャップ絶縁膜１１、例えば窒化シリコ
ン膜をＣＶＤ法で堆積した後、レジストパターンをマス
クとしてこれらの膜をパターニングすることにより形成
する。チタンナイトライド膜１０ｂは、高温熱処理時に
タングステン膜１０ｃと多結晶シリコン膜１０ａとが反
応して両者の界面に高抵抗のシリサイド層が形成される
のを防止するバリア層として機能する。バリア層には、
チタンナイドライド膜の他、タングステンナイトライド
膜などを使用することもできる。

【００２６】ゲート電極１０Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（タングステン）で構成した場合には、
そのシート抵抗を２〜２. ５Ω／□程度にまで低減でき
るので、ワード線遅延を低減することができる。また、
ゲート電極１０Ａ（ワード線ＷＬ）をアルミニウム配線
などで裏打ちしなくともワード線遅延を低減できるの
で、メモリセルの上部に形成される配線層の数を１層減
らすことができる。

【００２７】次に、上記レジストパターンを除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１０Ａ（ワード線ＷＬ）およびゲート電
極１０Ｂ，１０Ｃの下部以外の領域のゲート絶縁膜９が
削られると同時に、ゲート側壁下部のゲート絶縁膜９も
等方的にエッチングされてアンダーカットが生じるた
め、そのままではゲート絶縁膜９の耐圧が低下する。そ
こで、半導体基板１を９００℃程度で酸化することによ
って、削れたゲート絶縁膜９の膜質を改善する。

【００２８】次に、ｎ形ウェル８にｐ形不純物、例えば
ホウ素をイオン打ち込みしてゲート電極１０Ｃの両側の
ｎ形ウェル８にｐ^-形半導体領域１２ａを形成する。ま
た、ｐ形ウェル６，７にｎ形不純物、例えばリンをイオ
ン打ち込みして、ゲート電極１０Ｂの両側のｐ形ウェル
７にｎ^-形半導体領域１３ａを形成し、さらにゲート電
極１０Ａの両側のｐ形ウェル６に不純物半導体領域１４
を形成する。これにより、メモリアレイにメモリセル選
択用ＭＩＳＦＥＴＱｓが形成される。

【００２９】次に、図３に示すように、半導体基板１上
にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１５を
堆積した後、メモリアレイの窒化シリコン膜１５をレジ
ストパターンで覆い、周辺回路の窒化シリコン膜１５を
異方性エッチングすることにより、ゲート電極１０Ｂ，
１０Ｃの側壁にサイドウォール１６を形成する。このエ
ッチングは、ゲート絶縁膜９や分離領域４に埋め込まれ
た酸化シリコン膜の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜１５のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１０Ｂ，１０Ｃ上の窒化シリコン膜に
よって構成されるキャップ絶縁膜１１の削れ量を最少と
するために、オーバーエッチング量を必要最小限にとど
めるようにする。

【００３０】次に、上記レジストパターンを除去した
後、周辺回路のｎ形ウェル８にｐ形不純物、例えばホウ
素をイオン打ち込みしてｐチャネルＭＩＳＦＥＴＱｐの
ｐ⁺形半導体領域１２ｂ（ソース、ドレイン）を形成
し、周辺回路のｐ形ウエル７にｎ形不純物、例えば砒素
をイオン打ち込みしてｎチャネルＭＩＳＦＥＴＱｎのｎ
⁺形半導体領域１３ｂ（ソース、ドレイン）を形成す
る。これにより、周辺回路にｐチャネルＭＩＳＦＥＴＱ
ｐおよびｎチャネルＭＩＳＦＥＴＱｎが形成される。

【００３１】次に、図４に示すように、半導体基板１上
に膜厚２５０ｎｍ程度のＳＯＧ膜１７ａをスピン塗布し
た後、半導体基板１を８００℃、１分程度熱処理してＳ
ＯＧ膜１７ａをシンタリング（焼き締め）する。このシ
ンタリングによりＳＯＧ膜１７ａからの脱ガスを促進す
ると同時に、フッ酸系の溶液に対するエッチング速度を
低減する。この後、ＳＯＧ膜１７ａの上層に膜厚２００
ｎｍ程度のＴＥＯＳ酸化膜１７ｂを堆積する。このＴＥ
ＯＳ酸化膜１７ｂは、例えばオゾン（Ｏ₃）とテトラエ
トキシシランとをソースガスに用いたプラズマＣＶＤ法
で堆積する。

【００３２】次に、図５に示すように、ＴＥＯＳ酸化膜
１７ｂの上層にＢＡＲＣ（Bottom Anti-Reflective Coa
ting：反射防止膜）１８を設け、続いてレジストを塗布
した後、例えばエキシマレーザを光源とするステッパで
レジストを感光し、次いで半導体基板１に現像処理を施
すことによってレジストパターン１９を形成する。次
に、レジストパターン１９をマスクとしたドライエッチ
ングでメモリセル選択用ＭＩＳＦＥＴＱｓの不純物半導
体領域１４（ソース、ドレイン）の上方のＢＡＲＣ膜１
８を除去した後、ＴＥＯＳ酸化膜１７ｂおよびＳＯＧ膜
１７ａを順次除去する。

【００３３】なお、上記エッチングは、窒化シリコン膜
１５に対するＴＥＯＳ酸化膜１７ｂおよびＳＯＧ膜１７
ａのエッチングレートが大きくなるような条件で行い、
不純物半導体領域１４や分離領域４上を覆っている窒化
シリコン膜１５が完全には除去されないようにする。

【００３４】続いて、図６に示すように、レジストパタ
ーン１９およびＢＡＲＣ膜１８を順次除去した後、ドラ
イエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの不
純物半導体領域１４（ソース、ドレイン）の上層の窒化
シリコン膜１５とゲート絶縁膜９とを除去することによ
り、不純物半導体領域１４（ソース、ドレイン）の一方
の上部に接続孔２０を形成し、他方の上部に接続孔２１
を形成する。このエッチングは、酸化シリコン膜（ゲー
ト絶縁膜９および分離領域４内の酸化シリコン膜）に対
する窒化シリコン膜１５のエッチングレートが大きくな
るような条件で行い、不純物半導体領域１４や分離領域
４が深く削れないようにする。また、このエッチング
は、窒化シリコン膜１５が異方的にエッチングされるよ
うな条件で行い、ゲート電極１０Ａ（ワード線ＷＬ）の
側壁に窒化シリコン膜１５が残るようにする。これによ
り、フォトリソグラフィの解像限界以下の微細な径を有
する接続孔２０，２１がゲート電極１０Ａ（ワード線Ｗ
Ｌ）に対して自己整合で形成される。

【００３５】次に、図７に示すように、ＴＥＯＳ酸化膜
１７ｂの上層にＣＶＤ法で膜厚１５ｎｍ程度の窒化シリ
コン膜２２を堆積した後、全面エッチバックにより接続
孔２０，２１の側壁に窒化シリコン膜２２を残す。次い
で、接続孔２０，２１の内部にプラグ２３，２４をそれ
ぞれ形成する。プラグ２３，２４は、ＴＥＯＳ酸化膜１
７ｂの上層にｎ形不純物、例えばリンを２×１０²⁰ｃｍ
^-3程度ドープした膜厚３００ｎｍ程度の多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエ
ッチバックして接続孔２０，２１の内部に残すことによ
り形成する。この際、プラグ２３，２４の上部には、約
７０ｎｍ程度のリセス２５が生ずる。次に、ＴＥＯＳ酸
化膜１７ｂの上層に膜厚１００ｎｍ程度のＴＥＯＳ酸化
膜１７ｃを堆積する。ＴＥＯＳ酸化膜１７ｃは、例えば
オゾンとテトラエトキシシランとをソースガスに用いた
プラズマＣＶＤ法で堆積する。

【００３６】次に、図８に示すように、ＴＥＯＳ酸化膜
１７ｃをＣＭＰ法で研磨してその表面を平坦化する。研
磨量はメモリセル上で２５０ｎｍ程度である。これによ
り、ＴＥＯＳ酸化膜１７ｂの残膜量はメモリセル上で最
も薄くなり、その残膜量Ｔは約１００ｎｍ程度となる。
この際、プラグ２３，２４の上部をＣＭＰ法で研磨して
もよく、リセス２５の一部または全部を残してもよい。

【００３７】次に、ＣＭＰ法で研磨されたＴＥＯＳ酸化
膜１７ｂ，１７ｃおよびプラグ２３，２４の表面をＮＨ
₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏを１：１：５０の体積比で混
合した溶液で洗浄し、界面の接着性を向上させる。この
後、窒素雰囲気中で半導体基板１を８００℃、１分程度
熱処理する。この熱処理によって、プラグ２３，２４を
構成する多結晶シリコン膜中のｎ形不純物が接続孔２
０，２１の底部からメモリセル選択用ＭＩＳＦＥＴＱｓ
の不純物半導体領域１４（ソース、ドレイン）に拡散
し、不純物半導体領域１４が低抵抗化される。

【００３８】次に、図９に示すように、ＴＥＯＳ酸化膜
１７ｃの上層に膜厚２００ｎｍ程度の酸化シリコン膜１
７ｄを堆積する。酸化シリコン膜１７ｄは、例えばオゾ
ンとテトラエトキシシランとをソースガスに用いたプラ
ズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜である。

【００３９】次に、レジストパターンをマスクとしたド
ライエッチングで前記接続孔２０の上層の酸化シリコン
膜１７ｄを除去して接続孔２６を形成し、プラグ２３の
表面を露出させる。次に、上記レジストパターンを除去
し、続いて酸化シリコン膜１７ｄの上層に窒化シリコン
膜を堆積した後、この窒化シリコン膜を異方性エッチン
グすることにより、接続孔２６の側壁にサイドウォール
２７を形成する。プラグ２３と接続孔２６との合わせず
れが生じ、さらにＴＥＯＳ酸化膜１７ｂにスクラッチが
発生じても、このサイドウォール２７を設けることによ
って接続孔２６の内部に埋め込まれる導電膜がスクラッ
チに埋め込まれるのを防ぐことができる。なお、例えば
プラグ２３と接続孔２６との合わせ余裕がとれる場合な
どでは、上記サイドウォール２７は必ずしも設ける必要
はない。

【００４０】次いで、レジストパターンをマスクとした
ドライエッチングで周辺回路の酸化シリコン膜１７ｄ，
１７ｃ，１７ｂ、ＳＯＧ膜１７ａおよびゲート絶縁膜９
と同一層の絶縁膜を順次除去することにより、ｎチャネ
ルＭＩＳＦＥＴＱｎのｎ⁺形半導体領域１３ｂ（ソー
ス、ドレイン）の上部、およびｐチャネルＭＩＳＦＥＴ
のｐ⁺形半導体領域１２ｂ（ソース、ドレイン）の上部
に接続孔２８を形成する。

【００４１】次に、上記レジストパターンを除去した
後、フッ酸系の溶液で約１０秒間の洗浄を施し、次いで
酸化シリコン膜１７ｄの上層にビット線ＢＬと周辺回路
の第１層配線２９（Ｍ１）とを形成する。ビット線ＢＬ
および第１層配線２９（Ｍ１）は、例えば酸化シリコン
膜１７ｄの上層に膜厚５０ｎｍ程度のチタン膜２９ａと
膜厚５０ｎｍ程度のチタンナイトライド膜２９ｂとをス
パッタリング法で順次堆積し、さらにその上層に膜厚５
０ｎｍ程度のチタンナイトライド膜２９ｃと膜厚１５０
ｎｍ程度のタングステン膜２９ｄと膜厚２００ｎｍ程度
の窒化シリコン膜３０ａとをＣＶＤ法で順次堆積した
後、レジストパターンをマスクとしてこれらの膜をパタ
ーニングすることにより形成する。

【００４２】酸化シリコン膜１７ｄの上層にチタン膜を
堆積した後、半導体基板１を８００℃程度で熱処理する
ことにより、ｐチャネルＭＩＳＦＥＴのｐ⁺形半導体領
域１２ｂ（ソース、ドレイン）の表面、ｎチャネルＭＩ
ＳＦＥＴのｎ⁺形半導体領域１３ｂ（ソース、ドレイ
ン）の表面および接続孔２０に埋め込まれたプラグ２３
の表面に低抵抗のチタンシリサイド層３１が形成され
る。これにより、ｐ⁺形半導体領域１２ｂ、ｎ⁺形半導
体領域１３ｂおよびプラグ２３に接続される配線（ビッ
ト線ＢＬ、第１層配線２９（Ｍ１））の接続抵抗を低減
することができる。また、ビット線ＢＬをタングステン
膜／チタンナイトライド膜／チタン膜で構成することに
より、そのシート抵抗を２Ω／□以下にまで低減できる
ので、ビット線ＢＬと周辺回路の第１層配線２９（Ｍ
１）とを同一工程で同時に形成することができる。

【００４３】次に、上記レジストパターンを除去した
後、ビット線ＢＬおよび第１層配線２９（Ｍ１）の側壁
にサイドウォール３０ｂを形成する。サイドウォール３
０ｂは、ビット線ＢＬおよび第１層配線２９（Ｍ１）の
上層にＣＶＤ法で窒化シリコン膜を堆積した後、この窒
化シリコン膜を異方性エッチングして形成する。

【００４４】次に、図１０に示すように、ビット線ＢＬ
および第１層配線２９（Ｍ１）の上層に膜厚３００ｎｍ
程度のＳＯＧ膜３２ａをスピン塗布した後、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜３２ａをシ
ンタリング（焼き締め）する。

【００４５】次に、ＳＯＧ膜３２ａの上層に膜厚６００
ｎｍ程度のＴＥＯＳ酸化膜３２ｂを堆積した後、このＴ
ＥＯＳ酸化膜３２ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜３２ｂは、例えばオゾンとテ
トラエトキシシランとをソースガスに用いたプラズマＣ
ＶＤ法で堆積する。

【００４６】次に、ＴＥＯＳ酸化膜３２ｂの上層に膜厚
１００ｎｍ程度のＴＥＯＳ酸化膜３２ｃを堆積する。こ
のＴＥＯＳ酸化膜３２ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜３２ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜３２ｃは、例
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。

【００４７】次に、レジストパターンをマスクとしたド
ライエッチングで接続孔２１に埋め込まれたプラグ２４
上のＴＥＯＳ酸化膜３２ｃ，３２ｂ、ＳＯＧ膜３２ａお
よび酸化シリコン膜１７ｄを順次除去してプラグ２４の
表面に達するスルーホール３３を形成する。このエッチ
ングは、ＴＥＯＳ酸化膜３２ｃ，３２ｂ、酸化シリコン
膜１７ｄおよびＳＯＧ膜３２ａに対する窒化シリコン膜
のエッチングレートが大きくなるような条件で行い、ス
ルーホール３３とビット線ＢＬの合わせずれが生じた場
合でも、ビット線ＢＬ上の窒化シリコン膜３０ａやサイ
ドウォール３０ｂが深く削れないようにする。これによ
り、スルーホール３３がビット線ＢＬに対して自己整合
で形成される。

【００４８】次に、上記レジストパターンを除去した
後、スルーホール３３の内部にプラグ３４を形成する。
プラグ３４は、ＴＥＯＳ酸化膜３２ｃの上層にｎ形不純
物（例えばリン）をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をエッチバッ
クしてスルーホール３３の内部に残すことにより形成す
る。

【００４９】次に、図１１に示すように、ＴＥＯＳ酸化
膜３２ｃの上層に膜厚１００ｎｍ程度の窒化シリコン膜
３５をＣＶＤ法で堆積した後、レジストパターンをマス
クとしたドライエッチングで周辺回路の窒化シリコン膜
３５を除去する。メモリアレイに残った窒化シリコン膜
３５は、後述する情報蓄積用容量素子Ｃの蓄積電極を形
成する工程で隣接する蓄積電極間の酸化シリコン膜をエ
ッチングする際のエッチングストッパとして利用され
る。

【００５０】次に、上記レジストパターンを除去した
後、窒化シリコン膜３５の上層に膜厚１. ３μｍ程度の
絶縁膜３６を堆積し、レジストパターンをマスクとした
ドライエッチングで絶縁膜３６および窒化シリコン膜３
５を除去することにより、スルーホール３３上に溝３７
を形成する。このとき同時に、メモリアレイの周囲にメ
モリアレイを取り囲む枠状の溝３７ａを形成する。絶縁
膜３６は、例えばオゾンとテトラエトキシシランとをソ
ースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯ
Ｓ酸化膜である。

【００５１】次に、上記レジストパターンを除去した
後、絶縁膜３６の上層にｎ形不純物、例えばリンをドー
プした膜厚６０ｎｍ程度の多結晶シリコン膜３８をＣＶ
Ｄ法を用いて約６００℃の温度で堆積する。この多結晶
シリコン膜３８は、情報蓄積用容量素子Ｃの蓄積電極材
料として使用される。

【００５２】次に、図１２に示すように、多結晶シリコ
ン膜３８の上層に溝３７，３７ａの深さよりも厚い膜厚
（例えば２μｍ程度）のＳＯＧ膜３９をスピン塗布した
後、ＳＯＧ膜３９をエッチバックし、さらに絶縁膜３６
の上層の多結晶シリコン膜３８をエッチバックすること
により、溝３７，３７ａの内側（内壁および底部）に多
結晶シリコン膜３８を残す。

【００５３】次に、図１３に示すように、周辺回路の絶
縁膜３６を覆うレジストパターンをマスクに溝３７の内
部のＳＯＧ膜３９と溝３７の隙間の絶縁膜３６とをウェ
ットエッチングして情報蓄積用容量素子Ｃの蓄積電極４
０を形成する。このとき、溝３７の隙間には窒化シリコ
ン膜３５が残っているので、その下のＴＥＯＳ酸化膜３
２ｃがエッチングされることはない。また、周辺回路の
絶縁膜３６を覆う上記レジストパターンは、その一端を
メモリアレイの最も外側に形成される蓄積電極４０と周
辺回路との境界部、すなわち溝３７ａ上に配置する。こ
のようにすると、レジストパターンの端部に合わせずれ
が生じた場合でも、メモリアレイの最も外側に形成され
る蓄積電極４０の溝３７の内部にＳＯＧ膜３９が残った
り、周辺回路の絶縁膜３６がエッチングされたりするこ
とはない。

【００５４】次に、上記レジストパターンを除去した
後、蓄積電極４０の表面を窒化または酸窒化処理した
後、酸化タンタル膜４１を堆積し、次いでこの酸化タン
タル膜４１を熱処理により結晶化させる。この酸化タン
タル膜４１は、情報蓄積用容量素子Ｃの容量絶縁膜材料
として使用される。

【００５５】次に、酸化タンタル膜４１の上層に膜厚１
５０ｎｍ程度のチタンナイトライド膜４２をＣＶＤ法を
用いて約５００℃の温度で堆積した後、レジストパター
ンをマスクとしたドライエッチングでチタンナイトライ
ド膜４２および酸化タンタル膜４１をパターニングする
ことにより、チタンナイトライド膜４２からなるプレー
ト電極と、酸化タンタル膜４１からなる容量絶縁膜と、
多結晶シリコン膜３８からなる蓄積電極４０とで構成さ
れる情報蓄積用容量素子Ｃが形成される。これによっ
て、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に
接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡ
Ｍのメモリセルが形成される。

【００５６】次に、図１４に示すように、ＴＥＯＳ酸化
膜を半導体基板１の全面に堆積して絶縁膜４３とし、周
辺回路に第１層配線２９（Ｍ１）に接続される接続孔を
開口して、プラグ４４を形成する。プラグ４４は、チタ
ン膜およびチタンナイトライド膜からなる接着層４４ａ
を半導体基板１の全面に堆積し、さらにブランケットＣ
ＶＤ法によりタングステン膜４４ｂを堆積して、その後
タングステン膜４４ｂおよび接着層４４ａをエッチバッ
クすることにより形成することができる。なお、チタン
膜およびチタンナイトライド膜はスパッタリング法によ
り形成することができるが、ＣＶＤ法により形成するこ
ともできる。さらに、半導体基板１の全面にチタン膜４
５ａ、アルミニウム膜４５ｂおよびチタンナイトライド
膜４５ｃをスパッタリング法により堆積し、これをパタ
ーニングして第２層配線４５（Ｍ２）を形成する。

【００５７】最後に、ＴＥＯＳ酸化膜４６ａ、ＳＯＧ膜
４６ｂおよびＴＥＯＳ酸化膜４６ｃを順次堆積して層間
絶縁膜４６を形成し、プラグ４４と同様にプラグ４７を
形成し、さらに第３層配線４８（Ｍ３）を形成して、図
１５に示すＤＲＡＭがほぼ完成する。その後、多層配線
および最上層の配線の上層にパッシベーション膜を堆積
するが、その図示は省略する。

【００５８】このように、本実施の形態によれば、ＳＯ
Ｇ膜１７ａおよびＴＥＯＳ酸化膜１７ｂにプラグ２３，
２４がそれぞれ埋め込まれる接続孔２０，２１を形成し
た後、ＴＥＯＳ酸化膜１７ｂの表面をＣＭＰ法で平坦化
せずに半導体基板１上に多結晶シリコン膜を堆積し、Ｃ
ＭＰ法を用いずにエッチバックにより接続孔２０，２１
に多結晶シリコン膜を埋め込んでいるので、前述した第
１の不良モードおよび第２の不良モードを引き起こす層
間絶縁膜１７に発生するスクラッチを防ぐことができ
る。なお、上記工程の後、半導体基板１上にＴＥＯＳ酸
化膜１７ｃを堆積し、続いてＴＥＯＳ酸化膜１７ｃの表
面およびＴＥＯＳ酸化膜１７ｂの表面をＣＭＰ法で平坦
化しているが、ＴＥＯＳ酸化膜はＳＯＧ膜と比してスク
ラッチが発生しにくく、またスクラッチが発生してもフ
ッ酸系の溶液に対するエッチング速度がＳＯＧ膜の約１
／６程度と遅いことから、ＣＶＤ法で堆積されるチタン
ナイトライド膜２９ｃまたはタングステン膜２９ｄが容
易に埋め込まれるほどのスクラッチの拡大はＴＥＯＳ酸
化膜では起こりにくい。

【００５９】さらに、プラグ２３と接続孔２６との合わ
せずれが生じ、さらにＴＥＯＳ酸化膜１７ｂにスクラッ
チが発生しても、プラブ２３に達して形成される接続孔
２６の側壁に形成されたサイドウォール２７によって、
接続孔２６に埋め込まれるチタンナイトライド膜２９ｃ
またはタングステン膜２９ｄがスクラッチに埋め込まれ
るのを防ぐことができる。

【００６０】さらに、半導体基板１上にＴＥＯＳ酸化膜
１７ｃを堆積し、続いてＴＥＯＳ酸化膜１７ｃの表面を
ＣＭＰ法で平坦化した後に洗浄およびアニール処理を順
次行うことにより、ＴＥＯＳ酸化膜１７ｃとこの膜の上
層に堆積される酸化シリコン膜１７ｄとの接着性が向上
して、ＴＥＯＳ酸化膜１７ｄの剥がれを抑えることがで
きる。

【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００６２】例えば、本実施の形態では、ＤＲＡＭに適
用した場合について説明したが、ロジック、またはロジ
ックとＤＲＡＭとが混載されたロジック混載形ＤＲＡＭ
が搭載されたいかなる半導体集積回路装置にも適用可能
である。

【００６３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６４】本発明によれば、層間絶縁膜に発生するス
クラッチを低減できるので、この層間絶縁膜に設けられ
た複数の接続孔に埋め込まれたプラグ間のショート不良
が低減できて半導体集積回路装置の歩留まりを向上する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。

【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。

【符号の説明】

１半導体基板２浅溝３酸化シリコン膜４分離領域５ディープウェル６ｐ形ウェル７ｐ形ウェル８ｎ形ウェル９ゲート絶縁膜１０ゲート電極１０Ａゲート電極１０Ｂゲート電極１０Ｃゲート電極１０ａ多結晶シリコン膜１０ｂチタンナイトライド膜１０ｃタングステン膜１１キャップ絶縁膜１２不純物半導体領域１２ａｐ^-形半導体領域１２ｂｐ⁺形半導体領域１３不純物半導体領域１３ａｎ^-形半導体領域１３ｂｎ⁺形半導体領域１４不純物半導体領域１５窒化シリコン膜１６サイドウォール１７層間絶縁膜１７ａＳＯＧ膜１７ｂＴＥＯＳ酸化膜１７ｃＴＥＯＳ酸化膜１７ｄ酸化シリコン膜１８ＢＡＲＣ膜１９レジストパターン２０接続孔２１接続孔２２窒化シリコン膜２３プラグ２４プラグ２５リセス２６接続孔２７サイドウォール２８接続孔２９（Ｍ１）第１層配線２９ａチタン膜２９ｂチタンナイトライド膜２９ｃチタンナイトライド膜２９ｄタングステン膜３０ａ窒化シリコン膜３０ｂサイドウォール３１チタンシリサイド層３２層間絶縁膜３２ａＳＯＧ膜３２ｂＴＥＯＳ酸化膜３２ｃＴＥＯＳ酸化膜３３スルーホール３４プラグ３５窒化シリコン膜３６絶縁膜３７溝３７ａ溝３８多結晶シリコン膜３９ＳＯＧ膜４０蓄積電極４１酸化タンタル膜４２チタンナイトライド膜４３絶縁膜４４プラグ４４ａ接着層４４ｂタングステン膜４５（Ｍ２）第２層配線４５ａチタン膜４５ｂアルミニウム膜４５ｃチタンナイトライド膜４６層間絶縁膜４６ａＴＥＯＳ酸化膜４６ｂＳＯＧ膜４６ｃＴＥＯＳ酸化膜４７プラグ４８（Ｍ３）第３層配線Ａメモリアレイ領域Ｂ周辺回路領域ＷＬワード線ＢＬビット線Ｃ情報蓄積用容量素子Ｑｓメモリセル選択用ＭＩＳＦＥＴＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴＴ残膜量

───────────────────────────────────────────────────── フロントページの続き (72)発明者只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者関口敏宏東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者中村吉孝東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者川北惠三東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F033 HH18 HH19 HH33 JJ04 KK01 NN01 PP06 PP15 QQ02 QQ11 QQ31 QQ37 QQ47 QQ48 RR06 RR09 SS04 SS11 SS15 SS22 TT01 TT07 VV16 5F083 AD21 GA27 JA32 JA39 JA40 KA05 PR01 PR03 PR09 PR21 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】 (a).半導体基板上に堆積された第１絶縁
層を開口して複数の第１接続孔を形成する工程と、 (b).前記半導体基板上に第１導電膜を形成した後、エッ
チバックにより前記第１接続孔の内部に前記第１導電膜
を埋め込んでプラグを形成する工程と、 (c).前記半導体基板上に第２絶縁層を形成する工程と、 (d).研磨処理によって、前記第１絶縁層および前記第２
絶縁層からなる層間絶縁膜の表面を平坦化する工程とを
有することを特徴とする半導体集積回路装置の製造方
法。
【請求項２】 (a).半導体基板上に堆積された第１絶縁
層を開口して複数の第１接続孔を形成する工程と、 (b).前記半導体基板上に第１導電膜を形成した後、エッ
チバックにより前記第１接続孔の内部に前記第１導電膜
を埋め込んでプラグを形成する工程と、 (c).前記半導体基板上に第２絶縁層を形成する工程と、 (d).研磨処理によって、前記第１絶縁層および前記第２
絶縁層からなる層間絶縁膜の表面を平坦化する工程と、 (e).前記半導体基板上に第３絶縁層を形成する工程と、 (f).前記第３絶縁層を開口して前記プラグに達する第２
接続孔を形成する工程とを有することを特徴とする半導
体集積回路装置の製造方法。
【請求項３】 (a).半導体基板上に堆積された第１絶縁
層を開口して複数の第１接続孔を形成する工程と、 (b).前記半導体基板上に第１導電膜を形成した後、エッ
チバックにより前記第１接続孔の内部に前記第１導電膜
を埋め込んでプラグを形成する工程と、 (c).前記半導体基板上に第２絶縁層を形成する工程と、 (d).研磨処理によって、前記第１絶縁層および前記第２
絶縁層からなる層間絶縁膜の表面を平坦化する工程と、 (e).前記半導体基板上に第３絶縁層を形成する工程と、 (f).前記第３絶縁層を開口して前記プラグに達する第２
接続孔を形成する工程と、 (g).前記半導体基板上に第４絶縁層を形成した後、エッ
チバックにより前記第２接続孔の側壁に前記第４絶縁層
からなるサイドウォールを形成する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。
【請求項４】配線層がソース、ドレインを構成する半
導体領域にプラグを介して接続された第１のＭＩＳトラ
ンジスタ群と、配線層がソース、ドレインを構成する半
導体領域に直接接続された第２のＭＩＳトランジスタ群
とを同一の半導体基板に形成する半導体集積回路装置の
製造方法であって、 (a).前記半導体基板上に堆積された第１絶縁層を開口し
て、前記第１のＭＩＳトランジスタのソース、ドレイン
に達する第１接続孔を形成する工程と、 (b).前記半導体基板上に第１導電膜を形成した後、エッ
チバックにより前記第１接続孔の内部に前記第１導電膜
を埋め込んでプラグを形成する工程と、 (c).前記半導体基板上に第２絶縁層を形成する工程と、 (d).研磨処理によって、前記第１絶縁層および前記第２
絶縁層からなる層間絶縁膜の表面を平坦化する工程と、 (e).前記半導体基板上に第３絶縁層を形成する工程と、 (f).前記第３絶縁層を開口して前記プラグに達する第２
接続孔を形成する工程と、 (g).前記半導体基板上に第４絶縁層を形成した後、エッ
チバックにより前記第２接続孔の側壁に前記第４絶縁層
からなるサイドウォールを形成する工程と、 (h).前記第３絶縁層、前記第２絶縁層および前記第１絶
縁膜を順次開口して、前記第２のＭＩＳトランジスタの
ソース、ドレインに達する第３接続孔を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記第２絶縁層
および前記第３絶縁膜がＴＥＯＳ酸化膜からなることを
特徴とする半導体集積回路装置の製造方法。
【請求項６】請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記(b) 工程の
前に前記半導体基板上に絶縁膜を堆積し、エッチバック
により前記第１接続孔の側壁に前記絶縁膜を残すことを
特徴とする半導体集積回路装置の製造方法。
【請求項７】請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記(d) 工程の
際に前記プラブの表面も研磨して平坦化することを特徴
とする半導体集積回路装置の製造方法。
【請求項８】請求項２、３または４に記載の半導体集
積回路装置の製造方法において、前記(e) 工程の前記第
３絶縁層を形成する前に、前記半導体基板をＮＨ₄Ｏ
Ｈ、Ｈ₂Ｏ₂およびＨ₂Ｏを混合した溶液で洗浄し、続
いて前記半導体基板に不活性ガス雰囲気でアニール処理
を施すことを特徴とする半導体集積回路装置の製造方
法。
【請求項９】配線層がソース、ドレインを構成する半
導体領域にプラグを介して接続された第１のＭＩＳトラ
ンジスタ群と、配線層がソース、ドレインを構成する半
導体領域に直接接続された第２のＭＩＳトランジスタ群
とが同一の半導体基板に形成された半導体集積回路装置
であって、前記第１のＭＩＳトランジスタの前記プラグに達して設
けられた接続孔の側壁に絶縁膜からなるサイドウォール
が形成され、前記第２のＭＩＳトランジスタのソース、ドレインを構
成する半導体領域に達して設けられた接続孔の側壁には
サイドウォールが形成されていないことを特徴とする半
導体集積回路装置。