JP2000036575A

JP2000036575A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2000036575A
Application number: JP10203298A
Authority: JP
Inventors: Takeshi Kawagoe; 剛川越; Atsushi Kuroda; 淳黒田; Takuya Futase; 卓也二瀬
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-07-17
Filing date: 1998-07-17
Publication date: 2000-02-02

Abstract

(57)【要約】【課題】情報蓄積用容量素子の蓄積電荷量を増加させ
てＤＲＡＭのメモリセルの信頼度を向上させると同時
に、メモリセルの高集積化を実現する。【解決手段】情報蓄積用容量素子の下部電極４２は、
円筒型でその表面が平滑な多結晶シリコン膜３９と、こ
の多結晶シリコン膜３９の内壁に沿って設けられ、底面
部分と側壁部分との内壁面にシリコン粒４１からなる突
起物が形成された非晶質シリコン膜４０とによって構成
されているので、シリコン粒４１からなる突起物を内壁
面に形成したことによって下部電極４２の実効表面積が
増加して蓄積電荷量が増加する一方で、下部電極４２の
外壁面が平滑であることから、隣接する下部電極４２間
での短絡が生じにくくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、円筒型の情報蓄積
用容量素子とメモリセル選択用ＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor ）と
によって構成されるメモリセルを備えたＤＲＡＭ（Dyna
mic Random Access Memory）を有する半導体集積回路装
置、または上記ＤＲＡＭとロジック（論理回路）とが混
在する半導体集積回路装置に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】半導体集積回路装置の一つに、メモリセ
ルがメモリセル選択用ＭＩＳＦＥＴおよび下部電極と容
量絶縁膜を挟んで設けられる上部電極とからなる情報蓄
積用容量素子で構成されたＤＲＡＭがある。しかし、Ｄ
ＲＡＭは、その大容量化に伴いメモリセルの微細化が進
み、情報蓄積用容量素子の蓄積電荷量が減少して、情報
保持特性が低下するという問題がある。

【０００３】そこで、６４Ｍｂｉｔ以上のＤＲＡＭで
は、情報蓄積用容量素子をビット線の上方に配置するキ
ャパシタ・オーバー・ビットライン（Capacitor Over B
it line ；ＣＯＢ）構造とし、さらに、下部電極を円筒
型またはフィン型などの立体形状とすることにより、そ
の表面積を大きくして蓄積電荷量の増大を図っている。

【０００４】なお、円筒型の下部電極を備えた情報蓄積
用容量素子からなるメモリセルについては、例えば培風
館発行「超ＬＳＩメモリ」平成６年１１月５日発行、伊
藤清男著、Ｐ１９に記載がある。

【０００５】しかしながら、２５６Ｍｂｉｔ以上のＤＲ
ＡＭでは、円筒型の下部電極を備えた情報蓄積用容量素
子からなるメモリセルを採用しても、要求される蓄積電
荷量を得るためには下部電極の高さを１μｍ以上としな
くてはならず、下部電極の加工が困難となり、さらに、
下部電極の機械的強度が弱くなって下部電極が剥がれや
すくなる。

【０００６】そこで、円筒型の下部電極の表面を粗面化
して下部電極の実効表面積を増やし、円筒型の高さを加
工可能な範囲として蓄積電荷量を増加させる方法が検討
されている。

【０００７】なお、円筒型の下部電極に粗面導電膜を用
いた情報蓄積用容量素子については、例えばアイ・イー
・ディー・エム（International Electron Device Meet
ings. A High-Capacitor (20.4 fF/μｍ) with Ultra t
hin CVD-Ta₂O₅Films Deposited on Rugged Poly-Si fo
r High Density DRAMs PP.263-266, 1992 ）に記載され
ている。

【０００８】

【発明が解決しようとする課題】本発明者は、前記円筒
型の下部電極に粗面導電膜を用いた情報蓄積用容量素子
を開発するにあたり、以下の問題点を見いだした。

【０００９】すなわち、上記粗面導電膜は、堆積したシ
リコン膜の表面にシリコン粒からなる突起物を設けるこ
とによって形成される。しかし、堆積したシリコン膜の
表面状態が不均一である場合、またはプロセス条件が不
均一である場合は、シリコン粒の密度および大きさにば
らつきが生じ、均一な粒径を持ったシリコン粒を形成す
ることが難しい。

【００１０】シリコン粒の大きさにばらつきが生じる
と、隣接する下部電極間で短絡する可能性が生ずる。さ
らに、短絡にまで至らなくても、大きなシリコン粒の膜
厚の分だけ、隣接する下部電極の間隔が狭くなるため、
容量絶縁膜および上部電極が下部電極を被覆しにくくな
る可能性が生ずる。

【００１１】本発明の目的は、ＤＲＡＭを有する半導体
集積回路装置の高信頼度化および高集積化を同時に実現
することができる技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】（１）本発明の半導体集積回路装置は、円
筒型の下部電極と容量絶縁膜を挟んで設けられる上部電
極とによって構成される情報蓄積用容量素子をメモリセ
ルに備えたＤＲＡＭを有しており、上記円筒型の下部電
極は、底面部分とこの底面部分の外周部に連なって設け
られた側壁部分とからなる多結晶シリコン膜、および上
記多結晶シリコン膜の底面部分と側壁部分との内壁に沿
って設けられた非晶質シリコン膜によって構成されてお
り、上記非晶質シリコン膜の底面部分と側壁部分との内
壁面にシリコン粒からなる突起物が形成されているもの
である。

【００１５】（２）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の上に窒化シリコン膜
および酸化シリコン膜を順次形成した後、下部電極が形
成される領域の酸化シリコン膜および窒化シリコン膜を
順次除去して溝を形成し、次いで、酸化シリコン膜の上
層に多結晶シリコン膜および非晶質シリコン膜を順次形
成する。上記溝にＳＯＧ膜を埋め込んだ後、酸化シリコ
ン膜の上面の非晶質シリコン膜および多結晶シリコン膜
を順次除去し、次いで、酸化シリコン膜およびＳＯＧ膜
を除去する。この後、半導体基板に１Ｐａ以下の真空中
でＳｉＨ₄ガスを照射した後、半導体基板に１０^-5Ｐａ
以下の真空中で６００〜６５０℃の熱処理を施して、非
晶質シリコン膜の表面のシリコンの結晶核を成長させて
シリコン粒からなる突起物を形成するものである。

【００１６】上記した手段によれば、円筒型の下部電極
の底面部分と側壁部分との内壁面に形成されたシリコン
粒からなる突起物によって、下部電極の実効表面積が増
加し蓄積電荷量が増加する一方で、円筒型の下部電極の
側壁部分が突起物のない平滑な外壁面を有すことから、
隣接する下部電極間での短絡が生じにくくなり、さら
に、容量絶縁膜および上部電極が下部電極を良好に被覆
することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１８】図１は、本発明の一実施の形態であるＤＲ
ＡＭを示す半導体基板の要部断面図である。なお、実施
の形態を説明するための全図において同一機能を有する
ものは同一の符号を付し、その繰り返しの説明は省略す
る。

【００１９】図１に示すように、ｐ^-型シリコン単結晶
からなる半導体基板１の素子分離領域に素子分離溝２が
形成されており、この素子分離溝２には酸化シリコン膜
３および酸化シリコン膜４が埋め込まれている。

【００２０】メモリセルを形成する領域（メモリアレ
イ）と周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎ
を形成する領域）の半導体基板１にｎ型半導体領域５が
形成され、このｎ型半導体領域５に囲まれてｐ型ウエル
６が形成されている。さらに周辺回路の他の一部（ｐチ
ャネル型ＭＩＳＦＥＴＱｐを形成する領域）にｎ型ウエ
ル７が形成されている。

【００２１】メモリセルを構成するメモリセル選択用Ｍ
ＩＳＦＥＴＱｓは、ゲート酸化膜８、ゲート電極９Ａお
よび一対のｎ型半導体領域１０（ソース、ドレイン）で
構成されており、ゲート電極９Ａは活性領域以外の領域
でワード線ＷＬとして機能する。

【００２２】ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート
酸化膜８、ゲート電極９Ｂ、およびゲート電極９Ｂの両
側のｐ型ウエル６に形成された一対のｎ^-型半導体領域
１１ａとｎ⁺型半導体領域１１ｂによって構成されてい
る。一対のｎ^-型半導体領域１１ａとｎ⁺型半導体領域
１１ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ド
レインを構成する。

【００２３】また、ｐチャネル型ＭＩＳＦＥＴＱｐは、
ゲート酸化膜８、ゲート電極９Ｃ、およびゲート電極９
Ｃの両側のｎ型ウエル７に形成された一対のｐ^-型半導
体領域１２ａとｐ⁺型半導体領域１２ｂによって構成さ
れている。一対のｐ^-型半導体領域１２ａとｐ⁺型半導
体領域１２ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス、ドレインを構成する。

【００２４】ゲート電極９Ａ（ワード線ＷＬ）およびゲ
ート電極９Ｂ，９Ｃは、ｎ型不純物、例えばリン（Ｐ）
が導入された多結晶シリコン膜、タングステンナイトラ
イド（ＷＮ）膜、およびタングステン（Ｗ）膜が順次積
層された構造であり、上記ゲート電極９Ａ（ワード線Ｗ
Ｌ）およびゲート電極９Ｂ，９Ｃの上部には窒化シリコ
ン膜１３が形成されている。

【００２５】ゲート電極９Ａ（ワード線ＷＬ）の上層に
は窒化シリコン膜１４が形成されている。また、ゲート
電極９Ｂ，９Ｃの側壁にはサイドウォールスペーサ１４
ａが形成されている。このサイドウォールスペーサ１４
ａは、窒化シリコン膜１４で構成されている。

【００２６】上記窒化シリコン膜１４の上層にはＳＯＧ
（Spin on Glass ）膜１５が塗布され、さらにＳＯＧ膜
１５の上層には、その表面が平坦化された酸化シリコン
膜１６、および酸化シリコン膜１７が順次形成されてい
る。

【００２７】メモリセル選択用ＭＩＳＦＥＴＱｓの一対
のｎ型半導体領域１０（ソース、ドレイン）の一方の上
部にはコンタクトホール１８が形成され、他方の上部に
はコンタクトホール１９が形成されており、コンタクト
ホール１８，１９にプラグ２０が埋め込まれている。プ
ラグ２０は、ｎ型不純物、例えばＰを導入した多結晶シ
リコン膜で構成される。

【００２８】酸化シリコン膜１７の上層にはプラグ２０
の表面を露出させて酸化シリコン膜２１が形成されてい
る。周辺回路では、ｎチャネル型ＭＩＳＦＥＴＱｎの一
対のｎ⁺型半導体領域１１ｂ（ソース、ドレイン）の上
部にコンタクトホール２２，２３がそれぞれ形成され、
ｐチャネル型ＭＩＳＦＥＴＱｐの一対のｐ⁺型半導体領
域１２ｂ（ソース、ドレイン）の上部にコンタクトホー
ル２４，２５がそれぞれ形成されている。

【００２９】酸化シリコン膜２１の上層にビット線ＢＬ
と周辺回路の第１層配線２６，２７とが形成されてい
る。ビット線ＢＬおよび第１層配線２６，２７は、例え
ばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびＷ
膜からなる積層膜によって構成されている。ｎチャネル
型ＭＩＳＦＥＴＱｎの一対のｎ⁺型半導体領域１１ｂ
（ソース、ドレイン）の表面、およびｐチャネル型ＭＩ
ＳＦＥＴＱｐの一対のｐ⁺型半導体領域１２ｂ（ソー
ス、ドレイン）の表面には、低抵抗のチタンシリサイド
（ＴｉＳｉ₂）層２８が形成されている。

【００３０】ビット線ＢＬおよび第１層配線２６，２７
の上層には窒化シリコン膜２９が形成されており、ビッ
ト線ＢＬおよび第１層配線２６，２７の側壁にはサイド
ウォールスペーサ３０が形成されている。サイドウォー
ルスペーサ３０は窒化シリコン膜で構成されている。

【００３１】窒化シリコン膜２９の上層にはＳＯＧ膜３
１が塗布され、さらにＳＯＧ膜３１の上層には、その表
面が平坦化された酸化シリコン膜３２、および酸化シリ
コン膜３３が順次形成されている。

【００３２】コンタクトホール１９の上部にはプラグ２
０の表面に達するスルーホール３４が形成されており、
スルーホール３４にプラグ３５が埋め込まれている。プ
ラグ３５は、ｎ型不純物、例えばＰを導入した多結晶シ
リコン膜で構成される。

【００３３】酸化シリコン膜３３の上層には窒化シリコ
ン膜３６が形成されており、窒化シリコン膜３６の上層
には酸化シリコン膜３７が形成されている。スルーホー
ル３４の上部に溝３８が形成されており、メモリアレイ
の周囲にメモリアレイを取り囲む枠状の溝３８ａが形成
されている。

【００３４】メモリアレイのプラグ３５に接して円筒型
の多結晶シリコン膜３９が形成されており、多結晶シリ
コン膜３９には、ｎ型不純物、例えばＰが導入されてい
る。この多結晶シリコン膜３９の底面部分および側壁部
分の内壁面に非晶質シリコン膜４０が形成されており、
非晶質シリコン膜４０の底面部分および側壁部分の内壁
面にシリコン粒４１が形成されている。多結晶シリコン
膜３９、非晶質シリコン膜４０およびシリコン粒４１
は、情報蓄積用容量素子の下部電極４２の材料として使
用される。

【００３５】下部電極４２は酸化タンタル（Ｔａ
₂Ｏ₅）膜４３で被覆されており、このＴａ₂Ｏ₅膜４
３は、情報蓄積用容量素子の容量絶縁膜材料として使用
される。Ｔａ₂Ｏ₅膜４３を覆ってＴｉＮ膜４４が形成
されており、このＴｉＮ膜４４は情報蓄積用容量素子の
上部電極の材料として使用される。すなわち、ＴｉＮ膜
４４からなる上部電極と、Ｔａ₂Ｏ₅膜４３からなる容
量絶縁膜と、多結晶シリコン膜３９およびその表面にシ
リコン粒４１が形成された非晶質シリコン膜４０からな
る下部電極４２とによって情報蓄積用容量素子が構成さ
れる。

【００３６】次に、本実施の形態におけるシリコン粒の
形成方法の基本的な考え方を図２〜図４を用いて説明す
る。

【００３７】まず、図２に示すように、シリコン単結晶
からなる半導体基板４５の上に絶縁膜４６を形成した
後、絶縁膜４６の上層に非晶質シリコン膜４７を堆積す
る。次いで、図３に示すように、レジストパターンをマ
スクにして非晶質シリコン膜４７および絶縁膜４６を順
次エッチングし、半導体基板４５の一部を露出させる。

【００３８】次に、ＣＶＤ（Chemical Vapor Depositio
n ）装置を用いて、１Ｐａ以下の真空中でＳｉＨ₄ガス
を、例えば１００〜３００秒程度照射することによっ
て、半導体基板４５の表面および非晶質シリコン膜４７
の表面にシリコンの結晶核（図示せず）を形成する。

【００３９】この後、図４に示すように、１０^-5Ｐａ以
下の真空中で、例えば６００〜６５０℃程度の温度で１
００〜２００秒程度熱処理することによって、非晶質シ
リコン膜４７の表面のみにシリコン粒４８からなる突起
物を形成する。

【００４０】この際、シリコン粒４８からなる突起物
は、シリコンの結晶核を核として、まわりのシリコンが
移動することで成長し、形成される。このため非晶質シ
リコン膜４７の表面にはシリコン粒４８が成長して突起
物が形成されるが、シリコン単結晶からなる半導体基板
４５の表面ではシリコン粒４８は成長しない。

【００４１】次に、本実施の形態である円筒型の下部電
極を有する情報蓄積用容量素子の製造方法を前記図１お
よび図５〜図１１を用いて説明する。図５〜図１１は、
メモリセルを構成する情報蓄積用容量素子を拡大した半
導体基板の要部断面図である。

【００４２】まず、前記図１に示すように、ｐ^-型で比
抵抗が１０Ωｃｍ程度のシリコン単結晶からなる半導体
基板１の素子分離領域に、酸化シリコン膜３および酸化
シリコン膜４が埋め込まれた素子分離溝２を形成する。

【００４３】次に、メモリセルを形成する領域（メモリ
アレイ）および周辺回路の一部（ｎチャネル型ＭＩＳＦ
ＥＴＱｎを形成する領域）の半導体基板１にｎ型不純
物、例えばＰをイオン打ち込みしてｎ型半導体領域５を
形成する。次いで、メモリアレイと周辺回路の一部（ｎ
チャネル型ＭＩＳＦＥＴＱｎを形成する領域）にｐ型不
純物、例えばホウ素（Ｂ）をイオン打ち込みしてｐ型ウ
エル６を形成し、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、例えば
Ｐをイオン打ち込みしてｎ型ウエル７を形成する。

【００４４】また、このイオン打ち込みに続いて、ＭＩ
ＳＦＥＴのしきい値電圧を調整するための不純物、例え
ばフッ化ホウ素（ＢＦ₂）をｐ型ウエル６およびｎ型ウ
エル７にイオン打ち込みする。ｎ型半導体領域５は、入
出力回路などから半導体基板１を通じてメモリアレイの
ｐ型ウエル６にノイズが侵入するのを防止するために形
成される。

【００４５】次に、ｐ型ウエル６およびｎ型ウエル７の
各表面をフッ酸（ＨＦ）系の溶液を使って洗浄した後、
半導体基板１を８５０℃程度でウェット酸化してｐ型ウ
エル６およびｎ型ウエル７の各表面に膜厚７ｎｍ程度の
清浄なゲート酸化膜８を形成する。

【００４６】次に、ゲート電極９Ａ（ワード線ＷＬ）お
よびゲート電極９Ｂ，９Ｃを形成する。ゲート電極９Ａ
（ワード線ＷＬ）は、メモリセル選択用ＭＩＳＦＥＴＱ
ｓの一部を構成し、活性領域以外の領域ではワード線Ｗ
Ｌとして機能する。このゲート電極９Ａ（ワード線Ｗ
Ｌ）の幅、すなわちゲート長は、メモリセル選択用ＭＩ
ＳＦＥＴＱｓの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法で構
成される。また、隣接する２本のゲート電極９Ａ（ワー
ド線ＷＬ）の間隔は、フォトリソグラフィの解像限界で
決まる最小寸法で構成される。ゲート電極９Ｂおよびゲ
ート電極９Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴ
Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの各一部を構
成する。

【００４７】ゲート電極９Ａ（ワード線ＷＬ）およびゲ
ート電極９Ｂ，９Ｃは、ｎ型不純物、例えばＰが導入さ
れた膜厚７０ｎｍ程度の多結晶シリコン膜をゲート酸化
膜８の上層にＣＶＤ法で堆積し、次いで、その上層に膜
厚５０ｎｍ程度のＷＮ膜と膜厚１００ｎｍ程度のＷ膜と
をスパッタリング法で堆積し、さらにその上層に膜厚１
５０ｎｍ程度の窒化シリコン膜１３をＣＶＤ法で堆積し
た後、レジストパターンをマスクにしてこれらの膜をパ
ターニングすることにより形成する。ＷＮ膜は、高温熱
処理時にＷ膜と多結晶シリコン膜とが反応して両者の界
面に高抵抗のシリサイド層が形成されるのを防止するバ
リア層として機能する。バリア層には、ＷＮ膜の他、Ｔ
ｉＮ膜などを使用することもできる。

【００４８】ゲート電極９Ａ（ワード線ＷＬ）の一部を
低抵抗の金属、例えばＷで構成した場合には、そのシー
ト抵抗を２〜2.５Ω／□程度にまで低減できるので、ワ
ード線遅延を低減することができる。また、ゲート電極
９Ａ（ワード線ＷＬ）をアルミニウム（Ａｌ）配線など
で裏打ちしなくともワード線遅延を低減できるので、メ
モリセルの上層に形成される配線層の数を１層減らすこ
とができる。

【００４９】次に、ＨＦ系の溶液などのエッチング液を
使って、半導体基板１の表面に残ったドライエッチング
残渣やフォトレジスト残渣などを除去する。このウェッ
トエッチングを行うと、ゲート電極９Ａ（ワード線Ｗ
Ｌ）およびゲート電極９Ｂ，９Ｃの下以外の領域のゲー
ト酸化膜８が削られると同時に、ゲート側壁の下のゲー
ト酸化膜８も等方的にエッチングされてアンダーカット
が生じるため、そのままではゲート酸化膜８の耐圧が低
下する。そこで、半導体基板１を９００℃程度で酸化す
ることによって、削れたゲート酸化膜８の膜質を改善す
る。

【００５０】次に、ｐ型ウエル６にｎ型不純物、例えば
Ｐをイオン打ち込みしてゲート電極９Ｂの両側のｐ型ウ
エル６に一対のｎ^-型半導体領域１１ａを形成し、ゲー
ト電極９Ａの両側のｐ型ウエル６に一対のｎ型半導体領
域１０を形成する。これにより、メモリアレイにメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成される。また、ｎ型
ウエル７にｐ型不純物、例えばＢをイオン打ち込みして
ゲート電極９Ｃの両側のｎ型ウエル７に一対のｐ^-型半
導体領域１２ａを形成する。

【００５１】次に、窒化シリコン膜１３の上層にＣＶＤ
法で膜厚５０ｎｍ程度の窒化シリコン膜１４を堆積した
後、メモリアレイの窒化シリコン膜１４をフォトレジス
ト膜で覆い、周辺回路の窒化シリコン膜１４を異方性エ
ッチングすることにより、ゲート電極９Ｂ，９Ｃの側壁
にサイドウォールスペーサ１４ａを形成する。このエッ
チングは、ゲート酸化膜８や素子分離溝２に埋め込まれ
た酸化シリコン膜４の削れ量を最少とするために、酸化
シリコン膜（ゲート酸化膜８および素子分離溝２内の酸
化シリコン膜４）に対する窒化シリコン膜１４のエッチ
ングレートが大きくなるようなエッチングガスを使用し
て行う。また、ゲート電極９Ｂ，９Ｃの上部の窒化シリ
コン膜１３の削れ量を最少とするために、オーバーエッ
チング量を必要最小限にとどめるようにする。

【００５２】次に、上記フォトレジスト膜を除去した
後、周辺回路のｐ型ウエル６にｎ型不純物、例えばヒ素
（Ａｓ）をイオン打ち込みして一対のｎ⁺型半導体領域
１１ｂ（ソース、ドレイン）を形成し、周辺回路のｎ型
ウエル７にｐ型不純物、例えばＢをイオン打ち込みして
一対のｐ⁺型半導体領域１２ｂ（ソース、ドレイン）を
形成する。これにより、周辺回路にｎチャネル型ＭＩＳ
ＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成
される。

【００５３】次に、窒化シリコン膜１４の上層に膜厚３
００ｎｍ程度のＳＯＧ膜１５をスピン塗布した後、半導
体基板１を８００℃、１分程度熱処理してＳＯＧ膜１５
をシンタリング（焼き締め）する。

【００５４】次に、ＳＯＧ膜１５の上層に膜厚６００ｎ
ｍ程度の酸化シリコン膜１６を堆積した後、この酸化シ
リコン膜１６をＣＭＰ（Chemical Mechanical Polishin
g ）法で研磨してその表面を平坦化する。酸化シリコン
膜１６は、例えばオゾン（Ｏ₃）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積する。

【００５５】次に、酸化シリコン膜１６の上層に膜厚１
００ｎｍ程度の酸化シリコン膜１７を堆積する。この酸
化シリコン膜１７は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜１６の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜１７は、例えばＯ₃と
ＴＥＯＳとをソースガスに用いたプラズマＣＶＤ法で堆
積する。酸化シリコン膜１６の上層には、酸化シリコン
膜１７に代えてＰＳＧ（Phospho Silicate Glass）膜を
堆積してもよい。

【００５６】次に、レジストパターンをマスクにしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域１０（ソース、ドレイン）の上層の酸化
シリコン膜１７，１６およびＳＯＧ膜１５を順次除去す
る。このエッチングは、窒化シリコン膜１４に対する酸
化シリコン膜１７，１６およびＳＯＧ膜１５のエッチン
グレートが大きくなるような条件で行い、ｎ型半導体領
域１０（ソース、ドレイン）や素子分離溝２の上部を覆
っている窒化シリコン膜１４が完全には除去されないよ
うにする。

【００５７】続いて、上記レジストパターンをマスクに
したドライエッチングでメモリセル選択用ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域１０（ソース、ドレイン）の上層
の窒化シリコン膜１３とゲート酸化膜８とを順次除去す
ることにより、一対のｎ型半導体領域１０（ソース、ド
レイン）の一方の上部にコンタクトホール１８を形成
し、他方の上部にコンタクトホール１９を形成する。

【００５８】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜８および素子分離溝２内の酸化シリコン膜４）
に対する窒化シリコン膜１４のエッチングレートが大き
くなるような条件で行い、ｎ型半導体領域１０（ソー
ス、ドレイン）や素子分離溝２が深く削れないようにす
る。また、このエッチングは、窒化シリコン膜１４が異
方的にエッチングされるような条件で行い、ゲート電極
９Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１４が残
るようにする。これにより、フォトリソグラフィの解像
限界以下の微細な径を有するコンタクトホール１８，１
９がゲート電極９Ａ（ワード線ＷＬ）に対して自己整合
で形成される。

【００５９】次に、コンタクトホール１８，１９にプラ
グ２０を埋め込む。プラグ２０は、酸化シリコン膜１７
の上層にｎ型不純物、例えばＰを導入した多結晶シリコ
ン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜を
ＣＭＰ法で研磨してコンタクトホール１８，１９に残す
ことにより形成する。

【００６０】次に、酸化シリコン膜１７の上層に膜厚２
００ｎｍ程度の酸化シリコン膜２１を堆積した後、半導
体基板１を８００℃程度で熱処理する。酸化シリコン膜
２１は、例えばＯ₃とＴＥＯＳとをソースガスに用いた
プラズマＣＶＤ法で堆積する。また、この熱処理によっ
て、プラグ２０を構成する多結晶シリコン膜中のｎ型不
純物がコンタクトホール１８，１９の底部からメモリセ
ル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１０（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１０（ソー
ス、ドレイン）が低抵抗化される。

【００６１】次に、レジストパターンをマスクにしたド
ライエッチングで前記コンタクトホール１８の上部の酸
化シリコン膜２１を除去してプラグ２０の表面を露出さ
せる。次に、レジストパターンをマスクにしたドライエ
ッチングで周辺回路の酸化シリコン膜２６，２１，１
７，ＳＯＧ膜１５およびゲート酸化膜８を順次除去する
ことにより、ｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ
⁺型半導体領域１１ｂ（ソース、ドレイン）の上部にコ
ンタクトホール２２，２３をそれぞれ形成し、ｐチャネ
ル型ＭＩＳＦＥＴＱｐの一対のｐ⁺型半導体領域１２ｂ
（ソース、ドレイン）の上部にコンタクトホール２４，
２５をそれぞれ形成する。

【００６２】次に、酸化シリコン膜２１の上層にビット
線ＢＬと周辺回路の第１層配線２６，２７とを形成す
る。ビット線ＢＬおよび第１層配線２６，２７は、例え
ば酸化シリコン膜２１の上層に膜厚５０ｎｍ程度のＴｉ
膜と膜厚５０ｎｍ程度のＴｉＮ膜とをスパッタリング法
で堆積し、さらにその上層に膜厚１５０ｎｍ程度のＷ膜
と膜厚２００ｎｍ程度の窒化シリコン膜２９とをＣＶＤ
法で堆積した後、レジストパターンをマスクにしてこれ
らの膜を加工することにより形成する。

【００６３】酸化シリコン膜２１の上層にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜と半導体基板１を構成するシリコンとが
反応し、ｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ⁺型
半導体領域１１ｂ（ソース、ドレイン）の表面とｐチャ
ネル型ＭＩＳＦＥＴＱｐの一対のｐ⁺型半導体領域１２
ｂ（ソース、ドレイン）の表面とに低抵抗のＴｉＳｉ₂
層２８が形成される。

【００６４】これにより、一対のｎ⁺型半導体領域１１
ｂ（ソース、ドレイン）および一対のｐ⁺型半導体領域
１２ｂ（ソース、ドレイン）にそれぞれ接続される配線
（ビット線ＢＬ、第１層配線２６，２７）のコンタクト
抵抗を低減することができる。また、ビット線ＢＬをＷ
膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシー
ト抵抗を２Ω／□以下にまで低減できるので、ビット線
ＢＬと周辺回路の第１層配線２６，２７とを同一工程で
同時に形成することができる。

【００６５】次に、ビット線ＢＬおよび第１層配線２
６，２７の側壁にサイドウォールスペーサ３０を形成す
る。サイドウォールスペーサ３０は、ビット線ＢＬおよ
び第１層配線２６，２７の上層にＣＶＤ法で窒化シリコ
ン膜を堆積した後、この窒化シリコン膜を異方性エッチ
ングして形成する。

【００６６】次に、ビット線ＢＬおよび第１層配線２
６，２７の上層に膜厚３００ｎｍ程度のＳＯＧ膜３１を
スピン塗布した後、半導体基板１を８００℃、１分程度
熱処理してＳＯＧ膜３１をシンタリング（焼き締め）す
る。

【００６７】次に、ＳＯＧ膜３１の上層に膜厚６００ｎ
ｍ程度の酸化シリコン膜３２を堆積した後、この酸化シ
リコン膜３２をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３２は、例えばＯ₃とＴＥＯＳとを
ソースガスに用いたプラズマＣＶＤ法で堆積する。

【００６８】次に、酸化シリコン膜３２の上層に膜厚１
００ｎｍ程度の酸化シリコン膜３３を堆積する。この酸
化シリコン膜３３は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜３２の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜３２は、例えばＯ₃と
ＴＥＯＳとをソースガスに用いたプラズマＣＶＤ法で堆
積する。

【００６９】次に、レジストパターンをマスクにしたド
ライエッチングでコンタクトホール１９の上部の酸化シ
リコン膜３３，３２，ＳＯＧ膜３１および酸化シリコン
膜２１を順次除去してプラグ２０の表面に達するスルー
ホール３４を形成する。このエッチングは、酸化シリコ
ン膜３３，３２，２１およびＳＯＧ膜３１に対する窒化
シリコン膜のエッチングレートが大きくなるような条件
で行い、スルーホール３４とビット線ＢＬの合わせずれ
が生じた場合でも、ビット線ＢＬの上部の窒化シリコン
膜２９やサイドウォールスペーサ３０が深く削れないよ
うにする。これにより、スルーホール３４がビット線Ｂ
Ｌに対して自己整合で形成される。

【００７０】次に、スルーホール３４にプラグ３５を埋
め込む。プラグ３５は、酸化シリコン膜３３の上層にｎ
型不純物、例えばＰを導入した多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をエッチバッ
クしてスルーホール３４に残すことにより形成する。

【００７１】次に、酸化シリコン膜３３の上層に膜厚１
００ｎｍ程度の窒化シリコン膜３６をＣＶＤ法で堆積し
た後、レジストパターンをマスクにしたドライエッチン
グで周辺回路の窒化シリコン膜３６を除去する。メモリ
アレイに残った窒化シリコン膜３６は、後述する情報蓄
積用容量素子の下部電極４２を形成する工程で下部電極
４２の間の酸化シリコン膜をエッチングする際のエッチ
ングストッパとして利用される。

【００７２】次に、図５に示すように、窒化シリコン膜
３６の上層に膜厚1.３μｍ程度の酸化シリコン膜３７を
堆積し、レジストパターンをマスクにしたドライエッチ
ングで酸化シリコン膜３７および窒化シリコン膜３６を
順次除去することにより、スルーホール３４の上部に溝
３８を形成する。このとき同時に、メモリアレイの周囲
にメモリアレイを取り囲む枠状の溝３８ａを形成する。
酸化シリコン膜３７は、例えばＯ₃とＴＥＯＳとをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【００７３】次に、図６に示すように、酸化シリコン膜
３７の上層にｎ型不純物、例えばＰを導入した膜厚５０
ｎｍ程度の多結晶シリコン膜３９をＣＶＤ法で堆積し、
続いて多結晶シリコン膜３９の上層に非晶質シリコン膜
４０を堆積する。この多結晶シリコン膜３９および非晶
質シリコン膜４０は、情報蓄積用容量素子の下部電極材
料として使用される。多結晶シリコン膜３９の厚さは、
例えば５０ｎｍであり、非晶質シリコン膜４０の厚さ
は、例えば２０ｎｍである。

【００７４】次に、図７に示すように、非晶質シリコン
膜４０の上層にＳＯＧ膜４９をスピン塗布した後、ＳＯ
Ｇ膜４９をエッチバックする。

【００７５】さらに、図８に示すように、酸化シリコン
膜３７の上面に堆積された非晶質シリコン膜４０および
多結晶シリコン膜３９をエッチバックすることにより、
溝３８，３８ａの内壁面（底面部分および側壁部分）に
非晶質シリコン膜４０および多結晶シリコン膜３９を残
す。

【００７６】次に、周辺回路の酸化シリコン膜３７を覆
うレジストパターンをマスクにして溝３８の内部のＳＯ
Ｇ膜４９および溝３８の隙間の酸化シリコン膜３７をウ
ェットエッチングで除去する。このとき、溝３８の隙間
の下には窒化シリコン膜３６が残っているので、窒化シ
リコン膜３６の下の酸化シリコン膜３３がエッチングさ
れることはない。また、周辺回路の酸化シリコン膜３７
を覆うレジストパターンは、その一端をメモリアレイの
最も外側に形成される下部電極４２と周辺回路との境界
部、すなわち溝３８ａの上部に配置する。このようにす
ると、レジストパターンの端部に合わせずれが生じた場
合でも、メモリアレイの最も外側に形成される下部電極
４２の溝３８の内部にＳＯＧ膜４９が残ったり、周辺回
路の酸化シリコン膜３７がエッチングされたりすること
はない。

【００７７】次に、図９に示すように、多結晶シリコン
膜３９および非晶質シリコン膜４０の各表面をＨＦ系の
溶液を使って洗浄した後、ＣＶＤ装置を用いて１Ｐａ以
下の真空中でＳｉＨ₄ガスを約１５０秒程度照射して、
多結晶シリコン膜３９の表面および非晶質シリコン膜４
０の表面にシリコンの結晶核（図示せず）を形成する。
次いで、１０^-5Ｐａ以下の真空中で、例えば６２０℃程
度の温度で約１５０秒程度熱処理して、非晶質シリコン
膜４０の表面のシリコンの結晶核を成長させて、直径約
５０ｎｍ程度のシリコン粒４１を形成し、多結晶シリコ
ン膜３９、非晶質シリコン膜４０およびシリコン粒４１
からなる情報蓄積用容量素子の下部電極４２を形成す
る。

【００７８】次に、下部電極４２を構成する多結晶シリ
コン膜３９、非晶質シリコン膜４０およびシリコン粒４
１の酸化を防止するために、半導体基板１をアンモニア
雰囲気中、８００℃程度で熱処理して多結晶シリコン膜
３９および非晶質シリコン膜４０の表面を窒化した後、
図１０に示すように、下部電極４２の上層に膜厚２０ｎ
ｍ程度のＴａ₂Ｏ₅膜４３をＣＶＤ法で堆積し、次い
で、半導体基板１を８００℃程度で熱処理してＴａ₂Ｏ
₅膜４３を活性化する。このＴａ₂Ｏ₅膜４３は、情報
蓄積用容量素子の容量絶縁膜材料として使用される。

【００７９】次に、図１１に示すように、Ｔａ₂Ｏ₅膜
４３の上層にＣＶＤ法とスパッタリング法とで膜厚１５
０ｎｍ程度のＴｉＮ膜４４を堆積する。このＴｉＮ膜４
４は、情報蓄積用容量素子の上部電極材料として使用さ
れる。この後、レジストパターンをマスクにしたドライ
エッチングでＴｉＮ膜４４およびＴａ₂Ｏ₅膜４３を加
工することにより、ＴｉＮ膜４４からなる上部電極と、
Ｔａ₂Ｏ₅膜４３からなる容量絶縁膜と、多結晶シリコ
ン膜３９およびその表面にシリコン粒４１が形成された
非晶質シリコン膜４０からなる下部電極４２とで構成さ
れる情報蓄積用容量素子が形成される。これにより、メ
モリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続さ
れた情報蓄積用容量素子とで構成されるＤＲＡＭのメモ
リセルが完成する。

【００８０】次に、ＴｉＮ膜４４の上層に酸化シリコン
膜５０を形成した後、レジストパターンをマスクにした
ドライエッチングで周辺回路の第１層配線２６，２７の
上層の酸化シリコン膜５０，３７，３３，３２、ＳＯＧ
膜３１および窒化シリコン膜２９を順次除去することに
より、スルーホール５１を形成する。次いで、このスル
ーホール５１にプラグ５２を埋め込んだ後、酸化シリコ
ン膜５０の上層に、例えばＴｉ膜とＡｌ膜とＴｉＮ膜と
の積層膜からなる第２層配線５３を形成する。

【００８１】その後、例えばＴｉ膜とＡｌ膜とＴｉＮ膜
との積層膜からなる第３層配線を形成し、次いで、第３
層配線の上層にパッシベーション膜を堆積するが、その
図示は省略する。以上の工程により、本実施の形態のＤ
ＲＡＭが略完成する。

【００８２】このように、本実施の形態によれば、下部
電極４２が、底面部分と側壁部分とからなる円筒型でそ
の表面が平滑な多結晶シリコン膜３９と、この多結晶シ
リコン膜３９の内壁に沿って設けられ、底面部分と側壁
部分との内壁面にシリコン粒４１からなる突起物が形成
された非晶質シリコン膜４０とによって構成されている
ので、下部電極４２の底面部分と側壁部分との内壁面に
形成されたシリコン粒４１からなる突起物によって下部
電極４２の実効表面積が増加し蓄積電荷量が増加する一
方で、下部電極４２の側壁部分が突起物のない平滑な外
壁面を有すことから、隣接する下部電極４２間での短絡
が生じにくくなり、さらに、Ｔａ₂Ｏ₅膜４３およびＴ
ｉＮ膜４４が下部電極４２を良好に被覆することができ
る。

【００８３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８４】なお、前記実施の形態では、容量絶縁膜を
構成する誘電体膜にＴａ₂Ｏ₅膜を用いたが、酸化シリ
コン膜と窒化シリコン膜からなる積層膜、または他の高
誘電体膜、例えば（Ｂａ，Ｓｒ）ＴｉＯ₃膜、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ₃膜などを用いてもよく、Ｔａ₂Ｏ₅膜を
用いた場合と同様の効果が得られる。

【００８５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８６】本発明によれば、実効表面積を大きくする
シリコン粒からなる突起物が形成された内壁と突起物が
形成されていない平滑な外壁とを有する円筒型の下部電
極によって情報蓄積用容量素子が構成されているので、
蓄積電荷量が増加してＤＲＡＭのメモリセルの信頼度が
向上し、同時に隣接する下部電極間での短絡が生じにく
くなり、さらに、容量絶縁膜および上部電極が下部電極
を良好に被覆することができるので、メモリセルの高集
積化が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるメモリセルを備え
た情報蓄積用容量素子を有するＤＲＡＭを示す半導体基
板の要部断面図である。

【図２】本発明の一実施の形態であるシリコン粒の形成
方法の基本的な考え方を示す半導体基板の要部断面図で
ある。

【図３】本発明の一実施の形態であるシリコン粒の形成
方法の基本的な考え方を示す半導体基板の要部断面図で
ある。

【図４】本発明の一実施の形態であるシリコン粒の形成
方法の基本的な考え方を示す半導体基板の要部断面図で
ある。

【図５】本発明の一実施の形態であるメモリセルを備え
た情報蓄積用容量素子の製造方法を示す半導体基板の要
部断面図である。

【図６】本発明の一実施の形態であるメモリセルを備え
た情報蓄積用容量素子の製造方法を示す半導体基板の要
部断面図である。

【図７】本発明の一実施の形態であるメモリセルを備え
た情報蓄積用容量素子の製造方法を示す半導体基板の要
部断面図である。

【図８】本発明の一実施の形態であるメモリセルを備え
た情報蓄積用容量素子の製造方法を示す半導体基板の要
部断面図である。

【図９】本発明の一実施の形態であるメモリセルを備え
た情報蓄積用容量素子の製造方法を示す半導体基板の要
部断面図である。

【図１０】本発明の一実施の形態であるメモリセルを備
えた情報蓄積用容量素子の製造方法を示す半導体基板の
要部断面図である。

【図１１】本発明の一実施の形態であるメモリセルを備
えた情報蓄積用容量素子の製造方法を示す半導体基板の
要部断面図である。

【符号の説明】

１半導体基板２素子分離溝３酸化シリコン膜４酸化シリコン膜５ｎ型半導体領域６ｐ型ウエル７ｎ型ウエル８ゲート酸化膜９Ａゲート電極９Ｂゲート電極９Ｃゲート電極１０ｎ型半導体領域１１ａｎ^-型半導体領域１１ｂｎ⁺型半導体領域１２ａｐ^-型半導体領域１２ｂｐ⁺型半導体領域１３窒化シリコン膜１４窒化シリコン膜１４ａサイドウォールスペーサ１５ＳＯＧ膜１６酸化シリコン膜１７酸化シリコン膜１８コンタクトホール１９コンタクトホール２０プラグ２１酸化シリコン膜２２コンタクトホール２３コンタクトホール２４コンタクトホール２５コンタクトホール２６第１層配線２７第１層配線２８チタンシリサイド層２９窒化シリコン膜３０サイドウォールスペーサ３１ＳＯＧ膜３２酸化シリコン膜３３酸化シリコン膜３４スルーホール３５プラグ３６窒化シリコン膜３７酸化シリコン膜３８溝３８ａ溝３９多結晶シリコン膜４０非晶質シリコン膜４１シリコン粒４２下部電極４３酸化タンタル膜４４窒化チタン膜４５半導体基板４６絶縁膜４７非晶質シリコン膜４８シリコン粒４９ＳＯＧ膜５０酸化シリコン膜５１スルーホール５２プラグ５３第２層配線Ｑｓメモリセル選択用ＭＩＳＦＥＴＱｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＷＬワード線ＢＬビット線

フロントページの続き (72)発明者黒田淳東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者二瀬卓也東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F038 AC05 AV06 BH03 BH07 DF05 EZ01 EZ13 EZ15 5F083 AD48 AD62 JA06 JA14 JA15 JA35 JA39 JA40 MA06 MA18 PR03 PR05 PR21 PR33 PR36 PR40

Claims

【特許請求の範囲】

【請求項１】円筒型の下部電極と容量絶縁膜を挟んで
設けられる上部電極とによって構成される情報蓄積用容
量素子をメモリセルに備えたＤＲＡＭを有する半導体集
積回路装置であって、前記円筒型の下部電極は、底面部
分と前記底面部分の外周部に連なって設けられた側壁部
分とからなる第１導電膜、および前記第１導電膜の前記
底面部分と前記側壁部分との内壁に沿って設けられた第
２導電膜によって構成されており、前記第２導電膜の底
面部分と側壁部分との内壁面にシリコン粒からなる突起
物が形成されていることを特徴とする半導体集積回路装
置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記第１導電膜は多結晶シリコン膜であり、前記
第２導電膜は非晶質シリコン膜であることを特徴とする
半導体集積回路装置。
【請求項３】請求項２記載の半導体集積回路装置の製
造方法であって、 (a).半導体基板の上に第１絶縁膜および第２絶縁膜を順
次形成する工程と、 (b).下部電極が形成される領域の前記第２絶縁膜および
前記第１絶縁膜を順次除去して溝を形成する工程と、 (c).前記第２絶縁膜の上層に多結晶シリコン膜および非
晶質シリコン膜を順次形成する工程と、 (d).前記溝に第３絶縁膜を埋め込む工程と、 (e).前記第２絶縁膜の上面の前記非晶質シリコン膜およ
び前記多結晶シリコン膜を順次除去する工程と、 (f).前記第２絶縁膜および前記第３絶縁膜を除去する工
程と、 (g).前記半導体基板に１Ｐａ以下の真空中でＳｉＨ₄ガ
スを照射して、前記多結晶シリコン膜および前記非晶質
シリコン膜の表面にシリコンの結晶核を形成する工程
と、 (h).前記半導体基板に１０^-5Ｐａ以下の真空中で熱処理
を施して、前記非晶質シリコン膜の表面の前記シリコン
の結晶核を成長させてシリコン粒からなる突起物を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。
【請求項４】請求項３記載の半導体集積回路装置の製
造方法において、前記熱処理は、６００〜６５０℃の温
度で施されることを特徴とする半導体集積回路装置の製
造方法。
【請求項５】請求項３記載の半導体集積回路装置の製
造方法において、前記第１絶縁膜は窒化シリコン膜であ
り、前記第２の絶縁膜は酸化シリコン膜であり、前記第
３絶縁膜はＳＯＧ膜であることを特徴とする半導体集積
回路装置の製造方法。