JPH1117147A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1117147A JPH1117147A JP9172653A JP17265397A JPH1117147A JP H1117147 A JPH1117147 A JP H1117147A JP 9172653 A JP9172653 A JP 9172653A JP 17265397 A JP17265397 A JP 17265397A JP H1117147 A JPH1117147 A JP H1117147A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭを有する半導体集積回路装置の信頼
度を向上する技術を提供する。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴのｎ型半
導体領域１９に接続されるコンタクトホール２８、２９
を形成する際、ゲート電極１４Ａの上部の窒化シリコン
膜１５の膜厚を１５０ｎｍ程度とし、素子分離溝５の上
部を覆う窒化シリコン膜２０の膜厚を２０ｎｍとするこ
とによって、素子分離溝５の削れおよび窒化シリコン膜
１５の削れを共に最小限に抑えることができるので、素
子分離溝５が削れにくくなり、また、コンタクトホール
２８、２９がゲート電極１４Ａに接続することがない。
度を向上する技術を提供する。 【解決手段】 メモリセル選択用ＭＩＳＦＥＴのｎ型半
導体領域１９に接続されるコンタクトホール２８、２９
を形成する際、ゲート電極１４Ａの上部の窒化シリコン
膜１５の膜厚を１５０ｎｍ程度とし、素子分離溝５の上
部を覆う窒化シリコン膜２０の膜厚を２０ｎｍとするこ
とによって、素子分離溝５の削れおよび窒化シリコン膜
１５の削れを共に最小限に抑えることができるので、素
子分離溝５が削れにくくなり、また、コンタクトホール
２８、２９がゲート電極１４Ａに接続することがない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、メモリセル選択用ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor ）と情報蓄積用容量素子とによって構成され
るメモリセルを備えたＤＲＡＭ（DynamicRandom Access
Memory）を有する半導体集積回路装置に適用して有効
な技術に関するものである。
置の製造技術に関し、特に、メモリセル選択用ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor ）と情報蓄積用容量素子とによって構成され
るメモリセルを備えたＤＲＡＭ（DynamicRandom Access
Memory）を有する半導体集積回路装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴って
半導体素子の微細化が進んでおり、現在、最小加工寸法
0.２〜0.３μｍの加工技術によって半導体素子は形成さ
れている。しかしながら、例えば、ＤＲＡＭ（Dynamic
Random Access Memory）のメモリセルにおいては、メモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
に接して設けられるコンタクトホールとゲート電極との
合わせ余裕が小さくなり、フォトリソグラフィ技術の加
工限界以下の寸法でコンタクトホールを形成する必要が
生じている。そこで、上記コンタクトホールとゲート電
極との合わせずれが許容できる自己整合コンタクト（Se
lf Aligned Contact）を用いたコンタクトホールの形成
が検討されている。
半導体素子の微細化が進んでおり、現在、最小加工寸法
0.２〜0.３μｍの加工技術によって半導体素子は形成さ
れている。しかしながら、例えば、ＤＲＡＭ（Dynamic
Random Access Memory）のメモリセルにおいては、メモ
リセル選択用ＭＩＳＦＥＴのソース領域、ドレイン領域
に接して設けられるコンタクトホールとゲート電極との
合わせ余裕が小さくなり、フォトリソグラフィ技術の加
工限界以下の寸法でコンタクトホールを形成する必要が
生じている。そこで、上記コンタクトホールとゲート電
極との合わせずれが許容できる自己整合コンタクト（Se
lf Aligned Contact）を用いたコンタクトホールの形成
が検討されている。
【０００３】次に、ＤＲＡＭのメモリセルの一部を構成
するメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
（ソース、ドレイン）に達するコンタクトホールの形成
方法について図４１を用いて簡単に説明する。
するメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
（ソース、ドレイン）に達するコンタクトホールの形成
方法について図４１を用いて簡単に説明する。
【０００４】まず、半導体基板１上に膜厚２００ｎｍ程
度のゲート電極１４Ａを形成する。このゲート電極１４
Ａの上部には膜厚１５０ｎｍ程度の窒化シリコン膜１５
が形成されている。
度のゲート電極１４Ａを形成する。このゲート電極１４
Ａの上部には膜厚１５０ｎｍ程度の窒化シリコン膜１５
が形成されている。
【０００５】次に、ゲート電極１４Ａの両側のｐ型ウエ
ル１１にｎ型半導体領域１９を形成してメモリセル選択
用ＭＩＳＦＥＴを形成し、次いで半導体基板１上に膜厚
２０ｎｍ程度の窒化シリコン膜２０を堆積した後、窒化
シリコン膜２０上にＳＯＧ膜２４を塗布し、次いで酸化
シリコン膜２５を堆積する。
ル１１にｎ型半導体領域１９を形成してメモリセル選択
用ＭＩＳＦＥＴを形成し、次いで半導体基板１上に膜厚
２０ｎｍ程度の窒化シリコン膜２０を堆積した後、窒化
シリコン膜２０上にＳＯＧ膜２４を塗布し、次いで酸化
シリコン膜２５を堆積する。
【０００６】次に、この酸化シリコン膜２５を化学的機
械研磨（Chemical Mechanical Polishing ；ＣＭＰ）法
で研磨してその表面を平坦化した後、酸化シリコン膜２
５の上部に酸化シリコン膜２６を堆積する。
械研磨（Chemical Mechanical Polishing ；ＣＭＰ）法
で研磨してその表面を平坦化した後、酸化シリコン膜２
５の上部に酸化シリコン膜２６を堆積する。
【０００７】次に、フォトレジスト膜をマスクにしたド
ライエッチングで、窒化シリコン膜２０をエッチングス
トッパとしてメモリセル選択用ＭＩＳＦＥＴのｎ型半導
体領域１９（ソース、ドレイン）の上部の酸化シリコン
膜２６、２５およびＳＯＧ膜２４を除去する。
ライエッチングで、窒化シリコン膜２０をエッチングス
トッパとしてメモリセル選択用ＭＩＳＦＥＴのｎ型半導
体領域１９（ソース、ドレイン）の上部の酸化シリコン
膜２６、２５およびＳＯＧ膜２４を除去する。
【０００８】続いて、上記フォトレジスト膜をマスクに
したドライエッチングでｎ型半導体領域１９（ソース、
ドレイン）の上部の窒化シリコン膜２０とゲート酸化膜
１３とを除去することにより、ｎ型半導体領域１９（ソ
ース、ドレイン）の一方の上部にコンタクトホール２８
を形成し、他方の上部にコンタクトホール２９を形成す
る。このエッチングは、窒化シリコン膜２０が異方的に
エッチングされるような条件で行い、ゲート電極１４Ａ
の側壁に窒化シリコン膜２０が残るようにする。これに
より、フォトリソグラフィの解像限界以下の微細な径を
有するコンタクトホール２８、２９がゲート電極１４Ａ
に対して自己整合で形成される。
したドライエッチングでｎ型半導体領域１９（ソース、
ドレイン）の上部の窒化シリコン膜２０とゲート酸化膜
１３とを除去することにより、ｎ型半導体領域１９（ソ
ース、ドレイン）の一方の上部にコンタクトホール２８
を形成し、他方の上部にコンタクトホール２９を形成す
る。このエッチングは、窒化シリコン膜２０が異方的に
エッチングされるような条件で行い、ゲート電極１４Ａ
の側壁に窒化シリコン膜２０が残るようにする。これに
より、フォトリソグラフィの解像限界以下の微細な径を
有するコンタクトホール２８、２９がゲート電極１４Ａ
に対して自己整合で形成される。
【０００９】なお、自己整合コンタクトについては、例
えば、アイ・イー・ディー・エム（International Elec
tron Device Meetings "A Novel Borderless Contact/I
nterconnect Technology Using Alumium Oxide Etch St
op for High Performance SRAM and logic" pp.441〜44
4, 1993 ）に記載されている。
えば、アイ・イー・ディー・エム（International Elec
tron Device Meetings "A Novel Borderless Contact/I
nterconnect Technology Using Alumium Oxide Etch St
op for High Performance SRAM and logic" pp.441〜44
4, 1993 ）に記載されている。
【００１０】
【発明が解決しようとする課題】本発明者は、自己整合
コンタクトを適用したＤＲＡＭのメモリセルの一部を構
成するメモリセル選択用ＭＩＳＦＥＴの製造方法におい
て、以下の問題点を見いだした。
コンタクトを適用したＤＲＡＭのメモリセルの一部を構
成するメモリセル選択用ＭＩＳＦＥＴの製造方法におい
て、以下の問題点を見いだした。
【００１１】すなわち、窒化シリコン膜２０に対する酸
化シリコン膜２６、２５およびＳＯＧ膜２４のエッチン
グレートは約９程度であるため、コンタクトホール２
８、２９を形成する際のエッチング条件の変動、ならび
に窒化シリコン膜２０、ＳＯＧ膜２４または酸化シリコ
ン膜２５、２６の膜厚などのプロセスバラツキを考慮す
ると、ｎ型半導体領域１９や素子分離溝５の上部を覆っ
ている窒化シリコン膜２０を除去することなしに、酸化
シリコン膜２６、２５およびＳＯＧ膜２４を除去するこ
とは難しい。さらに、ゲート酸化膜１３および素子分離
溝５内の酸化シリコン膜７に対する窒化シリコン膜２０
のエッチングレートは２〜３と小さいため、ｎ型半導体
領域１９や素子分離溝５を削ることなしに窒化シリコン
膜２０を除去することは難しい。また、ゲート電極１４
Ａの上部の窒化シリコン膜１５が削られてゲート電極１
４Ａが露出する可能性もある。
化シリコン膜２６、２５およびＳＯＧ膜２４のエッチン
グレートは約９程度であるため、コンタクトホール２
８、２９を形成する際のエッチング条件の変動、ならび
に窒化シリコン膜２０、ＳＯＧ膜２４または酸化シリコ
ン膜２５、２６の膜厚などのプロセスバラツキを考慮す
ると、ｎ型半導体領域１９や素子分離溝５の上部を覆っ
ている窒化シリコン膜２０を除去することなしに、酸化
シリコン膜２６、２５およびＳＯＧ膜２４を除去するこ
とは難しい。さらに、ゲート酸化膜１３および素子分離
溝５内の酸化シリコン膜７に対する窒化シリコン膜２０
のエッチングレートは２〜３と小さいため、ｎ型半導体
領域１９や素子分離溝５を削ることなしに窒化シリコン
膜２０を除去することは難しい。また、ゲート電極１４
Ａの上部の窒化シリコン膜１５が削られてゲート電極１
４Ａが露出する可能性もある。
【００１２】ゲート電極１４Ａと素子分離溝５に合わせ
ずれが生じた場合、素子分離溝５が深く削られると、素
子分離溝５の端部でｎ型半導体領域１９を形成していな
いｐ型ウエル１１にコンタクトホール２９が達し、コン
タクトホール２９の内部に形成されたプラグ３０がｎ型
半導体領域１９とｐ型ウエル１１とに接続されて接合リ
ークが生ずる。また、ゲート電極１４Ａが露出するとコ
ンタクトホール２８、２９の内部に形成されるプラグ３
０とゲート電極１４Ａが接続されてメモリセルの誤動作
が生じる。
ずれが生じた場合、素子分離溝５が深く削られると、素
子分離溝５の端部でｎ型半導体領域１９を形成していな
いｐ型ウエル１１にコンタクトホール２９が達し、コン
タクトホール２９の内部に形成されたプラグ３０がｎ型
半導体領域１９とｐ型ウエル１１とに接続されて接合リ
ークが生ずる。また、ゲート電極１４Ａが露出するとコ
ンタクトホール２８、２９の内部に形成されるプラグ３
０とゲート電極１４Ａが接続されてメモリセルの誤動作
が生じる。
【００１３】例えば、酸化シリコン膜２６、２５および
ＳＯＧ膜２４のオーバーエッチングを例えば３０％行な
うと、窒化シリコン膜２０に対する酸化シリコン膜２
６、２５およびＳＯＧ膜２４のエッチングレートを１０
とすると、ゲート電極１４Ａの上部の窒化シリコン膜１
５は約１２０ｎｍ残り、ｎ型半導体領域１９や素子分離
溝５の上部を覆っている窒化シリコン膜２０は約１０ｎ
ｍ残る。しかし、その後、上記窒化シリコン膜２０をエ
ッチングし、さらに、オーバーエッチングを例えば５０
％行なうと、ゲート電極１４Ａの上部の窒化シリコン膜
１５は約９０ｎｍ残りゲート電極１４Ａは露出しない
が、素子分離溝５を構成する酸化シリコン膜７に対する
窒化シリコン膜２０のエッチングレートを３としても、
素子分離溝５は７ｎｍ程度削れる。その後、ゲート酸化
膜１３を除去するエッチングを施すと、さらに、素子分
離溝５は深く削れてしまう。
ＳＯＧ膜２４のオーバーエッチングを例えば３０％行な
うと、窒化シリコン膜２０に対する酸化シリコン膜２
６、２５およびＳＯＧ膜２４のエッチングレートを１０
とすると、ゲート電極１４Ａの上部の窒化シリコン膜１
５は約１２０ｎｍ残り、ｎ型半導体領域１９や素子分離
溝５の上部を覆っている窒化シリコン膜２０は約１０ｎ
ｍ残る。しかし、その後、上記窒化シリコン膜２０をエ
ッチングし、さらに、オーバーエッチングを例えば５０
％行なうと、ゲート電極１４Ａの上部の窒化シリコン膜
１５は約９０ｎｍ残りゲート電極１４Ａは露出しない
が、素子分離溝５を構成する酸化シリコン膜７に対する
窒化シリコン膜２０のエッチングレートを３としても、
素子分離溝５は７ｎｍ程度削れる。その後、ゲート酸化
膜１３を除去するエッチングを施すと、さらに、素子分
離溝５は深く削れてしまう。
【００１４】本発明の目的は、半導体集積回路装置の信
頼度を向上することができる技術を提供することにあ
る。
頼度を向上することができる技術を提供することにあ
る。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】すなわち、本発明の半導体集積回路装置の
製造方法は、ＭＩＳＦＥＴのソース領域、ドレイン領域
に接するコンタクトホールを形成する際、まず、半導体
基板の表面に形成されたゲート絶縁膜の上部に導電膜お
よび膜厚１５０ｎｍ程度の第１の窒化シリコン膜を順次
堆積した後、第１の窒化シリコン膜および導電膜を順次
エッチングして上記導電膜によって構成されるゲート電
極を形成し、次いで、ゲート電極および素子分離溝の上
部に第１の窒化シリコン膜よりも薄い膜厚２０〜５０ｎ
ｍの第２の窒化シリコン膜を堆積する。次に、第２の窒
化シリコン膜の上部に酸化シリコン膜を堆積した後、第
２の窒化シリコン膜および第１の窒化シリコン膜をエッ
チングストッパとしてＭＩＳＦＥＴのソース領域、ドレ
イン領域の上部の酸化シリコン膜をエッチングした後、
続いて第２の窒化シリコン膜およびゲート絶縁膜を順次
エッチングして上記コンタクトホールを形成するもので
ある。
製造方法は、ＭＩＳＦＥＴのソース領域、ドレイン領域
に接するコンタクトホールを形成する際、まず、半導体
基板の表面に形成されたゲート絶縁膜の上部に導電膜お
よび膜厚１５０ｎｍ程度の第１の窒化シリコン膜を順次
堆積した後、第１の窒化シリコン膜および導電膜を順次
エッチングして上記導電膜によって構成されるゲート電
極を形成し、次いで、ゲート電極および素子分離溝の上
部に第１の窒化シリコン膜よりも薄い膜厚２０〜５０ｎ
ｍの第２の窒化シリコン膜を堆積する。次に、第２の窒
化シリコン膜の上部に酸化シリコン膜を堆積した後、第
２の窒化シリコン膜および第１の窒化シリコン膜をエッ
チングストッパとしてＭＩＳＦＥＴのソース領域、ドレ
イン領域の上部の酸化シリコン膜をエッチングした後、
続いて第２の窒化シリコン膜およびゲート絶縁膜を順次
エッチングして上記コンタクトホールを形成するもので
ある。
【００１８】上記した手段によれば、ゲート電極の上部
の第１の窒化シリコン膜の膜厚および素子分離溝の上部
を覆っている第２の窒化シリコン膜の膜厚をそれぞれ最
適化することによって、ゲート電極と素子分離溝の合わ
せずれが生じた場合での素子分離溝の削れ、およびゲー
ト電極の上部の第１の窒化シリコン膜の削れが共に最小
限に抑えられるので、素子分離溝の深い削れおよびゲー
ト電極の露出を防ぐことができる。
の第１の窒化シリコン膜の膜厚および素子分離溝の上部
を覆っている第２の窒化シリコン膜の膜厚をそれぞれ最
適化することによって、ゲート電極と素子分離溝の合わ
せずれが生じた場合での素子分離溝の削れ、およびゲー
ト電極の上部の第１の窒化シリコン膜の削れが共に最小
限に抑えられるので、素子分離溝の深い削れおよびゲー
ト電極の露出を防ぐことができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２０】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２１】本発明者が検討したＤＲＡＭのメモリセル
の一部を構成するメモリセル選択用ＭＩＳＦＥＴのｎ型
半導体領域に達するコンタクトホールの形成条件につい
て図１〜図３を用いて説明する。
の一部を構成するメモリセル選択用ＭＩＳＦＥＴのｎ型
半導体領域に達するコンタクトホールの形成条件につい
て図１〜図３を用いて説明する。
【００２２】図１（ａ）は、メモリセル選択用ＭＩＳＦ
ＥＴのゲート電極の上部の窒化シリコン膜の肩残膜およ
び素子分離溝の削れ量を計算するのに用いたメモリセル
選択用ＭＩＳＦＥＴの構造を説明するための半導体基板
の要部断面図である。
ＥＴのゲート電極の上部の窒化シリコン膜の肩残膜およ
び素子分離溝の削れ量を計算するのに用いたメモリセル
選択用ＭＩＳＦＥＴの構造を説明するための半導体基板
の要部断面図である。
【００２３】図において、キャップ−ＳｉＮ膜（キャッ
プ窒化シリコン膜）はゲート電極の上部に設けられた窒
化シリコン膜であり、ブランケットＳｉＮ膜（ブランケ
ット窒化シリコン膜）はゲート電極および素子分離溝の
上部を覆っている窒化シリコン膜である。また、コンタ
クト深さはコンタクトホールが形成される素子分離溝の
上部の酸化シリコン膜の厚さである。
プ窒化シリコン膜）はゲート電極の上部に設けられた窒
化シリコン膜であり、ブランケットＳｉＮ膜（ブランケ
ット窒化シリコン膜）はゲート電極および素子分離溝の
上部を覆っている窒化シリコン膜である。また、コンタ
クト深さはコンタクトホールが形成される素子分離溝の
上部の酸化シリコン膜の厚さである。
【００２４】図１（ｂ）は、キャップ−ＳｉＮ膜の膜厚
をパラメータとしたキャップ−ＳｉＮ膜の肩残膜と窒化
シリコン膜に対する酸化シリコン膜のエッチング選択比
との関係、および素子分離溝の削れ量と窒化シリコン膜
に対する酸化シリコン膜のエッチング選択比との関係を
示すグラフ図である。
をパラメータとしたキャップ−ＳｉＮ膜の肩残膜と窒化
シリコン膜に対する酸化シリコン膜のエッチング選択比
との関係、および素子分離溝の削れ量と窒化シリコン膜
に対する酸化シリコン膜のエッチング選択比との関係を
示すグラフ図である。
【００２５】図２は、コンタクト深さをパラメータとし
たキャップ−ＳｉＮ膜の肩残膜と窒化シリコン膜に対す
る酸化シリコン膜のエッチング選択比との関係、および
素子分離溝の削れ量と窒化シリコン膜に対する酸化シリ
コン膜のエッチング選択比との関係を示すグラフ図であ
る。
たキャップ−ＳｉＮ膜の肩残膜と窒化シリコン膜に対す
る酸化シリコン膜のエッチング選択比との関係、および
素子分離溝の削れ量と窒化シリコン膜に対する酸化シリ
コン膜のエッチング選択比との関係を示すグラフ図であ
る。
【００２６】図３は、ブランケットＳｉＮ膜の膜厚をパ
ラメータとしたキャップ−ＳｉＮ膜の肩残膜と窒化シリ
コン膜に対する酸化シリコン膜のエッチング選択比との
関係、および素子分離溝の削れ量と窒化シリコン膜に対
する酸化シリコン膜のエッチング選択比との関係を示す
グラフ図である。
ラメータとしたキャップ−ＳｉＮ膜の肩残膜と窒化シリ
コン膜に対する酸化シリコン膜のエッチング選択比との
関係、および素子分離溝の削れ量と窒化シリコン膜に対
する酸化シリコン膜のエッチング選択比との関係を示す
グラフ図である。
【００２７】図１〜図３から明らかなように、キャップ
−ＳｉＮ膜の肩残膜はキャップ−ＳｉＮ膜の膜厚に大き
く依存し、キャップ−ＳｉＮ膜の膜厚が厚くなるに従っ
てキャップ−ＳｉＮ膜の肩残膜は増加する。すなわち、
キャップ−ＳｉＮ膜の膜厚を厚くすることによって、窒
化シリコン膜に対する酸化シリコン膜のエッチング選択
比を低減することができる。また、素子分離溝の削れ量
はブランケットＳｉＮ膜の膜厚に依存し、ブランケット
ＳｉＮ膜の膜厚が薄くなるに従って素子分離溝の削れ量
は減少する。
−ＳｉＮ膜の肩残膜はキャップ−ＳｉＮ膜の膜厚に大き
く依存し、キャップ−ＳｉＮ膜の膜厚が厚くなるに従っ
てキャップ−ＳｉＮ膜の肩残膜は増加する。すなわち、
キャップ−ＳｉＮ膜の膜厚を厚くすることによって、窒
化シリコン膜に対する酸化シリコン膜のエッチング選択
比を低減することができる。また、素子分離溝の削れ量
はブランケットＳｉＮ膜の膜厚に依存し、ブランケット
ＳｉＮ膜の膜厚が薄くなるに従って素子分離溝の削れ量
は減少する。
【００２８】従って、自己整合コンタクトにおいては、
窒化シリコン膜に対する酸化シリコン膜のエッチング選
択比が低減してもキャップ−ＳｉＮ膜の肩残膜を厚く残
すためにはキャップ−ＳｉＮ膜の膜厚を厚くすることが
効果的であり、また、素子分離溝の削れ量を低減するに
はブランケットＳｉＮ膜の膜厚を薄くすることが効果的
であり、少なくともキャップ−ＳｉＮ膜の膜厚をプラン
ケットＳｉＮ膜の膜厚よりも厚くする必要がある。
窒化シリコン膜に対する酸化シリコン膜のエッチング選
択比が低減してもキャップ−ＳｉＮ膜の肩残膜を厚く残
すためにはキャップ−ＳｉＮ膜の膜厚を厚くすることが
効果的であり、また、素子分離溝の削れ量を低減するに
はブランケットＳｉＮ膜の膜厚を薄くすることが効果的
であり、少なくともキャップ−ＳｉＮ膜の膜厚をプラン
ケットＳｉＮ膜の膜厚よりも厚くする必要がある。
【００２９】次に、本発明の一実施の形態であるＤＲＡ
Ｍのメモリセルの製造方法を図４〜図４０に示す半導体
基板の要部断面図を用いて工程順に説明する。
Ｍのメモリセルの製造方法を図４〜図４０に示す半導体
基板の要部断面図を用いて工程順に説明する。
【００３０】まず、図４に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
【００３１】次に、図５に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
【００３２】次に、フォトレジスト膜４を除去した後、
図６に示すように、前記エッチングで溝５ａの内壁に生
じたダメージ層を除去するために、半導体基板１を８５
０〜９００℃程度でウェット酸化して溝５ａの内壁に膜
厚１０nm程度の薄い酸化シリコン膜６を形成した後、図
７に示すように、半導体基板１上に膜厚３００〜４００
nm程度の酸化シリコン膜７を堆積し、次いで半導体基板
１を１０００℃程度でドライ酸化することにより、溝５
ａに埋め込んだ酸化シリコン膜７の膜質を改善するため
のシンタリング（焼き締め）を行う。酸化シリコン膜７
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いた熱ＣＶＤ法で堆積す
る。
図６に示すように、前記エッチングで溝５ａの内壁に生
じたダメージ層を除去するために、半導体基板１を８５
０〜９００℃程度でウェット酸化して溝５ａの内壁に膜
厚１０nm程度の薄い酸化シリコン膜６を形成した後、図
７に示すように、半導体基板１上に膜厚３００〜４００
nm程度の酸化シリコン膜７を堆積し、次いで半導体基板
１を１０００℃程度でドライ酸化することにより、溝５
ａに埋め込んだ酸化シリコン膜７の膜質を改善するため
のシンタリング（焼き締め）を行う。酸化シリコン膜７
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いた熱ＣＶＤ法で堆積す
る。
【００３３】次に、図８に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図９に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、例えばメモリアレイと周辺回路の境
界部のように、相対的に広い面積の溝５ａの上部のみに
窒化シリコン膜８を残す。溝５ａの上部に残った窒化シ
リコン膜８は、次の工程で酸化シリコン膜７を化学的機
械研磨(Chemical Mechanical Polishing; ＣＭＰ) 法で
研磨して平坦化する際、相対的に広い面積の溝５ａの内
部の酸化シリコン膜７が相対的に狭い面積の溝５ａの内
部の酸化シリコン膜７に比べて深く研磨される現象（デ
ィッシング；dishing ）を防止するために形成される。
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図９に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、例えばメモリアレイと周辺回路の境
界部のように、相対的に広い面積の溝５ａの上部のみに
窒化シリコン膜８を残す。溝５ａの上部に残った窒化シ
リコン膜８は、次の工程で酸化シリコン膜７を化学的機
械研磨(Chemical Mechanical Polishing; ＣＭＰ) 法で
研磨して平坦化する際、相対的に広い面積の溝５ａの内
部の酸化シリコン膜７が相対的に狭い面積の溝５ａの内
部の酸化シリコン膜７に比べて深く研磨される現象（デ
ィッシング；dishing ）を防止するために形成される。
【００３４】次に、フォトレジスト膜９を除去した後、
図１０に示すように、窒化シリコン膜３、８をストッパ
に用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａ
の内部に残すことにより、素子分離溝５を形成する。
図１０に示すように、窒化シリコン膜３、８をストッパ
に用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａ
の内部に残すことにより、素子分離溝５を形成する。
【００３５】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１１に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰをイオン打ち込みしてｎ型ウエル１
２を形成する。また、このイオン打ち込みに続いて、Ｍ
ＩＳＦＥＴのしきい値電圧を調整するための不純物、例
えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１およびｎ型
ウエル１２にイオン打ち込みする。ｎ型半導体領域１０
は、入出力回路などから半導体基板１を通じてメモリア
レイのｐ型ウエル１１にノイズが侵入するのを防止する
ために形成される。
グで窒化シリコン膜３、８を除去した後、図１１に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰをイオン打ち込みしてｎ型ウエル１
２を形成する。また、このイオン打ち込みに続いて、Ｍ
ＩＳＦＥＴのしきい値電圧を調整するための不純物、例
えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１およびｎ型
ウエル１２にイオン打ち込みする。ｎ型半導体領域１０
は、入出力回路などから半導体基板１を通じてメモリア
レイのｐ型ウエル１１にノイズが侵入するのを防止する
ために形成される。
【００３６】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
【００３７】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）あ
るいはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理すること
によって、ゲート酸化膜１３と半導体基板１との界面に
窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜
１３が７nm程度まで薄くなると、半導体基板１との熱膨
張係数差に起因して両者の界面に生じる歪みが顕在化
し、ホットキャリアの発生を誘発する。半導体基板１と
の界面に偏析した窒素はこの歪みを緩和するので、上記
の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を向上
できる。
１３を形成した後、半導体基板１をＮＯ（酸化窒素）あ
るいはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理すること
によって、ゲート酸化膜１３と半導体基板１との界面に
窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜
１３が７nm程度まで薄くなると、半導体基板１との熱膨
張係数差に起因して両者の界面に生じる歪みが顕在化
し、ホットキャリアの発生を誘発する。半導体基板１と
の界面に偏析した窒素はこの歪みを緩和するので、上記
の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を向上
できる。
【００３８】次に、図１２に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして機能する。このゲート電極１４Ａ（ワード線
ＷＬ）の幅、すなわちゲート長は、メモリセル選択用Ｍ
ＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧
を一定値以上に確保できる許容範囲内の最小寸法（例え
ば0.２４μｍ）で構成される。また、隣接する２本のゲ
ート電極１４Ａ（ワード線ＷＬ）の間隔は、フォトリソ
グラフィの解像限界で決まる最小寸法（例えば0.２２μ
ｍ）で構成される。ゲート電極１４Ｂおよびゲート電極
１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして機能する。このゲート電極１４Ａ（ワード線
ＷＬ）の幅、すなわちゲート長は、メモリセル選択用Ｍ
ＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧
を一定値以上に確保できる許容範囲内の最小寸法（例え
ば0.２４μｍ）で構成される。また、隣接する２本のゲ
ート電極１４Ａ（ワード線ＷＬ）の間隔は、フォトリソ
グラフィの解像限界で決まる最小寸法（例えば0.２２μ
ｍ）で構成される。ゲート電極１４Ｂおよびゲート電極
１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００３９】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした膜厚７０nm程度の多結晶シリコ
ン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその
上部に膜厚５０nm程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度の窒化シ
リコン膜１５をＣＶＤ法で堆積した後、フォトレジスト
膜１６をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層には、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした膜厚７０nm程度の多結晶シリコ
ン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその
上部に膜厚５０nm程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度の窒化シ
リコン膜１５をＣＶＤ法で堆積した後、フォトレジスト
膜１６をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層には、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。
【００４０】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４Ａ（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくと
もワード線遅延を低減できるので、メモリセルの上部に
形成される配線層の数を１層減らすことができる。
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４Ａ（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくと
もワード線遅延を低減できるので、メモリセルの上部に
形成される配線層の数を１層減らすことができる。
【００４１】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度で酸化するこ
とによって、削れたゲート酸化膜１３の膜質を改善す
る。
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度で酸化するこ
とによって、削れたゲート酸化膜１３の膜質を改善す
る。
【００４２】次に、図１３に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００４３】次に、図１４に示すように、半導体基板１
上にＣＶＤ法で、上記窒化シリコン膜１５よりも薄い膜
厚２０nm程度の窒化シリコン膜２０を堆積した後、図１
５に示すように、メモリアレイの窒化シリコン膜２０を
フォトレジスト膜２１で覆い、周辺回路の窒化シリコン
膜２０を異方性エッチングすることにより、ゲート電極
１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２０ａ
を形成する。このエッチングは、ゲート酸化膜１３や素
子分離溝５に埋め込まれた酸化シリコン膜７の削れ量を
最少とするために、酸化シリコン膜に対する窒化シリコ
ン膜２０のエッチングレートが大きくなるようなエッチ
ングガスを使用して行う。また、ゲート電極１４Ｂ、１
４Ｃ上の窒化シリコン膜１５の削れ量を最少とするため
に、オーバーエッチング量を必要最小限にとどめるよう
にする。
上にＣＶＤ法で、上記窒化シリコン膜１５よりも薄い膜
厚２０nm程度の窒化シリコン膜２０を堆積した後、図１
５に示すように、メモリアレイの窒化シリコン膜２０を
フォトレジスト膜２１で覆い、周辺回路の窒化シリコン
膜２０を異方性エッチングすることにより、ゲート電極
１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２０ａ
を形成する。このエッチングは、ゲート酸化膜１３や素
子分離溝５に埋め込まれた酸化シリコン膜７の削れ量を
最少とするために、酸化シリコン膜に対する窒化シリコ
ン膜２０のエッチングレートが大きくなるようなエッチ
ングガスを使用して行う。また、ゲート電極１４Ｂ、１
４Ｃ上の窒化シリコン膜１５の削れ量を最少とするため
に、オーバーエッチング量を必要最小限にとどめるよう
にする。
【００４４】次に、フォトレジスト膜２１を除去した
後、図１６に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にｐチャネル型ＭＩＳＦＥＴＱｐおよびｎ
チャネル型ＭＩＳＦＥＴＱｎが形成される。
後、図１６に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にｐチャネル型ＭＩＳＦＥＴＱｐおよびｎ
チャネル型ＭＩＳＦＥＴＱｎが形成される。
【００４５】次に、図１７に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
【００４６】次に、図１８に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００４７】次に、図１９に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、酸化シリ
コン膜２６に代えてＰＳＧ(Phospho Silicate Glass)膜
を堆積してもよい。
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、酸化シリ
コン膜２６に代えてＰＳＧ(Phospho Silicate Glass)膜
を堆積してもよい。
【００４８】次に、図２０に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行う。
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行う。
【００４９】続いて、図２１に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。このエッチングは、酸化シリコン膜（ゲ
ート酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５のエッチングレートが
大きくなるような条件で行う。さらに、ゲート電極１４
Ａの上部の窒化シリコン膜１５の膜厚およびｎ型半導体
領域１９や素子分離溝５の上部を覆う窒化シリコン膜２
０の膜厚を最適化することによって、ゲート電極１４Ａ
の上部の窒化シリコン膜１５の削れおよびｎ型半導体領
域１９や素子分離溝５の削れが共に最小限に抑えられて
いるので、ゲート電極１４Ａの露出または素子分離溝５
の深い削れに起因した接合リークを防ぐことができる。
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。このエッチングは、酸化シリコン膜（ゲ
ート酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５のエッチングレートが
大きくなるような条件で行う。さらに、ゲート電極１４
Ａの上部の窒化シリコン膜１５の膜厚およびｎ型半導体
領域１９や素子分離溝５の上部を覆う窒化シリコン膜２
０の膜厚を最適化することによって、ゲート電極１４Ａ
の上部の窒化シリコン膜１５の削れおよびｎ型半導体領
域１９や素子分離溝５の削れが共に最小限に抑えられて
いるので、ゲート電極１４Ａの露出または素子分離溝５
の深い削れに起因した接合リークを防ぐことができる。
【００５０】次に、フォトレジスト膜２７を除去した
後、図２２に示すように、コンタクトホール２８、２９
の内部にプラグ３０を形成する。プラグ３０は、酸化シ
リコン膜２６の上部にｎ型不純物（例えばＰ（リン））
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタ
クトホール２８、２９の内部に残すことにより形成す
る。
後、図２２に示すように、コンタクトホール２８、２９
の内部にプラグ３０を形成する。プラグ３０は、酸化シ
リコン膜２６の上部にｎ型不純物（例えばＰ（リン））
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタ
クトホール２８、２９の内部に残すことにより形成す
る。
【００５１】次に、図２３に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。また、この熱処理によ
って、プラグ３０を構成する多結晶シリコン膜中のｎ型
不純物がコンタクトホール２８、２９の底部からメモリ
セル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソ
ース、ドレイン）に拡散し、ｎ型半導体領域１９が低抵
抗化される。
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。また、この熱処理によ
って、プラグ３０を構成する多結晶シリコン膜中のｎ型
不純物がコンタクトホール２８、２９の底部からメモリ
セル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソ
ース、ドレイン）に拡散し、ｎ型半導体領域１９が低抵
抗化される。
【００５２】次に、図２４に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２５に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２５に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【００５３】次に、フォトレジスト膜３３を除去した
後、図２６に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬと周辺回路の第１層配線３８、３９とを形
成する。ビット線ＢＬおよび第１層配線３８、３９は、
例えば酸化シリコン膜３１の上部に膜厚５０nm程度のＴ
ｉ膜と膜厚５０nm程度のＴｉＮ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と
膜厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で
堆積した後、フォトレジスト膜４１をマスクにしてこれ
らの膜をパターニングすることにより形成する。
後、図２６に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬと周辺回路の第１層配線３８、３９とを形
成する。ビット線ＢＬおよび第１層配線３８、３９は、
例えば酸化シリコン膜３１の上部に膜厚５０nm程度のＴ
ｉ膜と膜厚５０nm程度のＴｉＮ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と
膜厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で
堆積した後、フォトレジスト膜４１をマスクにしてこれ
らの膜をパターニングすることにより形成する。
【００５４】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 （チタンシリサイド）層４２が形成される。これ
により、ｎ+ 型半導体領域２３およびｐ+型半導体領域
２２に接続される配線（ビット線ＢＬ、第１層配線３
８、３９）のコンタクト抵抗を低減することができる。
また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成す
ることにより、そのシート抵抗を２Ω／□以下にまで低
減できるので、ビット線ＢＬと周辺回路の第１層配線３
８、３９とを同一工程で同時に形成することができる。
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 （チタンシリサイド）層４２が形成される。これ
により、ｎ+ 型半導体領域２３およびｐ+型半導体領域
２２に接続される配線（ビット線ＢＬ、第１層配線３
８、３９）のコンタクト抵抗を低減することができる。
また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成す
ることにより、そのシート抵抗を２Ω／□以下にまで低
減できるので、ビット線ＢＬと周辺回路の第１層配線３
８、３９とを同一工程で同時に形成することができる。
【００５５】次に、フォトレジスト膜４１を除去した
後、図２７に示すように、ビット線ＢＬおよび第１層配
線３８、３９の側壁にサイドウォールスペーサ４３を形
成する。サイドウォールスペーサ４３は、ビット線ＢＬ
および第１層配線３８、３９の上部にＣＶＤ法で窒化シ
リコン膜を堆積した後、この窒化シリコン膜を異方性エ
ッチングして形成する。
後、図２７に示すように、ビット線ＢＬおよび第１層配
線３８、３９の側壁にサイドウォールスペーサ４３を形
成する。サイドウォールスペーサ４３は、ビット線ＢＬ
および第１層配線３８、３９の上部にＣＶＤ法で窒化シ
リコン膜を堆積した後、この窒化シリコン膜を異方性エ
ッチングして形成する。
【００５６】次に、図２８に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布した後、半導体基板１を８
００℃、１分程度熱処理してＳＯＧ膜４４をシンタリン
グ（焼き締め）する。
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布した後、半導体基板１を８
００℃、１分程度熱処理してＳＯＧ膜４４をシンタリン
グ（焼き締め）する。
【００５７】次に、図２９に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００５８】次に、図３０に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
【００５９】次に、図３１に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
大きくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
大きくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【００６０】次に、フォトレジスト膜４７を除去した
後、図３２に示すように、スルーホール４８の内部にプ
ラグ４９を形成する。プラグ４９は、酸化シリコン膜４
６の上部にｎ型不純物（例えばＰ（リン））をドープし
た多結晶シリコン膜をＣＶＤ法で堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール４８の内
部に残すことにより形成する。
後、図３２に示すように、スルーホール４８の内部にプ
ラグ４９を形成する。プラグ４９は、酸化シリコン膜４
６の上部にｎ型不純物（例えばＰ（リン））をドープし
た多結晶シリコン膜をＣＶＤ法で堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール４８の内
部に残すことにより形成する。
【００６１】次に、図３３に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして利用される。
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして利用される。
【００６２】次に、フォトレジスト膜５２を除去した
後、図３４に示すように、窒化シリコン膜５１の上部に
膜厚1.３μｍ程度の酸化シリコン膜５３を堆積し、フォ
トレジスト膜５４をマスクにしたドライエッチングで酸
化シリコン膜５３および窒化シリコン膜５１を除去する
ことにより、スルーホール４８の上部に溝５５を形成す
る。このとき同時に、メモリアレイの周囲にメモリアレ
イを取り囲む枠状の溝５５ａを形成する。酸化シリコン
膜５３は、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積する。
後、図３４に示すように、窒化シリコン膜５１の上部に
膜厚1.３μｍ程度の酸化シリコン膜５３を堆積し、フォ
トレジスト膜５４をマスクにしたドライエッチングで酸
化シリコン膜５３および窒化シリコン膜５１を除去する
ことにより、スルーホール４８の上部に溝５５を形成す
る。このとき同時に、メモリアレイの周囲にメモリアレ
イを取り囲む枠状の溝５５ａを形成する。酸化シリコン
膜５３は、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積する。
【００６３】次に、フォトレジスト膜５４を除去した
後、図３５に示すように、酸化シリン膜５３の上部にｎ
型不純物（例えばＰ（リン））をドープした膜厚６０nm
程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。こ
の多結晶シリコン膜５６は、情報蓄積用容量素子の下部
電極材料として使用される。
後、図３５に示すように、酸化シリン膜５３の上部にｎ
型不純物（例えばＰ（リン））をドープした膜厚６０nm
程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。こ
の多結晶シリコン膜５６は、情報蓄積用容量素子の下部
電極材料として使用される。
【００６４】次に、図３６に示すように、多結晶シリコ
ン膜５５の上部にＳＯＧ膜５７をスピン塗布する。この
ＳＯＧ膜５７の膜厚は0.３μｍ程度で、ＳＯＧ膜が流動
することにより、溝５５，５５ａを埋め込む。その後、
図３７に示すように、ＳＯＧ膜５７をエッチバックし、
さらに酸化シリコン膜５３の上部の多結晶シリコン膜５
６をエッチバックすることにより、溝５５、５５ａの内
側（内壁および底部）に多結晶シリコン膜５６を残す。
ン膜５５の上部にＳＯＧ膜５７をスピン塗布する。この
ＳＯＧ膜５７の膜厚は0.３μｍ程度で、ＳＯＧ膜が流動
することにより、溝５５，５５ａを埋め込む。その後、
図３７に示すように、ＳＯＧ膜５７をエッチバックし、
さらに酸化シリコン膜５３の上部の多結晶シリコン膜５
６をエッチバックすることにより、溝５５、５５ａの内
側（内壁および底部）に多結晶シリコン膜５６を残す。
【００６５】次に、図３８に示すように、周辺回路領域
の酸化シリコン膜５３を覆うフォトレジスト膜５８をマ
スクに溝５５の内部のＳＯＧ膜５７と溝５５の隙間の酸
化シリコン膜５３をウェットエッチングして情報蓄積用
容量素子の下部電極６０を形成する。このとき、溝５５
の隙間には窒化シリコン膜５１が残っているので、その
下部の酸化シリコン膜４６がエッチングされることはな
い。また、周辺回路領域の酸化シリコン膜５３を覆うフ
ォトレジスト膜５８は、その一端をメモリアレイの最も
外側に形成される下部電極６０と周辺回路領域との境界
部、すなわち溝５５ａの上部に配置する。このようにす
ると、フォトレジスト膜５８の端部に合わせずれが生じ
た場合でも、メモリアレイの最も外側に形成される下部
電極６０の溝５５の内部にＳＯＧ膜５７が残ったり、周
辺回路領域の酸化シリコン膜５３がエッチングされたり
することはない。
の酸化シリコン膜５３を覆うフォトレジスト膜５８をマ
スクに溝５５の内部のＳＯＧ膜５７と溝５５の隙間の酸
化シリコン膜５３をウェットエッチングして情報蓄積用
容量素子の下部電極６０を形成する。このとき、溝５５
の隙間には窒化シリコン膜５１が残っているので、その
下部の酸化シリコン膜４６がエッチングされることはな
い。また、周辺回路領域の酸化シリコン膜５３を覆うフ
ォトレジスト膜５８は、その一端をメモリアレイの最も
外側に形成される下部電極６０と周辺回路領域との境界
部、すなわち溝５５ａの上部に配置する。このようにす
ると、フォトレジスト膜５８の端部に合わせずれが生じ
た場合でも、メモリアレイの最も外側に形成される下部
電極６０の溝５５の内部にＳＯＧ膜５７が残ったり、周
辺回路領域の酸化シリコン膜５３がエッチングされたり
することはない。
【００６６】次に、フォトレジスト膜５８を除去し、次
いで下部電極２０を構成する多結晶シリコン膜（５６）
の酸化を防止するために、半導体基板１をアンモニア雰
囲気中、８００℃程度で熱処理して多結晶シリコン膜
（５６）の表面を窒化した後、図３９に示すように、下
部電極６０の上部に膜厚２０nm程度のＴａ2 Ｏ5(酸化タ
ンタル）膜６１をＣＶＤ法で堆積し、次いで半導体基板
１を８００℃程度で熱処理してＴａ2 Ｏ5 膜６１の欠陥
を修復する。このＴａ2 Ｏ5 膜６１は、情報蓄積用容量
素子の容量絶縁膜材料として使用される。
いで下部電極２０を構成する多結晶シリコン膜（５６）
の酸化を防止するために、半導体基板１をアンモニア雰
囲気中、８００℃程度で熱処理して多結晶シリコン膜
（５６）の表面を窒化した後、図３９に示すように、下
部電極６０の上部に膜厚２０nm程度のＴａ2 Ｏ5(酸化タ
ンタル）膜６１をＣＶＤ法で堆積し、次いで半導体基板
１を８００℃程度で熱処理してＴａ2 Ｏ5 膜６１の欠陥
を修復する。このＴａ2 Ｏ5 膜６１は、情報蓄積用容量
素子の容量絶縁膜材料として使用される。
【００６７】次に、図４０に示すように、Ｔａ2 Ｏ5 膜
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが完成する。
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが完成する。
【００６８】その後、例えばＴｉ膜とＡｌ（アルミニウ
ム）膜とＴｉＮ膜との積層膜からなる第２層配線を形成
し、次いで、例えばＴｉ膜とＡｌ膜とＴｉＮ膜との積層
膜からなる第３層配線を形成した後、第３層配線の上部
にパッシベーション膜を堆積するが、その図示は省略す
る。以上の工程により、本実施の形態のＤＲＡＭが略完
成する。
ム）膜とＴｉＮ膜との積層膜からなる第２層配線を形成
し、次いで、例えばＴｉ膜とＡｌ膜とＴｉＮ膜との積層
膜からなる第３層配線を形成した後、第３層配線の上部
にパッシベーション膜を堆積するが、その図示は省略す
る。以上の工程により、本実施の形態のＤＲＡＭが略完
成する。
【００６９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７０】たとえば、前記実施の形態では、ＤＲＡＭ
の製造方法に適した場合について説明したが、ＭＩＳＦ
ＥＴを有するいかなる半導体集積回路装置の製造方法に
適用可能である。
の製造方法に適した場合について説明したが、ＭＩＳＦ
ＥＴを有するいかなる半導体集積回路装置の製造方法に
適用可能である。
【００７１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７２】本発明によれば、メモリセル選択用ＭＩＳ
ＦＥＴのソース、ドレイン領域に接続されるコンタクト
ホールを形成する際、ゲート電極と素子分離溝の合わせ
ずれが生じた場合でも素子分離溝が深く削れにくくな
り、素子分離溝の端部での接合リークが防止でき、ま
た、上記コンタクトホールがゲート電極に接続されるこ
とがないのでメモリセルの誤動作を防ぐことができて、
半導体集積回路装置の信頼度を向上することができる。
ＦＥＴのソース、ドレイン領域に接続されるコンタクト
ホールを形成する際、ゲート電極と素子分離溝の合わせ
ずれが生じた場合でも素子分離溝が深く削れにくくな
り、素子分離溝の端部での接合リークが防止でき、ま
た、上記コンタクトホールがゲート電極に接続されるこ
とがないのでメモリセルの誤動作を防ぐことができて、
半導体集積回路装置の信頼度を向上することができる。
【図１】（ａ）はメモリセル選択用ＭＩＳＦＥＴのゲー
ト電極の上部のキャップ−ＳｉＮ膜の肩残膜および素子
分離溝の削れ量を計算するのに用いたメモリセル選択用
ＭＩＳＦＥＴの構造を説明するための半導体基板の要部
断面図であり、（ｂ）は本発明者が検討したキャップ−
ＳｉＮ膜の膜厚をパラメータとしたキャップ−ＳｉＮ膜
の肩残膜と窒化シリコン膜に対する酸化シリコン膜のエ
ッチング選択比との関係、および素子分離溝の削れ量と
窒化シリコン膜に対する酸化シリコン膜のエッチング選
択比との関係を示すグラフ図である。
ト電極の上部のキャップ−ＳｉＮ膜の肩残膜および素子
分離溝の削れ量を計算するのに用いたメモリセル選択用
ＭＩＳＦＥＴの構造を説明するための半導体基板の要部
断面図であり、（ｂ）は本発明者が検討したキャップ−
ＳｉＮ膜の膜厚をパラメータとしたキャップ−ＳｉＮ膜
の肩残膜と窒化シリコン膜に対する酸化シリコン膜のエ
ッチング選択比との関係、および素子分離溝の削れ量と
窒化シリコン膜に対する酸化シリコン膜のエッチング選
択比との関係を示すグラフ図である。
【図２】本発明者が検討したコンタクト深さをパラメー
タとしたキャップ−ＳｉＮ膜の肩残膜と窒化シリコン膜
に対する酸化シリコン膜のエッチング選択比との関係、
および素子分離溝の削れ量と窒化シリコン膜に対する酸
化シリコン膜のエッチング選択比との関係を示すグラフ
図である。
タとしたキャップ−ＳｉＮ膜の肩残膜と窒化シリコン膜
に対する酸化シリコン膜のエッチング選択比との関係、
および素子分離溝の削れ量と窒化シリコン膜に対する酸
化シリコン膜のエッチング選択比との関係を示すグラフ
図である。
【図３】本発明者が検討したブランケットＳｉＮ膜の膜
厚をパラメータとしたキャップ−ＳｉＮ膜の肩残膜と窒
化シリコン膜に対する酸化シリコン膜のエッチング選択
比との関係、および素子分離溝の削れ量と窒化シリコン
膜に対する酸化シリコン膜のエッチング選択比との関係
を示すグラフ図である。
厚をパラメータとしたキャップ−ＳｉＮ膜の肩残膜と窒
化シリコン膜に対する酸化シリコン膜のエッチング選択
比との関係、および素子分離溝の削れ量と窒化シリコン
膜に対する酸化シリコン膜のエッチング選択比との関係
を示すグラフ図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】従来の自己整合によって形成されるコンタク
トホールの製造方法を示す半導体基板の要部断面図であ
る。
トホールの製造方法を示す半導体基板の要部断面図であ
る。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ａ 溝 ５ 素子分離溝 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ ゲート電極 １４Ｂ ゲート電極 １４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ（スピンオングラス）膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４ コンタクトホール ３５ コンタクトホール ３６ コンタクトホール ３７ コンタクトホール ３８ 第１層配線 ３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 （チタンシリサイド）層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５ａ 溝 ５６ 多結晶シリコン膜 ５７ ＳＯＧ膜 ５８ フォトレジスト膜 ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜 ６３ フォトレジスト膜 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｃ 情報蓄積用容量素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 榎本 裕之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (4)
- 【請求項１】 ＭＩＳＦＥＴのソース領域、ドレイン領
域に接するコンタクトホールを形成する半導体集積回路
装置の製造方法であって、(a).半導体基板の表面に形成
されたゲート絶縁膜の上部に導電膜および第１の絶縁膜
を順次堆積した後、前記第１の絶縁膜および前記導電膜
を順次エッチングして前記導電膜によって構成されるゲ
ート電極を形成する工程と、(b).前記半導体基板上に前
記第１の絶縁膜よりも薄い第２の絶縁膜を堆積する工程
と、(c).前記半導体基板上に第３の絶縁膜を堆積する工
程と、(d).前記第２の絶縁膜および前記第１の絶縁膜を
エッチングストッパとして、前記ＭＩＳＦＥＴのソース
領域、ドレイン領域の上部の前記第３の絶縁膜をエッチ
ングした後、前記第２の絶縁膜および前記ゲート絶縁膜
を順次エッチングして前記コンタクトホールを形成する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１の絶縁膜および前記第２の絶
縁膜は窒化シリコン膜によって構成され、前記第３の絶
縁膜は酸化シリコン膜によって構成されることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法において、前記第１の絶縁膜の膜厚は１５０ｎｍ
以上であり、前記第２の絶縁膜の膜厚は２０〜５０ｎｍ
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法において、前記ＭＩＳＦＥＴはＤＲＡＭのメモリ
セルの一部を構成するメモリセル選択用ＭＩＳＦＥＴで
あることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172653A JPH1117147A (ja) | 1997-06-27 | 1997-06-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172653A JPH1117147A (ja) | 1997-06-27 | 1997-06-27 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117147A true JPH1117147A (ja) | 1999-01-22 |
Family
ID=15945892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172653A Pending JPH1117147A (ja) | 1997-06-27 | 1997-06-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117147A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6632750B2 (en) | 2000-07-31 | 2003-10-14 | Hitachi, Ltd. | Manufacturing method of semiconductor integrated circuit device |
| US6905982B2 (en) | 2001-05-15 | 2005-06-14 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
| JP2012238627A (ja) * | 2011-05-10 | 2012-12-06 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2017017359A (ja) * | 1999-10-13 | 2017-01-19 | ソニー株式会社 | 半導体装置およびその製造方法 |
-
1997
- 1997-06-27 JP JP9172653A patent/JPH1117147A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017017359A (ja) * | 1999-10-13 | 2017-01-19 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US6632750B2 (en) | 2000-07-31 | 2003-10-14 | Hitachi, Ltd. | Manufacturing method of semiconductor integrated circuit device |
| US6812165B2 (en) | 2000-07-31 | 2004-11-02 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| US6905982B2 (en) | 2001-05-15 | 2005-06-14 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
| JP2012238627A (ja) * | 2011-05-10 | 2012-12-06 | Lapis Semiconductor Co Ltd | 半導体装置の製造方法及び半導体装置 |
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