JPH1126715A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1126715A JPH1126715A JP9173367A JP17336797A JPH1126715A JP H1126715 A JPH1126715 A JP H1126715A JP 9173367 A JP9173367 A JP 9173367A JP 17336797 A JP17336797 A JP 17336797A JP H1126715 A JPH1126715 A JP H1126715A
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Abstract
(57)【要約】
【課題】 チップサイズを増やすことなく、メモリセル
選択用ＭＩＳＦＥＴの上部に配置された情報蓄積用容量
素子の上部電極と給電用の配線とを接続するスルーホー
ルの加工精度を向上させる。 【解決手段】 ＤＲＡＭの周辺回路領域にメモリセルの
情報蓄積用容量素子Ｃの高さに相当する厚い酸化シリコ
ン膜５３を堆積することによってメモリアレイと周辺回
路領域との段差を解消すると共にメモリアレイと周辺回
路領域との境界部を平坦化し、この平坦な境界部に形成
された長溝５５ａの真上に形成したスルーホール７４を
通じて給電用の第３層配線７８と情報蓄積用容量素子Ｃ
の上部電極とを電気的に接続する。
選択用ＭＩＳＦＥＴの上部に配置された情報蓄積用容量
素子の上部電極と給電用の配線とを接続するスルーホー
ルの加工精度を向上させる。 【解決手段】 ＤＲＡＭの周辺回路領域にメモリセルの
情報蓄積用容量素子Ｃの高さに相当する厚い酸化シリコ
ン膜５３を堆積することによってメモリアレイと周辺回
路領域との段差を解消すると共にメモリアレイと周辺回
路領域との境界部を平坦化し、この平坦な境界部に形成
された長溝５５ａの真上に形成したスルーホール７４を
通じて給電用の第３層配線７８と情報蓄積用容量素子Ｃ
の上部電極とを電気的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成される。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】メモリセル選択用ＭＩＳＦＥＴは、周囲を
素子分離領域で囲まれた活性領域に形成され、主として
ゲート酸化膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域に
より構成される。ビット線は、メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、その延在方向に隣接する２個
のメモリセル選択用ＭＩＳＦＥＴによって共有されるソ
ース、ドレインの一方と電気的に接続される。情報蓄積
用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの
上部に配置され、そのソース、ドレインの他方と電気的
に接続される。
素子分離領域で囲まれた活性領域に形成され、主として
ゲート酸化膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域に
より構成される。ビット線は、メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、その延在方向に隣接する２個
のメモリセル選択用ＭＩＳＦＥＴによって共有されるソ
ース、ドレインの一方と電気的に接続される。情報蓄積
用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの
上部に配置され、そのソース、ドレインの他方と電気的
に接続される。
【０００４】情報蓄積用容量素子の一方の電極（上部電
極）には、その上部の絶縁膜に形成されたスルーホール
を通じて給電用のメタル配線が接続される。情報蓄積用
容量素子の上部電極は、メモリアレイ全域を覆うように
形成され、複数のメモリセルによって共有される。従っ
て、給電用のメタル配線と上部電極とを接続するスルー
ホールは、通常、メモリアレイの端部に配置される。な
お、給電用のメタル配線と上部電極とを接続するスルー
ホールをメモリアレイの端部に配置したＤＲＡＭについ
ては、特開平９−６４３０３０号公報に記載されてい
る。
極）には、その上部の絶縁膜に形成されたスルーホール
を通じて給電用のメタル配線が接続される。情報蓄積用
容量素子の上部電極は、メモリアレイ全域を覆うように
形成され、複数のメモリセルによって共有される。従っ
て、給電用のメタル配線と上部電極とを接続するスルー
ホールは、通常、メモリアレイの端部に配置される。な
お、給電用のメタル配線と上部電極とを接続するスルー
ホールをメモリアレイの端部に配置したＤＲＡＭについ
ては、特開平９−６４３０３０号公報に記載されてい
る。
【０００５】
【発明が解決しようとする課題】メモリセル選択用ＭＩ
ＳＦＥＴの上部に情報蓄積用容量素子を配置するＤＲＡ
Ｍは、メモリアレイと周辺回路領域との間に、ほぼ情報
蓄積用容量素子の高さ分に相当する段差が発生する。そ
のため、前述した給電用のＡｌ配線と上部電極とを接続
するスルーホールが配置されるメモリアレイの端部は、
メモリアレイから周辺回路領域に沿って下降する急峻な
傾斜面となる。
ＳＦＥＴの上部に情報蓄積用容量素子を配置するＤＲＡ
Ｍは、メモリアレイと周辺回路領域との間に、ほぼ情報
蓄積用容量素子の高さ分に相当する段差が発生する。そ
のため、前述した給電用のＡｌ配線と上部電極とを接続
するスルーホールが配置されるメモリアレイの端部は、
メモリアレイから周辺回路領域に沿って下降する急峻な
傾斜面となる。
【０００６】しかし、このような急峻な傾斜面にスルー
ホールを配置すると、フォトリソグラフィ時に露光光の
焦点ずれが生じたり、傾斜面にエッチング残りが生じた
りするために、スルーホールを精度良く形成することが
できず、給電用のＡｌ配線と上部電極との接続信頼性が
低下する。
ホールを配置すると、フォトリソグラフィ時に露光光の
焦点ずれが生じたり、傾斜面にエッチング残りが生じた
りするために、スルーホールを精度良く形成することが
できず、給電用のＡｌ配線と上部電極との接続信頼性が
低下する。
【０００７】他方、上記の問題を解決するために、メモ
リアレイの端部からある程度の距離をおいた緩やかな傾
斜面にスルーホールを配置しようとすると、メモリアレ
イと周辺回路領域との境界部に傾斜を緩和するための十
分なスペースを確保しなければならないので、チップサ
イズが大きくなってしまうという問題が生じる。
リアレイの端部からある程度の距離をおいた緩やかな傾
斜面にスルーホールを配置しようとすると、メモリアレ
イと周辺回路領域との境界部に傾斜を緩和するための十
分なスペースを確保しなければならないので、チップサ
イズが大きくなってしまうという問題が生じる。
【０００８】本発明の目的は、メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置された情報蓄積用容量素子の上部電
極と給電用の配線とを接続するスルーホールが配置され
る領域の面積を縮小してチップサイズを縮小することの
できる技術を提供することにある。
ＦＥＴの上部に配置された情報蓄積用容量素子の上部電
極と給電用の配線とを接続するスルーホールが配置され
る領域の面積を縮小してチップサイズを縮小することの
できる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳＦＥＴとこれに直列に接続された
情報蓄積用容量素子とでメモリセルを構成し、前記情報
蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥＴの
上部に配置したＤＲＡＭを有し、メモリアレイに隣接す
る周辺回路領域に前記情報蓄積用容量素子の高さに相当
する膜厚の絶縁膜を形成する共に、前記メモリアレイと
前記周辺回路領域との境界部に前記メモリアレイを囲む
長溝を形成し、前記情報蓄積用容量素子の上部電極とこ
の上部電極に所定の電源を供給する配線とを接続するス
ルーホールを前記メモリアレイと前記周辺回路領域との
境界部に形成する。
モリセル選択用ＭＩＳＦＥＴとこれに直列に接続された
情報蓄積用容量素子とでメモリセルを構成し、前記情報
蓄積用容量素子を前記メモリセル選択用ＭＩＳＦＥＴの
上部に配置したＤＲＡＭを有し、メモリアレイに隣接す
る周辺回路領域に前記情報蓄積用容量素子の高さに相当
する膜厚の絶縁膜を形成する共に、前記メモリアレイと
前記周辺回路領域との境界部に前記メモリアレイを囲む
長溝を形成し、前記情報蓄積用容量素子の上部電極とこ
の上部電極に所定の電源を供給する配線とを接続するス
ルーホールを前記メモリアレイと前記周辺回路領域との
境界部に形成する。
【００１２】（２）本発明の半導体集積回路装置は、前
記スルーホールを前記長溝の真上に形成する。
記スルーホールを前記長溝の真上に形成する。
【００１３】（３）本発明の半導体集積回路装置は、前
記上部電極と前記配線とを前記スルーホールの側壁で電
気的に接続する。
記上部電極と前記配線とを前記スルーホールの側壁で電
気的に接続する。
【００１４】（４）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、前記情報蓄積用容量素子を前記メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴを形
成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成す
る工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路のＭＩＳＦＥＴの上部に、後の工程で形成さ
れる情報蓄積用容量素子の高さに相当する膜厚の第１絶
縁膜を堆積する工程、（ｃ）メモリアレイの前記第１絶
縁膜を開孔して溝を形成すると共に、メモリアレイと周
辺回路領域との境界部の前記第１絶縁膜を開孔して前記
メモリアレイを囲む長溝を形成する工程、（ｄ）前記溝
および前記長溝の内部を含む前記第１絶縁膜の上部に、
情報蓄積用容量素子の下部電極を構成する第１導電膜を
堆積した後、前記第１導電膜の上部に前記溝および前記
長溝を埋め込むのに十分な膜厚の第２絶縁膜を堆積する
工程、（ｅ）前記第２絶縁膜をエッチングして前記第１
絶縁膜の上部の前記第１導電膜を露出させた後、前記第
１絶縁膜の上部の前記第１導電膜をエッチングすること
により、前記溝および前記長溝の内部のみに前記第１導
電膜を残す工程、（ｆ）周辺回路領域を覆うフォトレジ
スト膜をマスクにして前記溝とこれに隣接する溝との隙
間の前記第１絶縁膜および前記溝の内部の前記第２絶縁
膜をエッチングすることにより、上方に開孔部を有する
筒形の下部電極を形成する工程、（ｇ）前記下部電極の
上部に第３絶縁膜および第２導電膜を堆積した後、前記
第２導電膜および前記第２絶縁膜をパターニングするこ
とにより、前記第１導電膜からなる下部電極と、前記第
３絶縁膜からなる容量絶縁膜と、前記第２導電膜からな
る上部電極とで構成される情報蓄積用容量素子を形成す
る工程、（ｈ）前記情報蓄積用容量素子の上部に第４絶
縁膜を堆積した後、前記メモリアレイと前記周辺回路領
域との境界部に第１スルーホールを形成する工程、
（ｉ）前記第４絶縁膜の上部に堆積した第３導電膜をパ
ターニングすることにより、前記第１スルーホールを通
じて前記上部電極と電気的に接続される第１配線を形成
する工程、を含んでいる。
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、前記情報蓄積用容量素子を前記メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴを形
成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成す
る工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路のＭＩＳＦＥＴの上部に、後の工程で形成さ
れる情報蓄積用容量素子の高さに相当する膜厚の第１絶
縁膜を堆積する工程、（ｃ）メモリアレイの前記第１絶
縁膜を開孔して溝を形成すると共に、メモリアレイと周
辺回路領域との境界部の前記第１絶縁膜を開孔して前記
メモリアレイを囲む長溝を形成する工程、（ｄ）前記溝
および前記長溝の内部を含む前記第１絶縁膜の上部に、
情報蓄積用容量素子の下部電極を構成する第１導電膜を
堆積した後、前記第１導電膜の上部に前記溝および前記
長溝を埋め込むのに十分な膜厚の第２絶縁膜を堆積する
工程、（ｅ）前記第２絶縁膜をエッチングして前記第１
絶縁膜の上部の前記第１導電膜を露出させた後、前記第
１絶縁膜の上部の前記第１導電膜をエッチングすること
により、前記溝および前記長溝の内部のみに前記第１導
電膜を残す工程、（ｆ）周辺回路領域を覆うフォトレジ
スト膜をマスクにして前記溝とこれに隣接する溝との隙
間の前記第１絶縁膜および前記溝の内部の前記第２絶縁
膜をエッチングすることにより、上方に開孔部を有する
筒形の下部電極を形成する工程、（ｇ）前記下部電極の
上部に第３絶縁膜および第２導電膜を堆積した後、前記
第２導電膜および前記第２絶縁膜をパターニングするこ
とにより、前記第１導電膜からなる下部電極と、前記第
３絶縁膜からなる容量絶縁膜と、前記第２導電膜からな
る上部電極とで構成される情報蓄積用容量素子を形成す
る工程、（ｈ）前記情報蓄積用容量素子の上部に第４絶
縁膜を堆積した後、前記メモリアレイと前記周辺回路領
域との境界部に第１スルーホールを形成する工程、
（ｉ）前記第４絶縁膜の上部に堆積した第３導電膜をパ
ターニングすることにより、前記第１スルーホールを通
じて前記上部電極と電気的に接続される第１配線を形成
する工程、を含んでいる。
【００１５】（５）本発明の半導体集積回路装置の製造
方法は、前記工程（ｈ）で前記第１スルーホールを形成
する際、前記周辺回路領域に第２スルーホールを同時に
形成し、かつ前記工程（ｉ）で前記第１配線を形成する
際、前記第２スルーホールを通じて前記周辺回路領域の
下層配線と電気的に接続される第２配線を同時に形成す
る。
方法は、前記工程（ｈ）で前記第１スルーホールを形成
する際、前記周辺回路領域に第２スルーホールを同時に
形成し、かつ前記工程（ｉ）で前記第１配線を形成する
際、前記第２スルーホールを通じて前記周辺回路領域の
下層配線と電気的に接続される第２配線を同時に形成す
る。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
【００１８】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
【００１９】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４５を用いて工程順に説明する。
を図３〜図４５を用いて工程順に説明する。
【００２０】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
【００２１】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
【００２２】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
【００２３】次に、図６に示すように、半導体基板１上
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
熱ＣＶＤ法で堆積する。
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
熱ＣＶＤ法で堆積する。
【００２４】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路領域との境
界部のような相対的に広い面積の溝５ａの上部のみに窒
化シリコン膜８を残す。溝５ａの上部に残った窒化シリ
コン膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で
研磨して平坦化する際に、相対的に広い面積の溝５ａの
内部の酸化シリコン膜７が相対的に狭い面積の溝５ａの
内部の酸化シリコン膜７に比べて深く研磨される現象
（ディッシング；dishing ）を防止するために形成され
る。
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路領域との境
界部のような相対的に広い面積の溝５ａの上部のみに窒
化シリコン膜８を残す。溝５ａの上部に残った窒化シリ
コン膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で
研磨して平坦化する際に、相対的に広い面積の溝５ａの
内部の酸化シリコン膜７が相対的に狭い面積の溝５ａの
内部の酸化シリコン膜７に比べて深く研磨される現象
（ディッシング；dishing ）を防止するために形成され
る。
【００２５】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
【００２６】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴを
形成する領域）にｐ型不純物、例えばＢ（ホウ素）をイ
オン打ち込みしてｐ型ウエル１１を形成し、周辺回路の
他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）
にｎ型不純物、例えばＰ（リン）をイオン打ち込みして
ｎ型ウエル１２を形成する。また、このイオン打ち込み
に続いて、ＭＩＳＦＥＴのしきい値電圧を調整するため
の不純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１
１およびｎ型ウエル１２にイオン打ち込みする。ｎ型半
導体領域１０は、入出力回路などから半導体基板１を通
じてメモリアレイのｐ型ウエル１１にノイズが侵入する
のを防止するために形成される。
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴを
形成する領域）にｐ型不純物、例えばＢ（ホウ素）をイ
オン打ち込みしてｐ型ウエル１１を形成し、周辺回路の
他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）
にｎ型不純物、例えばＰ（リン）をイオン打ち込みして
ｎ型ウエル１２を形成する。また、このイオン打ち込み
に続いて、ＭＩＳＦＥＴのしきい値電圧を調整するため
の不純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１
１およびｎ型ウエル１２にイオン打ち込みする。ｎ型半
導体領域１０は、入出力回路などから半導体基板１を通
じてメモリアレイのｐ型ウエル１１にノイズが侵入する
のを防止するために形成される。
【００２７】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
【００２８】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
【００２９】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００３０】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした膜厚７０nm程度の多結晶シリコ
ン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその
上部に膜厚５０nm程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度の窒化シ
リコン膜１５をＣＶＤ法で堆積した後、フォトレジスト
膜１６をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイト
ライド）膜などを使用することもできる。
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした膜厚７０nm程度の多結晶シリコ
ン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその
上部に膜厚５０nm程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度の窒化シ
リコン膜１５をＣＶＤ法で堆積した後、フォトレジスト
膜１６をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイト
ライド）膜などを使用することもできる。
【００３１】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
【００３２】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
【００３３】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００３４】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【００３５】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
【００３６】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
【００３７】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００３８】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
【００３９】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
【００４０】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
【００４１】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
【００４２】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜１５が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜１５が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜１５を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜１５が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜１５が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜１５を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
【００４３】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
【００４４】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
【００４５】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
【００４６】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【００４７】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
【００４８】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 層４２が形成される。これにより、ｎ+ 型半導体
領域２３およびｐ+ 型半導体領域２２に接続される配線
（ビット線ＢＬ、第１層配線３８、３９）のコンタクト
抵抗を低減することができる。また、ビット線ＢＬをＷ
膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシー
ト抵抗を２Ω／□以下にまで低減できるので、情報の読
み出し速度および書き込み速度を向上させることができ
ると共に、ビット線ＢＬと周辺回路の第１層配線３８、
３９とを一つの工程で同時に形成することができるの
で、ＤＲＡＭの製造工程を短縮することができる。さら
に、周辺回路の第１層配線（３８、３９）をビット線Ｂ
Ｌと同層の配線で構成した場合には、第１層配線をメモ
リセルの上層のＡｌ配線で構成する場合に比べて周辺回
路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐ
チャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを接続す
るコンタクトホール（３４〜３７）のアスペクト比が低
減されるため、第１層配線の接続信頼性が向上する。
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 層４２が形成される。これにより、ｎ+ 型半導体
領域２３およびｐ+ 型半導体領域２２に接続される配線
（ビット線ＢＬ、第１層配線３８、３９）のコンタクト
抵抗を低減することができる。また、ビット線ＢＬをＷ
膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシー
ト抵抗を２Ω／□以下にまで低減できるので、情報の読
み出し速度および書き込み速度を向上させることができ
ると共に、ビット線ＢＬと周辺回路の第１層配線３８、
３９とを一つの工程で同時に形成することができるの
で、ＤＲＡＭの製造工程を短縮することができる。さら
に、周辺回路の第１層配線（３８、３９）をビット線Ｂ
Ｌと同層の配線で構成した場合には、第１層配線をメモ
リセルの上層のＡｌ配線で構成する場合に比べて周辺回
路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐ
チャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを接続す
るコンタクトホール（３４〜３７）のアスペクト比が低
減されるため、第１層配線の接続信頼性が向上する。
【００４９】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
【００５０】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
【００５１】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
【００５２】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
【００５３】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００５４】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積した酸化シリコン膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するＭＩＳＦＥ
Ｔの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線ＢＬおよび第１層配線３８、３９の
低抵抗化を図ることができる。
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積した酸化シリコン膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するＭＩＳＦＥ
Ｔの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線ＢＬおよび第１層配線３８、３９の
低抵抗化を図ることができる。
【００５５】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
【００５６】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【００５７】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
【００５８】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
【００５９】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。
【００６０】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部に
膜厚1.３μｍ程度の酸化シリコン膜５３を堆積した後、
フォトレジスト膜５４をマスクにしたドライエッチング
で酸化シリコン膜５３および窒化シリコン膜５１を除去
することにより、プラグ４９を埋め込んだスルーホール
４８の上部に溝５５を形成する。酸化シリコン膜４６
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆
積する。このとき同時に、メモリアレイと周辺回路領域
との境界部の酸化シリコン膜５３および窒化シリコン膜
５１を除去することにより、メモリアレイを取り囲む帯
状の長溝５５ａを形成する。図３４は、スルーホール４
８の上部に形成された溝５５のパターンとメモリアレイ
を取り囲む長溝５５ａのパターンを示す平面図である。
後、図３３に示すように、窒化シリコン膜５１の上部に
膜厚1.３μｍ程度の酸化シリコン膜５３を堆積した後、
フォトレジスト膜５４をマスクにしたドライエッチング
で酸化シリコン膜５３および窒化シリコン膜５１を除去
することにより、プラグ４９を埋め込んだスルーホール
４８の上部に溝５５を形成する。酸化シリコン膜４６
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆
積する。このとき同時に、メモリアレイと周辺回路領域
との境界部の酸化シリコン膜５３および窒化シリコン膜
５１を除去することにより、メモリアレイを取り囲む帯
状の長溝５５ａを形成する。図３４は、スルーホール４
８の上部に形成された溝５５のパターンとメモリアレイ
を取り囲む長溝５５ａのパターンを示す平面図である。
【００６１】次に、フォトレジスト膜５４を除去した
後、図３５に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚６０
nm程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。
この多結晶シリコン膜５６は、情報蓄積用容量素子の下
部電極材料として使用される。
後、図３５に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚６０
nm程度の多結晶シリコン膜５６をＣＶＤ法で堆積する。
この多結晶シリコン膜５６は、情報蓄積用容量素子の下
部電極材料として使用される。
【００６２】次に、図３６に示すように、多結晶シリコ
ン膜５６の上部に溝５５および長溝５５ａを埋め込むの
に十分な膜厚（３００〜４００nm程度）のＳＯＧ膜５７
をスピン塗布し、次いで４００℃程度の熱処理でＳＯＧ
膜５７をベークする。
ン膜５６の上部に溝５５および長溝５５ａを埋め込むの
に十分な膜厚（３００〜４００nm程度）のＳＯＧ膜５７
をスピン塗布し、次いで４００℃程度の熱処理でＳＯＧ
膜５７をベークする。
【００６３】次に、図３７に示すように、ＳＯＧ膜５７
をエッチバックして酸化シリコン膜５３の上部の多結晶
シリコン膜５６を露出させ、続いてこの多結晶シリコン
膜５６をエッチバックすることにより、溝５５および長
溝５５ａの内側（内壁および底部）のみに多結晶シリコ
ン膜５６を残す。このとき、溝５５および長溝５５ａの
内側にはエッチバックされなかったＳＯＧ膜５７も残っ
ている。
をエッチバックして酸化シリコン膜５３の上部の多結晶
シリコン膜５６を露出させ、続いてこの多結晶シリコン
膜５６をエッチバックすることにより、溝５５および長
溝５５ａの内側（内壁および底部）のみに多結晶シリコ
ン膜５６を残す。このとき、溝５５および長溝５５ａの
内側にはエッチバックされなかったＳＯＧ膜５７も残っ
ている。
【００６４】次に、図３８に示すように、周辺回路領域
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
フッ酸系のエッチング液を用いたウェットエッチングで
溝５５および長溝５５ａの内部のＳＯＧ膜５７と溝５５
の隙間の酸化シリコン膜５３とを除去することにより、
筒状の下部電極６０を形成する。このとき、溝５５の隙
間の底部には窒化シリコン膜５１が形成されているの
で、この隙間の酸化シリコン膜５３が全部除去されて
も、その下部の酸化シリコン膜４６がエッチング液によ
って削られることはない。
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
フッ酸系のエッチング液を用いたウェットエッチングで
溝５５および長溝５５ａの内部のＳＯＧ膜５７と溝５５
の隙間の酸化シリコン膜５３とを除去することにより、
筒状の下部電極６０を形成する。このとき、溝５５の隙
間の底部には窒化シリコン膜５１が形成されているの
で、この隙間の酸化シリコン膜５３が全部除去されて
も、その下部の酸化シリコン膜４６がエッチング液によ
って削られることはない。
【００６５】周辺回路領域の酸化シリコン膜５３を覆う
上記フォトレジスト膜５８の一端部は、メモリアレイと
周辺回路領域との境界部、すなわち長溝５５ａの上部に
配置される。このようにすると、上記のウェットエッチ
ングで長溝５５ａの内部のＳＯＧ膜５７が除去されて
も、長溝５５ａの内壁に露出した多結晶シリコン膜５６
がエッチングストッパとなるので、周辺回路領域の酸化
シリコン膜５７の側壁がエッチングされることはない。
また、周辺回路領域の酸化シリコン膜５３の表面は、フ
ォトレジスト膜５８によって覆われているので、上記の
ウェットエッチングによってその表面が削られることも
ない。これにより、膜厚が厚く、かつ表面が平坦な酸化
シリコン膜５３が周辺回路領域に残るため、メモリアレ
イと周辺回路領域との段差が解消され、併せて周辺回路
領域の平坦化が実現される。
上記フォトレジスト膜５８の一端部は、メモリアレイと
周辺回路領域との境界部、すなわち長溝５５ａの上部に
配置される。このようにすると、上記のウェットエッチ
ングで長溝５５ａの内部のＳＯＧ膜５７が除去されて
も、長溝５５ａの内壁に露出した多結晶シリコン膜５６
がエッチングストッパとなるので、周辺回路領域の酸化
シリコン膜５７の側壁がエッチングされることはない。
また、周辺回路領域の酸化シリコン膜５３の表面は、フ
ォトレジスト膜５８によって覆われているので、上記の
ウェットエッチングによってその表面が削られることも
ない。これにより、膜厚が厚く、かつ表面が平坦な酸化
シリコン膜５３が周辺回路領域に残るため、メモリアレ
イと周辺回路領域との段差が解消され、併せて周辺回路
領域の平坦化が実現される。
【００６６】次に、周辺回路領域を覆うフォトレジスト
膜５８を除去し、次いで下部電極６０を構成する多結晶
シリコン膜（５６）の酸化を防止するために、半導体基
板１をアンモニア雰囲気中、８００℃程度で熱処理して
多結晶シリコン膜（５６）の表面を窒化した後、図３９
に示すように、下部電極６０の上部に膜厚２０nm程度の
Ｔａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法で堆積し、
次いで半導体基板１を８００℃程度で熱処理してＴａ2
Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ5膜６１
は、情報蓄積用容量素子の容量絶縁膜材料として使用さ
れる。
膜５８を除去し、次いで下部電極６０を構成する多結晶
シリコン膜（５６）の酸化を防止するために、半導体基
板１をアンモニア雰囲気中、８００℃程度で熱処理して
多結晶シリコン膜（５６）の表面を窒化した後、図３９
に示すように、下部電極６０の上部に膜厚２０nm程度の
Ｔａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法で堆積し、
次いで半導体基板１を８００℃程度で熱処理してＴａ2
Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ5膜６１
は、情報蓄積用容量素子の容量絶縁膜材料として使用さ
れる。
【００６７】次に、図４０に示すように、Ｔａ2 Ｏ5 膜
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが略完成する。
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが略完成する。
【００６８】次に、フォトレジスト膜６３を除去した
後、図４１に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
酸化シリコン膜５３、酸化シリコン膜４６、４５、ＳＯ
Ｇ膜４４および窒化シリコン膜４０を除去することによ
り、スルーホール６６を形成する。
後、図４１に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
酸化シリコン膜５３、酸化シリコン膜４６、４５、ＳＯ
Ｇ膜４４および窒化シリコン膜４０を除去することによ
り、スルーホール６６を形成する。
【００６９】次に、フォトレジスト膜６５を除去した
後、図４２に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
後、図４２に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
【００７０】次に、図４３に示すように、第２層配線６
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
【００７１】次に、図４４に示すように、情報蓄積用容
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成する。スルーホール７４は、フォ
トレジスト膜をマスクにしたドライエッチングで酸化シ
リコン膜７３、ＳＯＧ膜７２および酸化シリコン膜７
１、６４を除去することにより形成する。このスルーホ
ール７４は、メモリアレイと周辺回路領域との境界部に
形成された長溝５５ａの真上に配置される。また、スル
ーホール７５は、上記フォトレジスト膜をマスクにした
ドライエッチングで酸化シリコン膜７３、ＳＯＧ膜７２
および酸化シリコン膜７１を除去することにより形成す
る。
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成する。スルーホール７４は、フォ
トレジスト膜をマスクにしたドライエッチングで酸化シ
リコン膜７３、ＳＯＧ膜７２および酸化シリコン膜７
１、６４を除去することにより形成する。このスルーホ
ール７４は、メモリアレイと周辺回路領域との境界部に
形成された長溝５５ａの真上に配置される。また、スル
ーホール７５は、上記フォトレジスト膜をマスクにした
ドライエッチングで酸化シリコン膜７３、ＳＯＧ膜７２
および酸化シリコン膜７１を除去することにより形成す
る。
【００７２】次に、図４５に示すように、スルーホール
７４、７５の内部にプラグ７６を形成した後、層間絶縁
膜の上部に第３層配線７７、７８、７９を形成する。プ
ラグ７６は、層間絶縁膜の上部にスパッタリング法で膜
厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部に
ＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、これ
らの膜をエッチバックしてスルーホール７４、７５の内
部に残すことにより形成する。第３層配線７７〜７９
は、層間絶縁膜の上部にスパッタリング法で膜厚５０nm
程度のＴｉＮ膜、膜厚５００nm程度のＡｌ膜、膜厚５０
nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでこれらの膜をパターニング
して形成する。第３層配線７８は、スルーホール７４を
通じて情報蓄積用容量素子の上部電極（ＴｉＮ膜６２）
と電気的に接続される。上部電極（ＴｉＮ膜６２）に
は、この第３層配線７８を通じて所定の電源（例えばＶ
cc／２）が供給される。また、周辺回路の第３層配線７
９は、スルーホール７５を通じて第２層配線６９と電気
的に接続される。
７４、７５の内部にプラグ７６を形成した後、層間絶縁
膜の上部に第３層配線７７、７８、７９を形成する。プ
ラグ７６は、層間絶縁膜の上部にスパッタリング法で膜
厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部に
ＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、これ
らの膜をエッチバックしてスルーホール７４、７５の内
部に残すことにより形成する。第３層配線７７〜７９
は、層間絶縁膜の上部にスパッタリング法で膜厚５０nm
程度のＴｉＮ膜、膜厚５００nm程度のＡｌ膜、膜厚５０
nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでこれらの膜をパターニング
して形成する。第３層配線７８は、スルーホール７４を
通じて情報蓄積用容量素子の上部電極（ＴｉＮ膜６２）
と電気的に接続される。上部電極（ＴｉＮ膜６２）に
は、この第３層配線７８を通じて所定の電源（例えばＶ
cc／２）が供給される。また、周辺回路の第３層配線７
９は、スルーホール７５を通じて第２層配線６９と電気
的に接続される。
【００７３】図示は省略するが、その後、第３層配線７
７〜７９の上部に酸化シリコン膜と窒化シリコン膜との
積層膜などで構成されるパッシベーション膜を堆積する
ことにより、本実施の形態のＤＲＡＭが略完成する。
７〜７９の上部に酸化シリコン膜と窒化シリコン膜との
積層膜などで構成されるパッシベーション膜を堆積する
ことにより、本実施の形態のＤＲＡＭが略完成する。
【００７４】このように、本実施の形態では、メモリア
レイと周辺回路領域との境界部を平坦化し、この平坦な
境界部に長溝５５ａを形成してその真上にスルーホール
７４を配置し、このスルーホール７４を通じて給電用の
第３層配線７８と情報蓄積用容量素子の上部電極（Ｔｉ
Ｎ膜６２）とを電気的に接続する。
レイと周辺回路領域との境界部を平坦化し、この平坦な
境界部に長溝５５ａを形成してその真上にスルーホール
７４を配置し、このスルーホール７４を通じて給電用の
第３層配線７８と情報蓄積用容量素子の上部電極（Ｔｉ
Ｎ膜６２）とを電気的に接続する。
【００７５】これにより、スルーホール７４を精度良く
形成することが可能となるので、給電用の第３層配線７
８と上部電極（ＴｉＮ膜６２）との接続信頼性が向上す
る。また、従来技術のようなメモリアレイと周辺回路領
域との境界部に段差を緩和するためのスペースは設ける
必要がないので、その分、境界部の面積を縮小してチッ
プサイズを縮小することができる。
形成することが可能となるので、給電用の第３層配線７
８と上部電極（ＴｉＮ膜６２）との接続信頼性が向上す
る。また、従来技術のようなメモリアレイと周辺回路領
域との境界部に段差を緩和するためのスペースは設ける
必要がないので、その分、境界部の面積を縮小してチッ
プサイズを縮小することができる。
【００７６】（実施の形態２）前記実施の形態１では、
メモリアレイと周辺回路領域との境界部に形成した長溝
５５ａの真上にスルーホール７４を配置して給電用の第
３層配線７８と情報蓄積用容量素子の上部電極（ＴｉＮ
膜６２）とを電気的に接続したが、本実施の形態では、
図４６に示すように、このスルーホール７４を長溝５５
ａと隣接する領域に配置し、スルーホール７４の側壁で
第３層配線７８と上部電極（ＴｉＮ膜６２）とを電気的
に接続する。
メモリアレイと周辺回路領域との境界部に形成した長溝
５５ａの真上にスルーホール７４を配置して給電用の第
３層配線７８と情報蓄積用容量素子の上部電極（ＴｉＮ
膜６２）とを電気的に接続したが、本実施の形態では、
図４６に示すように、このスルーホール７４を長溝５５
ａと隣接する領域に配置し、スルーホール７４の側壁で
第３層配線７８と上部電極（ＴｉＮ膜６２）とを電気的
に接続する。
【００７７】このスルーホール７４は、フォトレジスト
膜をマスクにして少なくとも酸化シリコン膜７３、ＳＯ
Ｇ膜７２、酸化シリコン膜７１および上部電極（ＴｉＮ
膜６２）６４をドライエッチングすることにより形成す
る。その後は、前記実施の形態１と同様の方法でスルー
ホール７４、７５の内部にプラグ７６を形成し、さらに
層間絶縁膜の上部に第３層配線７８（および同図には示
さない第３層配線７８、７９）を形成する。
膜をマスクにして少なくとも酸化シリコン膜７３、ＳＯ
Ｇ膜７２、酸化シリコン膜７１および上部電極（ＴｉＮ
膜６２）６４をドライエッチングすることにより形成す
る。その後は、前記実施の形態１と同様の方法でスルー
ホール７４、７５の内部にプラグ７６を形成し、さらに
層間絶縁膜の上部に第３層配線７８（および同図には示
さない第３層配線７８、７９）を形成する。
【００７８】この場合、スルーホール７４の底部は、上
部電極（ＴｉＮ膜６２）６４を貫通してその下層の薄い
Ｔａ2 Ｏ5 膜６１、さらにその下層の厚い酸化シリコン
膜５３に達してもよい。その際、この酸化シリコン膜５
３の下層の窒化シリコン膜５１をエッチングストッパと
して利用することもできる。
部電極（ＴｉＮ膜６２）６４を貫通してその下層の薄い
Ｔａ2 Ｏ5 膜６１、さらにその下層の厚い酸化シリコン
膜５３に達してもよい。その際、この酸化シリコン膜５
３の下層の窒化シリコン膜５１をエッチングストッパと
して利用することもできる。
【００７９】このように、スルーホール７４を長溝５５
ａと隣接する周辺回路領域に配置する場合は、スルーホ
ール７４を深くエッチングできるので、例えば周辺回路
の第２層配線（６９）と第１層配線（３８）とを接続す
るスルーホール（６６）を形成する工程で同時にこのス
ルーホール７４を形成することもできる。この場合は、
第２層配線が給電用の配線となる。すなわち、スルーホ
ール７４を長溝５５ａと隣接する周辺回路領域に配置す
る場合は、給電用の配線を第２層配線で構成することも
第３層配線で構成することもできるので、配線設計の自
由度が向上する。
ａと隣接する周辺回路領域に配置する場合は、スルーホ
ール７４を深くエッチングできるので、例えば周辺回路
の第２層配線（６９）と第１層配線（３８）とを接続す
るスルーホール（６６）を形成する工程で同時にこのス
ルーホール７４を形成することもできる。この場合は、
第２層配線が給電用の配線となる。すなわち、スルーホ
ール７４を長溝５５ａと隣接する周辺回路領域に配置す
る場合は、給電用の配線を第２層配線で構成することも
第３層配線で構成することもできるので、配線設計の自
由度が向上する。
【００８０】なお、周辺回路の第２層配線（６９）と第
１層配線（３８）とを接続するスルーホール（６６）を
形成する工程で同時にスルーホール７４を形成する際
に、酸化シリコン膜５３の下層の窒化シリコン膜５１を
エッチングストッパとして利用する場合は、第１層配線
（３８）の上部の窒化シリコン膜（４０）を酸化シリコ
ン膜に代えておくことが望ましい。
１層配線（３８）とを接続するスルーホール（６６）を
形成する工程で同時にスルーホール７４を形成する際
に、酸化シリコン膜５３の下層の窒化シリコン膜５１を
エッチングストッパとして利用する場合は、第１層配線
（３８）の上部の窒化シリコン膜（４０）を酸化シリコ
ン膜に代えておくことが望ましい。
【００８１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００８２】例えば、メモリアレイと周辺回路領域との
境界部に形成する長溝５５ａは、図４７に示すように、
２個以上形成することもできる。
境界部に形成する長溝５５ａは、図４７に示すように、
２個以上形成することもできる。
【００８３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８４】本発明のＤＲＡＭによれば、給電用の配線
と情報蓄積用容量素子の上部電極とを電気的に接続する
スルーホールを精度良く形成することが可能となるの
で、給電用の配線と上部電極との接続信頼性が向上す
る。
と情報蓄積用容量素子の上部電極とを電気的に接続する
スルーホールを精度良く形成することが可能となるの
で、給電用の配線と上部電極との接続信頼性が向上す
る。
【００８５】また、本発明のＤＲＡＭによれば、情報蓄
積用容量素子の上部電極と給電用の配線とを接続するス
ルーホールが配置される領域の面積を縮小することがで
きるので、ＤＲＡＭのチップサイズを縮小することがで
きる。
積用容量素子の上部電極と給電用の配線とを接続するス
ルーホールが配置される領域の面積を縮小することがで
きるので、ＤＲＡＭのチップサイズを縮小することがで
きる。
【図１】本発明の実施の形態１であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。
路図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】スルーホールの上部に形成された溝のパター
ンとメモリアレイを取り囲む帯状の長溝のパターンを示
す平面図である。
ンとメモリアレイを取り囲む帯状の長溝のパターンを示
す平面図である。
【図３５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板 １Ａ 半導体チップ ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ５ａ 溝 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２４ａ、２４ｂ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４〜３７ コンタクトホール ３８、３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５ａ 長溝 ５６ 多結晶シリコン膜 ５７ ＳＯＧ膜 ５８ フォトレジスト膜 ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７１ 酸化シリコン膜 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール ７６ プラグ ７７〜７９ 第３層配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、前記情報蓄積用容量素子を前記メモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置であって、メモリアレイに隣接する周辺
回路領域に前記情報蓄積用容量素子の高さに相当する膜
厚の絶縁膜を形成する共に、前記メモリアレイと前記周
辺回路領域との境界部に前記メモリアレイを囲む長溝を
形成し、前記情報蓄積用容量素子の上部電極とこの上部
電極に所定の電源を供給する配線とを接続するスルーホ
ールを前記メモリアレイと前記周辺回路領域との境界部
に形成したことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記スルーホールを前記長溝の真上に形成したこ
とを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記上部電極と前記配線とを前記スルーホールの
側壁で電気的に接続したことを特徴とする半導体集積回
路装置。 - 【請求項４】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、前記情報蓄積用容量素子を前記メモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴ
を形成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形
成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴ
および周辺回路のＭＩＳＦＥＴの上部に、後の工程で形
成される情報蓄積用容量素子の高さに相当する膜厚の第
１絶縁膜を堆積する工程、（ｃ）メモリアレイの前記第
１絶縁膜を開孔して溝を形成すると共に、メモリアレイ
と周辺回路領域との境界部の前記第１絶縁膜を開孔して
前記メモリアレイを囲む長溝を形成する工程、（ｄ）前
記溝および前記長溝の内部を含む前記第１絶縁膜の上部
に、情報蓄積用容量素子の下部電極を構成する第１導電
膜を堆積した後、前記第１導電膜の上部に前記溝および
前記長溝を埋め込むのに十分な膜厚の第２絶縁膜を堆積
する工程、（ｅ）前記第２絶縁膜をエッチングして前記
第１絶縁膜の上部の前記第１導電膜を露出させた後、前
記第１絶縁膜の上部の前記第１導電膜をエッチングする
ことにより、前記第１導電膜を前記溝および前記長溝の
内部のみに残す工程、（ｆ）周辺回路領域を覆うフォト
レジスト膜をマスクにして前記溝とこれに隣接する溝と
の隙間の前記第１絶縁膜および前記溝の内部の前記第２
絶縁膜をエッチングすることにより、上方に開孔部を有
する筒形の下部電極を形成する工程、（ｇ）前記下部電
極の上部に第３絶縁膜および第２導電膜を堆積した後、
前記第２導電膜および前記第２絶縁膜をパターニングす
ることにより、前記第１導電膜からなる下部電極と、前
記第３絶縁膜からなる容量絶縁膜と、前記第２導電膜か
らなる上部電極とで構成される情報蓄積用容量素子を形
成する工程、（ｈ）前記情報蓄積用容量素子の上部に第
４絶縁膜を堆積した後、前記メモリアレイと前記周辺回
路領域との境界部に第１スルーホールを形成する工程、
（ｉ）前記第４絶縁膜の上部に堆積した第３導電膜をパ
ターニングすることにより、前記第１スルーホールを通
じて前記上部電極と電気的に接続される第１配線を形成
する工程、を含むことを特徴とする半導体集積回路装置
の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記工程（ｈ）で前記第１スルーホー
ルを形成する際、前記周辺回路領域に第２スルーホール
を同時に形成し、前記工程（ｉ）で前記第１配線を形成
する際、前記第２スルーホールを通じて前記周辺回路領
域の下層配線と電気的に接続される第２配線を同時に形
成することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173367A JPH1126715A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173367A JPH1126715A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126715A true JPH1126715A (ja) | 1999-01-29 |
Family
ID=15959093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173367A Pending JPH1126715A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126715A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340743A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6541335B2 (en) | 1999-02-15 | 2003-04-01 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| JP2004022850A (ja) * | 2002-06-18 | 2004-01-22 | Renesas Technology Corp | 半導体記憶装置の製造方法 |
| WO2004013909A1 (ja) * | 2002-08-02 | 2004-02-12 | Hitachi, Ltd. | メモリを内蔵した半導体集積回路 |
| KR20040022648A (ko) * | 2002-09-09 | 2004-03-16 | 삼성전자주식회사 | 셀 어레이 영역과 주변 영역에서의 단차가 제거되도록하는 반도체 소자의 커패시터 제조 방법 |
| KR100735008B1 (ko) * | 1999-10-29 | 2007-07-03 | 삼성전자주식회사 | 평탄화된 반도체 장치의 디램 제조 방법 |
-
1997
- 1997-06-30 JP JP9173367A patent/JPH1126715A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541335B2 (en) | 1999-02-15 | 2003-04-01 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| JP2000340743A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100735008B1 (ko) * | 1999-10-29 | 2007-07-03 | 삼성전자주식회사 | 평탄화된 반도체 장치의 디램 제조 방법 |
| JP2004022850A (ja) * | 2002-06-18 | 2004-01-22 | Renesas Technology Corp | 半導体記憶装置の製造方法 |
| WO2004013909A1 (ja) * | 2002-08-02 | 2004-02-12 | Hitachi, Ltd. | メモリを内蔵した半導体集積回路 |
| KR20040022648A (ko) * | 2002-09-09 | 2004-03-16 | 삼성전자주식회사 | 셀 어레이 영역과 주변 영역에서의 단차가 제거되도록하는 반도체 소자의 커패시터 제조 방법 |
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