KR100378183B1 - 반도체 메모리 장치 및 그의 제조 방법 - Google Patents

반도체 메모리 장치 및 그의 제조 방법 Download PDF

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Abstract

반도체 메모리 장치의 코어 회로/주변 회로 영역의 트랜지스터의 특성을 유지하면서, 셀 영역의 트랜지스터의 문턱 전압의 상승 및 리프레쉬 특성의 열화방지를 구현할 수 있는 기술이 개시된다. 셀 영역 및 코어 회로/ 주변 회로 영역으로 이루어진 반도체 메모리 장치는 코어 회로 및 주변 회로 영역의 반도체 기판에 형성되되 제 1 게이트, 제 1 게이트 절연막, 제 1 소스 영역 및 제 1 드레인 영역으로 이루어진 제 1 트랜지스터, 제 1 트랜지스터를 덮는 평탄화된 층간 절연막 및 셀 영역에 형성되되 제 2 소스 영역, 제 2 드레인 영역, 층간 절연막에 대응하는 높이를 가지는 제 2 게이트 및 제 2 게이트 절연막으로 이루어진 제 2 트랜지스터를 구비하되, 제 1 트랜지스터를 통상의 제조 공정을 이용하여 형성한 반면 제 2 트랜지스터는 층간 절연막을 리버스 게이트 패턴의 기초로 하되 상감법을 이용하여 형성한다.

Description

반도체 메모리 장치 및 그의 제조 방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 서로 다른 기하학적 구조를 갖는 다수의 단위 소자, 예를 들면 트랜지스터들의 특성을 열화시키지 않는 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
반도체 메모리 장치의 고집적화에 따라 단위 소자의 크기도 작아지게 되었다. 특히 셀 트랜지스터는 그 크기가 작아짐에 따라 문턱 전압이 감소되고 누설 전류가 증가하는 등의 단채널 현상이 발생하여 DRAM(Dynamic Random Access Memory)의 동적 리푸레쉬 특성이 열화되는 문제를 유발한다. 이런 문제를 해결하기 위해 문턱 전압을 높이는 방법으로 N채널 트랜지스터(또는 P채널 트랜지스터)에 있어서 게이트 전극 형성 이전에 기판에 P형(또는 N형) 불순물 이온을 주입하여 기판의 불순물 농도를 증가시킨다.
또한, N채널 트랜지스터(또는 P채널 트랜지스터)의 채널 영역에 대해 N형(또는 P형)의 소스 및 드레인 영역을 형성하기 위해서는 채널 영역의 농도에 비해 소스 및 드레인 영역의 불순물 농도가 커야한다. 그런데, 트랜지스터의 크기가 작아질 수록 단채널 효과에 의한 문턱 전압의 변동을 억제하기 위한 이온 주입 불순물 농도는 증가해야 한다. 따라서, 트랜지스터의 소스 및 드레인 영역의 불순물 농도와 채널 영역의 불순물 농도 차는 집적도의 증가에 따라 감소하게 된다. 따라서 소스 및 드레인 영역과 채널 영역쪽의 기판과의 접합면에서의 저항(접합 저항 및 면저항)이 증가하게 되어 트랜지스터의 동작 속도가 감소하는 문제가 발생한다.
더구나, 집적도의 증가에 따라 기판(또는 기판에 형성된 웰)의 문턱 전압 조절용 불순물 이온 농도가 증가하므로 소스 및 드레인 영역에서 기판(또는 웰)으로 흐를 수 있는 누설 전류가 증가하게 되는 문제가 있다.
이러한 문제를 해결하기 위해 리버스(reverse) 게이트 패턴을 이용하여 트랜지스터가 형성될 기판 전면이 아닌 트랜지스터의 채널 영역 하부에만 부분적으로 불순물 영역을 형성하는 이온 주입 기술이 간행물인 미국 특허 5, 904,530호 및 일본 응용물리학회지(Japanes Journal Applied Physics, Vol. 37 (1998), pp.1059)에 개시되었다.
전술한 간행물에 개시된 방법을 이용하여 반도체 메모리 장치의 셀 영역의 트랜지스터와 코어 회로/주변 회로 영역의 트랜지스터를 동시에 형성하는 것이 공정의 단순화면에서는 가장 바람직하다. 그런데, 셀 영역의 트랜지스터들은 모두 메모리 장치를 형성하는 구성 요소이므로 모든 게이트의 길이가 균일한 반면 코어 회로/주변 회로 영역의 트랜지스터들에 있어서는 일부의 트랜지스터는 차동 증폭기를 구성하고 일부의 트랜지스터는 드라이버를 구성하는 등 각 트랜지스터의 사용 용도에 따라 다른 길이를 갖도록 설계된다. 이때, 게이트 형성을 위해 증착되는 도전성 물질의 두께가 셀 영역과 코어 회로/주변 회로 영역에서 같다고 하더라도, 리버스 게이트 형성시, 절연막내에 구비된 트렌치 폭에 따라 또는 증착되는 도전성 물질의 두께에 따라 트렌치 내부가 채워지거나 그렇지 않기도 하므로, 이후의 에치백 공정에서 게이트의 높이도 각 영역에서 다르게 나타난다. 코어 회로/주변 회로 영역의 게이트를 설계 대로 제조하기 위해 셀 영역에서의 에치백 공정과 별도로 코어 회로/주변 회로 영역에서의 에치백 공정을 실시할 수 있다. 그런데, 코어 회로/주변 회로 영역의 트랜지스터의 게이트 길이가 다양하므로, 일부 게이트를 설계 대로 제조하기 위해 에치백 시간 등을 조절하더라도 다른 게이트가 원하는 대로 제조되지 못하게 된다. 코어 회로/주변 회로 영역의 게이트 각각의 길이에 대응되는 에치백 공정을 실시하여 셀 영역 및 코어 회로/주변 회로 영역의 게이트를 설계 대로 형성할 수 있으나, 이 경우 공정이 복잡해지게 되는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 기하학적 구조가 다른 개별 소자들을 갖는 반도체 메모리 장치에 있어서, 일부 영역에 형성되는 소자, 예를 들면 트랜지스터의 특성을 열화시키지 않으면서 기하학적 구조가 상이한 다른 일부 영역의 소자의 특성, 예를 들면 다른 트랜지스터도 유지시킬 수 있는 반도체 메모리 장치 및 그의 제조 방법을 제공하는 것이다.
도 1 내지 도 10은 본 발명에 따른 반도체 메모리 장치의 제조 방법을 보여주는 공정 단면도들이다.
본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 일견지에 의하면, 균일한 규격을 가지는 소자 예를 들면 트랜지스터(제 2트랜지스터)로 이루어진 셀 영역 및 다양한 규격을 가지는 트랜지스터(제 1 트랜지스터)들로 이루어진 코어 회로/주변 회로 영역으로 이루어진 반도체 메모리 장치는 코어 회로/주변 회로 영역의 반도체 기판에 형성되되 제 1 게이트, 제 1 게이트 절연막, 제 1 소스 영역 및 제 1드레인 영역으로 이루어진 제 1 트랜지스터, 제 1 트랜지스터를 덮는 평탄화된 층간 절연막 및 셀 영역에 형성되되 제 2 소스 영역, 제 2 드레인 영역, 상기 층간 절연막에 대응하는 높이를 가지는 제 2 게이트 및 제 2 게이트 절연막으로 이루어진 제 2 트랜지스터를 포함한다.
여기서 제 2 게이트의 높이는 층간 절연막의 높이와 실질적으로 동일하게 형성할 수 있으며, 층간 절연막의 높이를 증가시키면 제 2 게이트의 높이도 증가한다.
바람직하게, 제 1 트랜지스터는 제 1 게이트 외측벽에 형성된 제 1 스페이서를 더 포함하고, 제 2 트랜지스터는 제 2 게이트 내측벽에 형성된 제 2 스페이서를 더 포함한다. 더욱 바람직하게는 제 2 스페이서는 층간 절연막에 대해 높은 식각 선택비를 가지는 물질로 구성되는 제 1 절연막으로 구성되며, 층간 절연막으로 실리콘 질화막, 실리콘 산화막, PSG(PhosphoSilicate Glass)막, BSG(BoroSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, TEOS(TetraEthylOrthoSilicate Glass)막, 오존-TEOS막 또는 USG(UndopedSilicate Glass)막 또는 이들의 조합막이 사용될 수 있고, 제 1 절연막으로는 층간 절연막과 다른 물질로 이루어지되 실리콘 질화막, 알루미늄 산화막 및 탄탈륨 산화막 중의 어느 하나를 사용할 수 있다.
한편, 제 2 게이트는 폴리 실리콘층 및 고융점 금속층으로 이루어지고, 고융점 금속층 상에는 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 제 2 절연막이 배치된다. 다른 예로서, 제 2 게이트는 폴리실리콘층 및 고융점 금속 실리사이드층으로 이루어지고, 고융점 금속 실리사이드층 상에는 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 제 2 절연막이 배치될 수 있다.
여기서, 고융점 금속층은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성된 막, 고융점 금속 실리사이드층은 CoSix, TiSix, TaSix, MoSix, WSix또는 PtSix,, 제 2 절연막은 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막일 수 있다.
포토리소그래피 공정의 미스 얼라인 마진을 확보하기 위해, 제 1 게이트는 상단부에 제 3 절연막을 포함하되 제 2 게이트의 제 2 절연막의 두께를 제 1 게이트의 제 3 절연막의 두께 보다 크게 형성할 수 있으며, 제 3 절연막의 두께는 1500 내지 2500Å이다.
반도체 기판 및 제 1 트랜지스터를 보호하기 위해, 반도체 메모리 장치는 제 1 트랜지스터가 형성된 코어 회로/주변 회로 영역의 반도체 기판 전면에 형성되되 층간 절연막에 대해 높은 식각 선택비를 가지는 제 4 절연막을 더 포함할 수 있으며, 제 4 절연막과 코어 회로/주변 회로 영역의 반도체 기판 사이에 형성된 완충막을 더 포함할 수 있다. 여기서, 제 4 절연막은 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막이 사용될 수 있다.
제 2 게이트의 누설 전류를 억제하기 위해, 반도체 메모리 장치의 제 2 게이트 절연막의 두께는 제 1 게이트 절연막의 두께와 같거나 보다 클 수 있으며, 바람직하게는 제 1 게이트 절연막은 30 내지 60Å의 두께, 제 2 게이트 절연막의 두께는 40 내지 70Å의 두께를 가질 수 있다.
또한, 셀 영역의 트랜지스터의 특성을 향상시키기 위해, 제 2 트랜지스터는 제 2 게이트 하부의 반도체 기판에 형성되되 반도체 기판과 동일한 형의 불순물 이온이 주입된 이온 주입 영역을 더 포함하거나, 제 2 스페이서 사이에 해당하는 반도체 기판에 형성되되 반도체 기판과 동일한 형의 불순물 이온이 주입된 이온 주입 영역을 더 포함할 수 있다.본 발명의 목적을 달성하기 위한 다른 견지에 의하면, 균일한 규격을 가지는 트랜지스터(제 2 트랜지스터)와 같은 소자들로 구성된 셀 영역 및 다양한 규격을 가지는 트랜지스터(제 1 트랜지스터)와 같은 소자들로 구성된 코어 회로/주변 회로 영역으로 이루어진 반도체 메모리 장치를 제조하기 위해서, 먼저 코어 회로/주변 회로 영역의 반도체 기판에 제 1 트랜지스터를 형성한다. 제 1 트랜지스터가 형성된 고집적 반도체 메모리 장치의 반도체 기판 전면에 평탄화된 층간 절연막을 형성한다. 상기 셀 영역에 제 2 트랜지스터를 형성한다.
상기 제 2 트랜지스터를 형성하기 위해서는 셀 영역 상부에 위치하는 층간 절연막을 패터닝하여 리버스 게이트 패턴과 리버스 게이트 패턴 사이에 위치하는 제 1 트렌치를 형성한다. 제 1 트렌치로 불순물 이온을 주입하여 문턱 전압 조절용 불순물 영역을 형성한다. 제 1 트렌치에 도전성 물질을 채워 상기 문턱 전압 조절용 불순물 영역 상에 게이트를 형성한다. 리버스 게이트 패턴을 식각하여 제 2 트렌치를 형성한다. 게이트를 마스크로 이용하여 불순물 이온을 주입하여 소스 및 드레인 영역을 형성한다.
더욱 바람직하게는, 제 1 트렌치 형성 단계와 문턱 전압 조절용 불순물 영역 형성 단계 사이에 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 스페이서를 리버스 게이트 패턴 외측벽에 형성한다.
여기서, 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고, 스페이서는 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어질 수 있다.
반도체 기판 및 제 1 트랜지스터를 보호하기 위해, 제 1 트랜지스터 형성 단계와 층간 절연막 형성 단계 사이에, 셀 영역의 반도체 기판 상면에 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 식각 저지층을 형성할 수 있다. 여기서 식각 저지층은 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어질 수 있다. 바람직하게는 제 1 트랜지스터 형성 단계와 식각 저지층 형성 단계 사이에 셀 영역의 반도체 기판 상면에 실리콘 산화막 또는 실리콘 산화질화막으로 이루어진 완충막을 형성할 수 있다.
셀 영역의 트랜지스터의 게이트 형성 단계를 구체적으로 살펴보면, 제 1 트렌치의 제 1 높이까지 채워지는 폴리실리콘층을 형성하고, 제 1 트렌치의 제 1 높이에서 제 2 높이까지 채워지는 고융점 금속층을 형성하여 게이트를 완성한다. 이후에 제 2 높이에서 제 1 트렌치의 상단부까지 채워지되 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어지는 절연막을 형성한다. 다른 방법을 이용하여 게이트를 형성 방법은 제 1 트렌치의 제 1 높이까지 채워지는 폴리실리콘층을 형성하는 단계 및 트렌치의 제 1 높이에서 제 2 높이까지 채워지는 제 1고융점 금속층을 형성하는 단계를 포함한다. 다음, 제 1 고융점 금속층을 실리사이드화하여 고융점 금속층의 일부를 고융점 금속 실리사이드층으로 변환하여 게이트를 완성한다. 이후, 제 1 트렌치의 제 2 높이에서 제 1 트렌치의 상단부까지 채워지되 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어지는 절연막을 형성한다. 또 다른 방법을 이용한 게이트 전극 형성 방법은, 제 1 트렌치의 제 1 높이까지 채워지는 폴리실리콘층을 형성하는 단계, 제 1 트렌치의 제 1 높이에서 제 2 높이까지 채워지는 제 1 고융점 금속층을 형성하는 단계 및 제 1 고융점 금속층을 실리사이드화하여 고융점 금속층을 전부를 고융점 금속 실리사이드층으로 변환하는 단계로 이루어진다. 게이트 완성 후 제 1 트렌치의 제 2높이에서 상기 제 1 트렌치의 상단부까지 채워지되 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어지는 절연막을 형성힌디.
여기서, 고융점 금속층은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성된 막이고, 고융점 금속 실리사이드층은 CoSix, TiSix, TaSix, MoSix,WSix또는 PtSix,이며, 절연막은 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어진다.
이하 첨부된 도면을 참조로 본 발명을 상세히 설명한다. 도 1에서, 셀 영역(C)과 코어 회로/주변 회로 영역(P/C)이 형성될 반도체 기판(100)에 소자 분리 영역(102)을 형성한다. 소자 분리 영역은 셀 영역(C)내에서도 개별 소자들을 절연시키기 위해 다수개 형성될 수 있으며, 코어 회로/주변 회로 영역(P/C)에서도 다수개 형성될 수 있으나, 간략히 나타내기 위해 셀 영역(C)과 코어 회로/주변 회로 영역(P/C)를 분리하기 위한 소자 분리 영역(102)만을 도시하였다. 소자 분리 영역(102)을 형성하는 방법을 구체적으로 살펴보면, 반도체 기판(100)에 트렌치(도시되지 않음)를 형성한 후 측벽에 산화막을 형성하고 트렌치 내부를 산화막으로 채운다. 이후에 화학 및 기계적 연마를 실시하여 반도체 기판(100)을 평탄화함으로써 STI(Silicon Trench Isolation) 소자 분리 영역(102)을 형성한다. 소자 분리 영역(102)은 LOCOS(LOcal Oxidation of Silicon)에 의해서도 형성될 수 있으며, 고집적 반도체 장치에는 STI 방법에 의해 형성되는 것이 바람직하다.
다음, 셀 영역(C) 및 코어 회로/주변 회로 영역(P/C) 내에 N웰 및/또는 P웰을 형성하기 위한 이온 주입 공정을 실시한다(도시되지 않음). 연이어 셀 영역(C)을 블록킹하는 마스크(104)를 형성한다. 셀 영역(C)을 제외한 코어 회로/주변 회로 영역(P/C)의 반도체 기판 전면에 대해 통상의 트랜지스터 문턱 전압 조절용 이온 주입 공정을 실시한다(도시되지 않음).
다음 도시된 바와 같이, 코어 회로/주변 회로 영역(P/C)에 트랜지스터를 형성한다. 먼저 게이트 절연막으로 산화막(106)을 30 내지 60Å 두께로 형성한다. 게이트를 형성하기 위해 500 내지 1500Å의 폴리실리콘층, 500 내지 1500Å의 금속 실리사이드층 및 1000 내지 3000Å의 절연막을 게이트 산화막(106) 위에 순차적으로 형성한 후 패터닝하여, 폴리실리콘층 패턴(108), 금속 실리사이드층 패턴(110) 및 절연막 패턴(112)으로 이루어진 게이트(G1, G2, G3)을 형성한다. 금속 실리사이드층은 CoSix, TiSix, TaSix, MoSix, WSix또는 PtSix,로 구성되며, 절연막으로는 실리콘 질화막 또는 실리콘 질화산화막이 사용될 수 있다. 한편, 금속 실리사이드층 대신에 고융점 금속층을 사용할 수도 있다. 고융점 금속층은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성된다. 게이트 형성 후 저농도의 소스 및 드레인 영역을 형성하기 위한 이온 주입 공정을 실시하여 불순물 영역을 형성한다.
다음, 게이트(G1, G2, G3)가 형성된 코어 회로/주변 회로 영역(P/C) 전면에 실리콘 산화막 또는 실리콘 질화막을 형성하고 에치백 공정을 실시하여 게이트 전극(G1, G2, G3) 외측벽에 300 내지 1000Å 두께의 스페이서(114)를 형성한다. 다음, 고농도의 소오스 및 드레인 영역을 형성하기 위한 이온 주입 공정을 실시하여 도시된 바와 같은 LDD(Lightly Doped Drain and source) 구조의 소오스 및 드레인 영역(116, 118, 120, 122)을 형성한다. 한편 소스 및 드레인 영역은 DDD(Double Doped Drain and Source) 구조를 취할 수 있다.
다음, 도시되지 않았으나 셀 영역(C) 상부에 형성된 마스크(104)를 제거한다.
도 2에서, 셀 영역(C) 및 코어 회로/주변 회로 영역(P/C) 전면에 50 내지100Å의 완충막(124), 50 내지 150Å의 식각 저지층(126) 및 2200 내지 6500Å 두께의 층간 절연막을 순차적으로 형성한다. 완충막(124)은 실리콘 산화막 또는 실리콘 산화질화막으로 이루어져 반도체 기판(100)과 식각 저지층(126)과의 접착력을 향상시키는 역할을 한다. 한편, 식각 저지층(126)이 층간 절연막에 대해 높은 식각 선택비를 가지는 물질로 이루어지면, 코어 회로/주변 회로 영역(P/C)의 소스 및 드레인 영역(116, 118, 120 또는 122)을 노출시키는 트렌치를 자기 정렬 방식으로 형성할 수 있는 이점이 있다. 전술한 기능을 수행하기 위해 식각 저지층(126)은 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어 질 수 있으며, 층간 절연막은 식각 저지층(126)과 다른 물질로 구성되되 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막으로 이루어질 수 있다. 다음, 층간 절연막에 대해 화학 및 기계적 연마를 실시하여 평탄화된 층간 절연막(128)을 형성한다.
도 3 내지 도 8에서, 상감법을 이용하여 셀 영역(C)에 게이트를 구비한 트랜지스터를 형성한다. 먼저 도 3에서, 층간 절연막(128) 중 셀 영역(C) 막의 소정 부분을 그 하부의 식각 저지층(126)이 노출될때까지 식각하여 리버스 게이트 패턴(130)과 그 사이에 배치되는 제 1 트렌치(132)를 형성한다. 식각 저지층(126)은 셀 영역(C)에서는 제 1 트렌치(132) 형성 시 반도체 기판(100)의 손상을 막는 역할을 하는 반면, 코어 회로/주변 회로 영역(P/C)에서는 층간 절연막(128) 형성시 생성된 불순물이 게이트(G1, G2, G3)로 침투하는 것을 차단하는 역할을 한다. 제 1 트렌치(132)는 이후에 셀 영역의 트랜지스터의 게이트가 형성될 부분이다. 셀영역(C)의 트랜지스터 게이트의 높이는 리버스 게이트 패턴(130)의 높이 즉 층간 절연막(128)의 높이에 의해 결정된다.
도 4에서, 셀 영역(C) 및 코어 회로/주변 회로 영역(P/C) 전면에 절연막을 도포한 뒤 에치백 공정을 실시하여 리버스 게이트 패턴(130)의 외측벽( 또는 제 1 트렌치(132)의 내측벽)에 200 내지 700Å두께의 스페이서(134)를 형성한다. 이때 에치백 공정 시 과도 식각이 가해지면 제 1 트렌치(132) 내부의 실리콘 질화막도 제거된다. 다음, 셀 영역(C)의 트랜지스터의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시하여 스페이서(134) 사이의 반도체 기판(100)에 불순물 영역(136)을 형성한다. 한편, 스페이서(134)를 형성하지 않고 리버스 게이트 패턴(130)과 제 1 트렌치(132)를 형성한 후 바로 문턱 전압 조절을 위한 부분적 이온 주입 공정을 실시할 수도 있다.
스페이서(134)가 없는 상태에서 문턱 전압 조절용 부분적 이온 주입 공정을 실시한 경우에 비해 스페이서(134) 형성 후 부분적 이온 주입 공정을 실시하면 셀 영역(C)의 트랜지스터 리프레쉬 특성을 더욱 향상 시킬 수 있는 이점이 있다.
또한, 스페이서(134)를 층간 절연막에 대해 높은 식각 선택비를 가지는 절연물질로 구성하면, 셀 영역(C)의 트랜지스터 형성 후 비트 라인 콘택 패드 또는 스토리지 전극 콘택 패드가 형성될 트렌치를 자기 정렬 방식으로 형성 할 수 있다. 층간 절연막에 대해 식각 선택비가 높은 물질막은 전술한 식각 저지층(126)을 구성하는 물질막과 동일한 것으로, 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막을 들 수 있다.
도 5에서, 제 1 트렌치(132) 내부에 형성되어 있던 완충막(124)을 제거한 뒤 셀 영역(C)의 게이트 산화막(140)을 성장시킨다. 셀 영역의 게이트 산화막(140)은 코어 회로/주변 회로 영역(P/C)에 형성된 트랜지스터의 게이트 산화막(106)과 별도로 형성되므로, 셀 영역의 트랜지스터의 특성에 적합한 두께로 성장시키는 것이 가능하다. 통상 셀 영역(C)의 트랜지스터의 게이트에 인가되는 전압이 코어 회로/주변 회로 영역(P/C)의 트랜지스터의 게이트에 인가되는 전압의 2배 정도로 상대적으로 높으므로, 셀 영역(C) 트랜지스터의 게이트 산화막의 두께는 코어 회로/주변 회로 영역(P/C)의 게이트 산화막(106)의 두께보다 두껍게 형성하는 것이 바람직하다. 일반적으로 코어 회로/주변 회로 영역(P/C)의 트랜지스터의 게이트 산화막(106) 두께는 30Å 내지 60Å이므로 셀 영역(C)의 트랜지스터의 게이트 산화막(140)의 두께는 40Å내지 70Å의 두께로 형성 할 수 있다.
다음, 셀 영역(C)과 코어 회로 및 주변 회로 영역(P/C) 전면에 N+ 도핑된 폴리 실리콘층(138)을 형성하여 제 1 트렌치(132)의 소정 부분을 채운다.
도 6에 나타난 바와 같이, N+ 도핑된 폴리 실리콘층(138)에 대해 에치백을 실시하여 제 1트렌치(132)의 바닥에서 부터 500 내지 3000Å의 두께를 갖는 폴리실리콘층 패턴(142)을 형성한다. 한편, N+ 도핑된 폴리 실리콘층(138)이 제 1 트렌치(132)를 완전히 채우도록 형성되는 경우에는 화학 및 기계적 연마 및 에치백 공정을 사용할 수 있다. 고융점 금속을 스퍼터링 또는 화학기상증착방법을 이용하여 폴리실리콘층 패턴(142) 상에 형성한다. 다음, 열처리를 실시하여 300 내지 800Å 두께의 고융점 금속 실리사이드 패턴(144)을 형성한다. 열처리 조건에 따라 고융점금속층의 전부 또는 일부가 금속 실리사이드 패턴으로 변환되며, 본 실시예에서는 고융점 금속층의 전부가 금속 실리사이드 패턴으로 변환된 것을 보여주고 있다. 다음, 황산 및 H2O2등과 같은 화학약품을 이용하여 반응 후 남은 고융점 금속을 선택적으로 제거한다. 한편, 금속 실리사이드층 대신에 셀 영역(C) 결과물 전면에 화학기상증착방법을 이용하여 500 내지 2000Å 두께의 고융점 금속층(도시되지 않음)을 형성할 수도 있다.
고융점 금속층의 금속은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성되고, 고융점 금속 실리사이드 패턴(144)은 CoSix,TiSix, TaSix, MoSix, WSix또는 PtSix으로 이루어 질 수 있다. 상기 고융점 금속 실리사이드 패턴(144)은 300 내지 700Å 두께로 형성된다.
도 7에서, 고융점 금속 실리사이드 패턴(144)이 형성된 결과물 전면에 층간 절연막(128)에 대해 선택비가 높은 절연막(150)을 화학 기상 증착 방법등을 이용하여 형성한다. 절연막(150)은 층간 절연막(128)과 동일하지 않는 물질로 이루어지되 예를 들면 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어질 수 있다.
도 8에서, 절연막(150)을 에치백 또는 화학 및 기계적으로 연마하여 1500 내지 2500Å두께를 가진 절연막 패턴(152)을 형성한다. 따라서, 도핑된 폴리실리콘층 패턴(142), 고융점 금속 실리사이드 패턴(144), 및 절연막 패턴(152)으로 이루어진 셀 영역의 게이트(G4, G5, G6)를 완성한다. 한편, 고융점 금속 실리사이드 패턴 대신 고융점 금속층(미도시)이 포함된 게이트를 형성할 수도 있다. 셀영역 게이트의 측벽에는 전술한 스페이서(134)가 형성되어 있다.
한편, 종래에는 셀 영역(C)의 게이트를 형성한 이후에 그 위에 층간 절연막을 덮는다. 따라서 고집적화에 따른 게이트의 어스펙비 비의 증가에 의해 게이트와 게이트 사이를 보이드 없이 층간 절연막으로 채우는 것이 힘들게 되었다. 그러나 본 발명에서는 셀 영역(C)의 게이트(G4, G5, G6)를 층간 절연막을 패터닝하여 리버스 게이트 패턴을 형성한 뒤 리버스 게이트 패턴 사이를 게이트를 구성할 물질로 채워 형성한다. 즉, 게이트 높이를 높이기 위해서는 코어 회로/주변 회로 영역(P/C)의 트랜지스터를 형성한 후 반도체 기판(100) 전면에 형성되는 층간 절연막을 두껍게 형성하면 된다. 따라서, 게이트와 게이트 사이를 층간 절연막으로 채워야 할 필요성이 근본적으로 발생되지 않는다.
다음, 포토리소그래피를 이용하여 리버스 게이트 패턴(도 7의 130)을 반도체 기판(100) 상에 형성된 식각 저지층(216)이 노출될 때까지 식각한다. 그런데, 게이트(G4, G5, G6)의 절연막 패턴(152) 및 스페이서(134)가 리버스 게이트 패턴(도 7의 130)을 구성하는 물질에 대해 높은 식각 선택비를 가지는 물질로 구성되므로, 자기 정렬 방식으로 제 2 트렌치(154)를 형성할 수 있다.
도 9에서, 제 2 트렌치(154) 바닥에 잔존하는 식각 저지층(126)과 그 하부의 완충막(124)을 제거하고 기판을 세정한다. 다음, 제 2 트렌치(154) 형성 후 게이트(G4, G5, G6) 및 스페이서(134)를 마스크로 이용하여 이온 주입 공정을 실시하여 트랜지스터의 소스 및 드레인 영역(135, 137)을 형성한다. 소스 및 드레인 영역(135, 137)은 게이트(G4, G5, G6)의 측벽에 형성된 스페이서(134)에 의해 문턱 전압 조절용 불순물 영역(136)과 이격되도록 형성된다. 스페이서(134)를 형성하지 않았을 경우에는, 문턱 전압 조절용 불순물 영역(136)과 소스 및 드레인 영역(135, 137)이 접합면을 형성하게 된다.
이후, 제 2 트렌치를 채우도록 반도체기판(100) 전면에 걸쳐 폴리 실리콘층(156)을 형성한다.
도 10에서, 폴리 실리콘층(도 9의 156)을 게이트(G4, G5, G6)의 절연막 패턴(152)이 노출될 때까지 화학 및 기계적으로 연마하여 콘택 패드(158)를 형성한다. 콘택 패드(158)의 일부는 비트 라인(도시되지 않음)에 직접 연결되고 다른 일부는 비트 라인(도시되지 않음) 상부에 형성된 캐패시터의 스토리지 전극(도시되지 않음)에 연결된다.
이후의 과정은 층간 절연막 형성, 비트 라인 연결용 플러그 형성, 비트 라인 형성, 층간 절연막 형성, 캐패시터 스토리지 전극 연결용 플러그 형성 및 캐패시터 형성 등의 공정을 포함하는 것으로, 종래 반도체 메모리 장치 제조 공정에 사용되던 공정을 이용한다.
본 발명은 COB(Capacitor Over Bit line) 구조를 갖는 반도체 메모리 장치에 관해서만 설명하였으나, CUB(Capacitor Under Bit line)구조의 반도체 메모리 장치에 있어도 적용할 수 있다. 즉, 셀 영역(C) 및 코어 회로/주변 회로 영역(P/C)의반도체 기판의 비트 라인을 형성한 후 먼저 코어 회로/주변 회로 영역(P/C)의 반도체기판에 일반적인 방법으로 트랜지스터를 형성 한다. 이후 결과물을 포함한 반도체 기판 전면 즉 셀 영역(C) 및 코어 회로/주변 회로 영역(P/C)의 기판 전면에 층간 절연막을 형성한다. 계속하여 셀 영역(C)의 층간 절연막을 패터닝하여 리버스 게이트 패턴을 형성한다. 리버스 게이트 패턴 사이의 트렌치를 도전성 물질로 채워 게이트를 형성하고 리버스 게이트 패턴을 제거한 뒤 소스 및 드레인 영역을 형성하여 셀 영역의 트랜지스터를 완성한다.
물론 CUB구조의 반도체 메모리 장치에서도 반도체 메모리 장치의 문턱 전압 증가와 리프레쉬 특성을 확보하기 위한 부분적 이온 주입 공정 및 비트 라인 및 캐패시터와의 연결을 위한 콘택 홀 자기 정렬 식각 공정의 적용이 가능하다.
이상에서 설명한 본 발명의 이점을 다시 정리하면 다음과 같다.
첫째, 다양한 규격을 가지는 셀 영역의 트랜지스터와 같은 소자들을 종래에 사용하던 일반적인 방법을 이용하여 먼저 형성하고, 다양한 규격을 가지는 코어 회로/주변 회로 영역의 트랜지스터 소자들이 포함된 기판 전면에 층간 절연막을 형성한 뒤, 균일한 규격을 가지되 특성 유지를 위한 미세 제어 공정이 요구되는 트랜지스터 소자들을 이미 형성된 층간 절연막을 리버스 게이트 패턴의 기초로 하되 상감법을 이용하여 형성한다. 따라서, 모든 영역에 형성되는 트랜지스터 소자들을 설계 시의 특성을 최대한 유지하면서 제조할 수 있다.
둘째, 셀 영역의 트랜지스터 소자의 높이는 이미 존재하는 층간 절연막의 높이에 대응되어 결정되므로, 종래 기술에서 요구되던 트랜지스터 형성 이후 트랜지스터의 게이트 사이를 절연물로 채우는 기술이 필요하지 않게 된다.
세째, 층간 절연막의 두께를 증가시켜, 자기 정렬 콘택 공정을 위해 균일한 규격의 트랜지스터의 게이트의 상단부에 위치하는 절연막(도 10의 152)의 두께를 두껍게 형성할 수 있다. 따라서, 이후의 트렌치 형성 시의 얼라인 공정 마진을 증가시킬 수 있다.
네째, 셀 영역의 트랜지스터의 볼록 렌즈 형상의 게이트 측벽에 스페이서를 형성하여 소스 및 드레인 영역과 이격된 불순물 영역을 채널 영역에 형성함으로써, 셀 영역의 트랜지스터의 문턱 전압을 증가시킴과 동시에 리프레쉬 특성을 향상시킬 수 있다.
다섯째, 셀 영역의 트랜지스터의 게이트 산화막을 코어 회로/주변 회로 영역(P/C)의 게이트 산화막의 형성과 독립적으로 성장시킬 수 있으므로, 코어 회로/주변 회로 영역(P/C)의 게이트 산화막 보다 두껍게 형성 할 수 있다. 따라서, 셀 트랜지스터의 게이트 산화막의 박막화에 따른 누설 전류를 줄일 수 있다.

Claims (43)

  1. 셀 영역 및 코어 회로/주변 회로 영역으로 이루어진 반도체 메모리 장치의 상기 코어 회로/주변 회로 영역의 반도체 기판에 형성되되 제 1 게이트, 제 1 게이트 절연막, 제 1 소스 영역 및 제 1 드레인 영역으로 이루어진 제 1 트랜지스터,
    상기 제 1 트랜지스터를 덮는 평탄화된 층간 절연막 및
    상기 셀 영역에 형성되되 제 2 소스 영역, 제 2 드레인 영역, 상기 층간 절연막에 대응하는 높이를 가지는 제 2 게이트 및 제 2 게이트 절연막으로 이루어진 제 2 트랜지스터를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제 2 게이트가 상기 층간 절연막과 동일 레벨에 형성되어 있는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제 1 트랜지스터는 상기 제 1 게이트 외측벽에 형성된 제 1 스페이서를 더 포함하고, 상기 제 2 트랜지스터는 상기 제 2 게이트 측벽에 형성된 제 2 스페이서를 더 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제 2 스페이서는 상기 층간 절연막에 대해 높은 식각 선택비를 가지는 물질로 구성되는 제 1 절연막인 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 층간 절연막은 실리콘 질화막, 실리콘 산화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막 또는 USG막 또는 이들의 조합막으로 이루어지고 상기 제 1 절연막은 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막인 반도체 메모리 장치.
  6. 제1항 또는 제2항에 있어서, 상기 제 2 게이트는 폴리 실리콘층 및 고융점 금속층으로 이루어지고, 상기 고융점 금속층 상에 형성된 상기 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 제 2 절연막을 더 포함하는 반도체 메모리 장치.
  7. 제1항 또는 제2항에 있어서, 상기 제 2 게이트는 폴리 실리콘층 및 고융점 금속 실리사이드층을 포함하는 반도체 메모리 장치.
  8. 제1항 또는 제2항에 있어서, 상기 제 2 게이트는 폴리실리콘층 및 고융점 금속 실리사이드층으로 이루어지고, 상기 고융점 금속 실리사이드층 상에 형성된 상기 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 제 2 절연막을 더 포함하는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 고융점 금속층은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성된 막인 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 고융점 금속 실리사이드층은 CoSix, TiSix, TaSix, MoSix, WSix또는 PtSix,인 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 고융점 금속 실리사이드층은 CoSix, TiSix, TaSix, MoSix, WSix또는 PtSix,이고,상기 제 2 절연막은 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막인 반도체 메모리 장치.
  12. 제6항에 있어서, 상기 층간 절연막은 실리콘 질화막, 실리콘 산화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막 또는 USG막 또는 이들의 조합막으로 이루어지고 상기 제 2 절연막은 실리콘 질화막, 알루미늄 산화막 또는 탄탈륨 산화막인 반도체 메모리 장치.
  13. 제8항에 있어서, 상기 제 1 트랜지스터는 상기 제 1 게이트의 상단부에 형성된 제 3 절연막을 더 포함하고 상기 제 2 절연막의 두께가 상기 제 3 절연막의 두께보다 두꺼운 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제 3 절연막의 두께는 1500 내지 2500Å인 반도체 메모리 장치.
  15. 제1항 또는 제3항에 있어서, 상기 제 1 트랜지스터가 형성된 상기 코어 회로/주변 회로 영역의 상기 반도체 기판 전면에 형성되되 상기 층간 절연막에 대해 높은 식각 선택비를 가지는 제 4 절연막을 더 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제 4 절연막과 상기 코어 회로/주변 회로 영역의 상기 반도체 기판 사이에 형성된 완충막을 더 포함하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 층간 절연막은 실리콘 질화막, 실리콘 산화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 제 4 절연막은 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막인 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 층간 절연막은 실리콘 질화막, 실리콘 산화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 제 4 절연막은 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막이고, 상기 완충막은 실리콘 산화막 또는 실리콘 산화질화막인 반도체 메모리 장치.
  19. 제1항에 있어서, 상기 제 2 게이트 절연막의 두께는 상기 제 1 게이트 절연막의 두께와 같거나 보다 두꺼운 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 제 1 게이트 절연막은 30 내지 60Å의 두께를 가지는 반도체 메모리 장치.
  21. 제1항에 있어서, 상기 제 2 트랜지스터는 제 2 게이트 하부의 상기 반도체 기판에 형성되되 상기 반도체 기판과 동일한 형의 불순물 이온이 주입된 이온 주입 영역을 더 포함하는 반도체 메모리 장치.
  22. 제3항에 있어서, 상기 제 2 트랜지스터는 상기 제 2 스페이서 사이에 해당하는 상기 반도체 기판에 형성되되 상기 반도체 기판과 동일한 형의 불순물 이온이 주입된 이온 주입 영역을 더 포함하는 반도체 메모리 장치.
  23. 셀 영역 및 코어 회로/주변 회로 영역으로 이루어진 반도체 메모리장치의 상기 코어 회로/주변 회로 영역의 반도체 기판에 제 1 트랜지스터를 형성하는 단계,
    상기 제 1 트랜지스터가 형성된 상기 고집적 반도체 메모리 장치의 상기 반도체 기판 전면에 평탄화된 층간 절연막을 형성하는 단계, 및
    상기 셀 영역에 제 2 트랜지스터를 형성하는 단계를 포함하고,
    상기 제 2 트랜지스터 형성 단계는,
    상기 셀 영역 상부에 위치하는 상기 층간 절연막을 패터닝하여 리버스 게이트 패턴과 상기 리버스 게이트 패턴 사이에 위치하는 제 1 트렌치를 형성하는 단계,
    상기 제 1 트렌치에 도전성 물질을 채워 게이트를 형성하는 단계,
    상기 리버스 게이트 패턴을 식각하여 제 2 트렌치를 형성하는 단계, 및
    상기 게이트를 마스크로 이용하여 불순물 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  24. 삭제
  25. 제23항에 있어서, 상기 제 1 트렌치 형성 단계와 상기 게이트 형성 단계 사이에, 상기 제 1 트렌치를 통해 불순물 이온을 주입하여 상기 반도체 기판의 소정 부분에 문턱 전압 조절용 불순물 영역을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  26. 제25항에 있어서, 상기 제 1 트렌치 형성 단계와 상기 문턱 전압 조절용 불순물 영역 형성 단계 사이에 상기 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 스페이서를 상기 리버스 게이트 패턴 외측벽에 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  27. 제26항에 있어서, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 스페이서는 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어지는 반도체 메모리 장치의 제조 방법.
  28. 제23항에 있어서, 상기 제 1 트랜지스터 형성 단계와 상기 층간 절연막 형성 단계 사이에, 상기 셀 영역 및 상기 코어 회로/주변 회로 영역의 반도체 기판 상면에 상기 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 식각 저지층을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  29. 제28항에 있어서, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 식각 저지층은 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어지는 반도체 메모리 장치의 제조 방법.
  30. 제26항에 있어서, 상기 제 1 트랜지스터 형성 단계와 상기 제 1층간 절연막 형성 단계 사이에, 상기 셀 영역 및 상기 코어 회로/주변 회로 영역의 반도체 기판 상면에 상기 제 1 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어진 식각 저지층을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  31. 제30항에 있어서, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 식각 저지층은 상기 층간 절연막과 다른 물질로 이루어지되, 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어지는 반도체 메모리 장치의 제조 방법.
  32. 제23항, 제25항, 제26항 또는 제28항에 있어서, 상기 게이트 형성 단계는 상기 제 1 트렌치의 제 1 높이까지 채워지는 폴리실리콘층을 형성하는 단계 및 상기 트렌치의 상기 제 1 높이에서 제 2 높이까지 채워지는 고융점 금속층을 형성하는 단계로 이루어지고, 상기 고융점 금속층 상에, 상기 제 2 높이에서 상기 제 1 트렌치의 상단부까지 채워지되 상기 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어지는 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  33. 제23항, 제25항, 제26항 또는 제28항에 있어서, 상기 게이트의 형성 단계는 상기 제 1 트렌치의 제 1 높이까지 채워지는 폴리실리콘층을 형성하는 단계, 상기 트렌치의 상기 제 1 높이에서 제 2 높이까지 채워지는 제 1 고융점 금속층을 형성하는 단계 및 상기 제 1 고융점 금속층을 실리사이드화하여 상기 제 1 고융점 금속층의 일부를 고융점 금속 실리사이드층으로 변환하는 단계로 이루어지고, 상기 일부 변환된 제 1 고융점 금속층 상에, 상기 제 2 높이에서 상기 제 1 트렌치의 상단부까지 채워지되 상기 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어지는 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  34. 제23항, 제25항, 제26항 또는 제28항에 있어서, 상기 게이트의 형성 단계는 상기 제 1 트렌치의 제 1 높이까지 채워지는 폴리실리콘층을 형성하는 단계, 상기 트렌치의 상기 제 1 높이에서 제 2 높이까지 채워지는 제 1 고융점 금속층을 형성하는 단계 및 상기 제 1 고융점 금속층을 실리사이드화하여 상기 제 1 고융점 금속층의 전부를 고융점 금속 실리사이드층으로 변환하는 단계로 이루어지고, 상기 변화된 고융점 금속 실리사이드층 상에, 상기 제 2 높이에서 상기 제 1 트렌치의 상단부까지 채워지되 상기 층간 절연막에 대해 식각 선택비가 높은 물질로 이루어지는 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  35. 제32항에 있어서, 상기 고융점 금속층은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성된 막이고, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 절연막은 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어지는 반도체 메모리 장치의 제조 방법.
  36. 제33항에 있어서, 상기 제 1 고융점 금속층은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성된 막이고, 상기 고융점 금속 실리사이드층은 CoSix, TiSix, TaSix, MoSix, WSix또는 PtSix,이며, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, PSG막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 절연막은 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어지는 반도체 메모리 장치의 제조 방법.
  37. 제34항에 있어서, 상기 고융점 금속층은 Co, W, Ta, Mo 및 Ti로 구성된 군에서 선택된 어느 하나로 구성된 막이고, 상기 고융점 금속 실리사이드층은 CoSix, TiSix, TaSix, MoSix, WSix또는 PtSix,이며, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막, BSG막, BPSG막, TEOS막, 오존-TEOS막, PE-TEOS막 또는 USG막 또는 이들의 조합막이고 상기 절연막은 상기 층간 절연막과 다른 물질로 이루어지되 실리콘질화막, 알루미늄 산화막 또는 탄탈륨 산화막으로 이루어지는 반도체 메모리 장치의 제조 방법.
  38. 제28항 또는 제30항 에 있어서, 상기 제 1 트랜지스터 형성 단계와 상기 식각 저지층 형성 단계 사이에 상기 셀 영역 및 상기 코어 회로/주변 회로 영역의 반도체 기판 상면에 완충막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  39. 제38항에 있어서, 상기 완충막은 실리콘 산화막 또는 실리콘 산화질화막인 반도체 메모리 장치의 제조 방법.
  40. 제25항에 있어서, 상기 제 2 트렌치 내에 폴리 실리콘을 채워 콘택 패드를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  41. 제40항에 있어서, 상기 콘택 패드의 형성 단계는 상기 제 2 트렌치이 형성된 상기 셀 영역의 반도체 기판 전면에 폴리실리콘층을 형성하는 단계 및 상기 폴리실리콘층을 상기 게이트 전극의 상면이 노출 될 때까지 식각하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
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