KR100713905B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판상에 제1절연막을 형성하고 상기 제1절연막상에 게이트전극 형성부분을 노출시키는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 마스크로 상기 제1절연막을 선택적으로 제거하여 게이트형성부분을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1감광막패턴을 제거하고, 상기 제1콘택홀아래의 반도체기판내에 제1이온주입을 실시하여 제1이온주입층을 형성하는 단계; 상기 제1콘택홀내에 게이트전극을 형성하는 단계; 상기 제1절연막을 제거하고 상기 게이트전극을 포함한 전체 구조의 상면에 제2절연막을 형성하는 단계; 상기 게이트전극사이의 반도체기판내에 제2이온주입을 실시하여 제2이온주입층을 형성하는 단계; 상기 제2절연막상에 제3절연막을 형성하고 상기 제3절연막을 선택적으로 제거하여 상기 게이트전극의 측면에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 전체 구조의 상면에 제4절연막을 형성하고 상기 제4절연막상에 상기 게이트전극과 대응되는 부분상에 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 마스크로 상기 제4절연막과 제2절연막을 선택적으로 제거하여 상기 제2이온주입층을 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 제2콘택홀내에 콘택플러그를 형성하는 단계;를 포함하여 구성된다.
Description
도 1 내지 4는 종래 기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
도 5 내지 도 9는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
[도면부호의설명]
21 : 반도체기판 23 : 트렌치소자분리막
25 : 버퍼산화막 27 : 질화막
29 : 제1이온주입층 31 : 게이트산화막
33 : 도전층 33a : 게이트전극
35 : 절연막 37 : 제2주입층
39 : 스페이서 41 : 스토리지노드콘택플러그
43 : 비트라인 콘택플러그
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 리프레쉬 특성을 개선시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근에는 디램의 집적도가 점점 증가하면서 셀 트랜지스터의 쇼채널효과(short channel effect) 및 서브 스레숄드 리키지(subthreshold leakage)를 억제하기 위해 기판내의 도핑농도를 증가시켜야 했다.
이는 리텐션 시간(retention time)에 직접적인 영향을 주는 전계를 증가시켜 리프레쉬 특성을 악화시키는 방향으로 작용하게 된다.
한편, 이러한 리텐션 시간 특성과 밀접한 관계가 있는 디램소자의 리키지 (leakage) 메카니즘은, 리프레쉬 동작에서 주요 실패의 원인은 접합 디플리션 영역(junction depletion region)내의 국부적으로 증가된 전계(locally enhanced electric field)와 트랩에 의해 불규적인 전류의 증가에 기인하는 것을 보고되고 있다.
따라서, 리텐션 시간을 개선하기 위해서는 트랩발생 및 전계분포가 감소되도록 관련 공정을 최적화해야 한다.
이러한 관련 공정을 최적화하기 위한 종래기술에 따른 반도체소자의 제조방법을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 반도체기판(1)에 활성영역과 소자분리영역을 한정하기 위한 트렌치 소자분리막(3)을 형성한다.
그다음, 전체 구조의 상면에 버퍼산화막(5)을 형성하고, 상기 트렌치 소자분리막(3)사이의 반도체기판(1)내에 펀치스로우 방지 및 채널 문턱전압조절를 하기 위해 이온주입을 실시하여 제1이온주입층(7)을 형성한다.
이어서, 도 2에 도시된 바와같이, 상기 이온주입된 전체 구조의 상면에 도전물질층(미도시)을 증착하고, 그 위에 감광막(미도시)을 도포한다.
이어서, 상기 감광막(미도시)을 포토리소그래피 공정기술을 이용한 노광 및 현상공정을 통해 게이트전극이 형성될 상기 도전물질층 일부분상에만 남도록 선택적으로 패터닝하여 제1감광막패턴(미도시)을 형성한다.
그다음, 상기 제1감광막패턴(미도시)을 마스크로 상기 도전물질층(미도시)과 버퍼산화막(5)을 선택적으로 패터닝하여 게이트전극(9)과 게이트산화막(6)을 각각 형성한다.
이어서, 상기 게이트전극(9)을 포함한 전체 구조의 상면에 제1절연막(11)을 증착한후 상기 반도체기판(1)내의 제1이온주입층(7)에 n- 불순물을 이온주입하여 상기 게이트전극(9)들사이의 제1이온주입층(7)내에 제2이온주입층(13)을 형성한다.
그다음, 도 3에 도시된 바와같이, 상기 제1절연막(11)상에 제2절연막(미도시)을 증착하고, 이를 이방성식각공정에 의해 선택적으로 제거하여 상기 게이트전극(9)의 측면에 제1절연막과 제2절연막의 일부분으로 구성된 스페이서(15)을 형성한다.
그다음, 전체 구조의 상면에 제3절연막(미도시)을 증착하고, 상기 제3절연막(미도시)상에 제2감광막패턴(미도시)을 형성한다.
이어서, 상기 제2감광막패턴(미도시)을 마스크로 상기 제3절연막(미도시)을 자기정렬방식에 의해 선택적으로 제거하여 상기 스페이서(15)사이의 제2이온주입층 (13)을 노출시키는 스토리지노드콘택홀(미도시) 및 비트라인콘택홀(미도시)을 동시에 형성한다.
그다음, 제1 및 2 콘택홀을 포함한 전체 구조의 상면에 도전물질층(미도시)을 증착하고, 상기 도전물질층(미도시)를 전면식각 또는 CMP공정에 의해 선택적으로 패터닝하여 상기 제2이온주입층(13)과 연결되는 콘택플러그(17)를 형성한다. 이때, 상기 콘택플러그(17)는 스토리지노드용 콘택플러그와 비트라인용 콘택플러그로 사용한다.
그러나, 상기와 같이 제조되는 종래기술에 따른 반도체소자의 제조방법에 잇어서는 다음과 같은 문제점이 있다.
종래기술에 따른 반도체소자의 제조방법에 있어서는, 펀치스로우 방지 및 채널 문턱전압을 제어하기 위한 이온주입이, 비트라인 및 스토리지노드의 형성위치를 포함하여 전면적으로 실시하게 되어 스토리지노드부분에 이온 임플란테이션 데미지를 주게 되므로써 결함발생 및 스토리지노드 근처에 전계를 증가시켜 리프레쉬 특성을 약화시키게 된다.
또한, 게이트전극을 형성하기 위한 식각공정시에 게이트전극의 가장자리부에 식각 데미지에 의한 문제도 발생할 수 있다.
그리고, 후속 공정에서 스페이서를 형성하기 위해 질화막을 식각하는 동안 버퍼측벽의 절연막, 즉 산화막의 두께가 얇으므로써 반도체기판의 표면에 플라즈마 데미지를 주게 되어 계면 결함밀도를 증가시키는 결과를 초래한다.
더우기, 충분한 두께의 버퍼 산화막이 형성되어 있지 않아 측벽 질화막 스페이서에 의한 스트레스가 하부 반도체기판의 표면에 직접 전달되므로써 계면부에 트랩사이트(trap sites)를 발생시켜 반도체소자의 리프레쉬 특성을 더 악회시키는 문제점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 반도체 소자 제조시에 해당지역에만 국부적으로 이온주입을 실시하여 접합영역의 이온주입에 대한 데미지를 최소화함과 동시에 측벽스페이서 형성시에 스페이서하부로 전달되는 스트레스를 감소시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 소자 접합부에서의 결함과 전계를 감소시켜 불규칙적인 누설전류를 억제시키므로써 소자의 리프레쉬 특성을 개선시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 소자형성영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계; 상기 반도체기판상에 제1절연막을 형성하고 상기 제1절연막상에 게이트전극 형성부분을 노출시키는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 마스크로 상기 제1절연막을 선택적으로 제거하여 게이트형성부분을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1감광막패턴을 제거하고, 상기 제1콘택홀아래의 반도체기판내에 제1이온주입을 실시하여 제1이온주입층을 형성하는 단계; 상기 제1콘택홀내에 게이트전극을 형성하는 단계; 상기 제1절연막을 제거하고 상기 게이트전극을 포함한 전체 구조의 상면에 제2절연막을 형성하는 단계; 상기 게이트전극사이의 반도체기판내에 제2이온주입을 실시하여 제2이온주입층을 형성하는 단계; 상기 제2절연막상에 제3절연막을 형성하고 상기 제3절연막을 선택적으로 제거하여 상기 게이트전극의 측면에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 전체 구조의 상면에 제4절연막을 형성하고 상기 제4절연막상에 상기 게이트전극과 대응되는 부분상에 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 마스크로 상기 제4절연막과 제2절연막을 선택적으로 제거하여 상기 제2이온주입층을 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 제2콘택홀내에 콘택플러그를 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4 내지 도 9은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 4에 도시된 바와같이, 먼저 반도체기판(21)에 활성영역과 소자분리영역을 한정하기 위한 트렌치 소자분리막(23)을 형성한다.
그다음, 전체 구조의 상면에 버퍼산화막(25)을 형성한후, 상기 버퍼산화막 (25)상에 질화막 계열 물질을 이용하여 제1절연막(27)을 증착한다.
이어서, 상기 제1절연막(27)상에 제1감광막(미도시)을 도포하고, 상기 제1감광막(미도시)을 포토리소그래피 공정기술을 이용한 노광 및 현상공정을 통해 게이트전극이 형성될 상기 제1절연막(27)의 상면을 노출시키도록 선택적으로 패터닝하여 제1감광막패턴(28)을 형성한다.
그다음, 상기 제1감광막패턴(28)을 마스크로 상기 제1절연막(27)을 선택적으로 제거하고, 상기 제1감광막패턴(28)을 제거한다.
이어서, 도 5에 도시된 바와같이, 상기 제1절연막(27)사이의 반도체기판(21)내에 펀치스로우 방지 및 채널 문턱전압조절를 하기 위한 이온주입을 실시하여 제1이온주입층(29)을 형성한다.
그다음, 도 6에 도시된 바와같이, 상기 이온주입된 전체 구조의 상면에 도전물질층(33)을 증착한다.
이어서, 도 7에 도시된 바와같이, 상기 도전물질층(33)을 전면 식각 또는 CMP공정에 의해 선택적으로 패터닝하여 게이트전극(33a)을 형성한후 상기 제1절연막(27)과 그 하부에 있는 버퍼산화막(25)을 습식식각공정에 의해 제거한다.
그다음, 도 8에 도시된 바와같이, 상기 게이트전극(33a)을 포함한 전체 구조의 상면에 산화막 계열물질을 이용하여 제2절연막(35)을 증착한후 이온주입을 실시하여 상기 게이트전극(33a)사이의 반도체기판(21)내에 제2이온주입층(37)을 형성한다.
이어서, 도 9에 도시된 바와같이, 상기 제2절연막(35)상에 제3절연막(미도 시)을 증착하고, 이방성식각에 의해 상기 제3절연막(미도시)을 선택적으로 제거하여 상기 게이트전극(33a)의 측면에 스페이서(39)을 형성한다.
그다음, 전체 구조의 상면에 제4절연막(미도시)을 증착하고, 상기 제4절연막 (미도시)상에 제2감광막패턴(미도시)을 형성한다.
이어서, 상기 제2감광막패턴(미도시)을 마스크로 상기 제4절연막(미도시)을 자기정렬방식에 의해 선택적으로 제거하여 상기 스페이서(39)사이의 제2이온주입층(39)을 노출시키는 스토리지노드콘택홀(미도시) 및 비트라인콘택홀(미도시)을 동시에 형성한다.
그다음, 제1 및 2 콘택홀(미도시)을 포함한 전체 구조의 상면에 도전물질층(미도시)을 증착하고, 상기 도전물질층(미도시)를 전면식각 또는 CMP공정에 의해 선택적으로 패터닝하여 상기 제2이온주입층(37)과 연결되는 콘택플러그(41)를 형성한다. 이때, 상기 콘택플러그(41)는 스토리지노드용 콘택플러그와 비트라인용 콘택플러그로 사용한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 소자분리막 제조방법에 있어서는, 게이트전극이 형성될 부분에만 국부적으로 펀치스로우 방지 및 채널 문턱전압제어용 이온주입을 실시하면서 스토리지노드부에는 이온주입이 차단되므로써 이온주입시의 데미지에 의한 결함생성을 억제할 수 있고, 스토리지노드 근처의 전계를 감소시켜 리프레 쉬 특성을 개선시키는 효과가 있다.
또한, 게이트 형성부분에 게이트용 금속층을 증착한후 CMP를 진행하여 게이트 양측에 질화막을 게이트를 형성함에 따른 게이트식각 데미지를 최소화시킬 수가 있다.
그리고, 후속공정에서 스페이서용 측벽 질화막을 증착하기 전에 추가 스페이서용 산화막을 증착하여 측벽 질화스페이서 형성을 위한 식각공정시에 식각방지가 산화막에서 이루어지므로써 플라즈마 데미지를 최소화시킬 수 있고 그로 인해 계면결함 밀도를 감소시킬 수 있음은 물론 질화막스페이서에 의한 셀 누설전류를 감소시킬 수 있어 리텐션 시간을 효과적으로 개선시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (7)
- 소자형성영역을 한정하는 소자분리막이 형성된 반도체기판을 제공하는 단계;상기 반도체기판상에 제1절연막을 형성하고 상기 제1절연막상에 게이트전극 형성부분을 노출시키는 제1감광막패턴을 형성하는 단계;상기 제1감광막패턴을 마스크로 상기 제1절연막을 선택적으로 제거하여 게이트형성부분을 노출시키는 제1콘택홀을 형성하는 단계;상기 제1감광막패턴을 제거하고, 상기 제1콘택홀아래의 반도체기판내에 제1이온주입을 실시하여 제1이온주입층을 형성하는 단계;상기 제1콘택홀내에 게이트전극을 형성하는 단계;상기 제1절연막을 제거하고 상기 게이트전극을 포함한 전체 구조의 상면에 제2절연막을 형성하는 단계;상기 게이트전극사이의 반도체기판내에 제2이온주입을 실시하여 제2이온주입층을 형성하는 단계;상기 제2절연막상에 제3절연막을 형성하고 상기 제3절연막을 선택적으로 제거하여 상기 게이트전극의 측면에 스페이서를 형성하는 단계;상기 스페이서를 포함한 전체 구조의 상면에 제4절연막을 형성하고 상기 제4절연막상에 상기 게이트전극과 대응되는 부분상에 제2감광막패턴을 형성하는 단계;상기 제2감광막패턴을 마스크로 상기 제4절연막과 제2절연막을 선택적으로 제거하여 상기 제2이온주입층을 노출시키는 제2콘택홀을 형성하는 단계; 및상기 제2콘택홀내에 콘택플러그를 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1절연막과 제3절연막은 질화막이고, 제2절연막과 제4절연막은 산화막인 것을 특징으로하는 반도체소자의 제조방법.
- 제3항에 있어서, 상기 산화막으로 구성된 제2절연막은 식각방지막으로 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1이온주입층은 펀치스로우 방지 및 채널문턱전압 제어를 위해 사용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1콘택홀내에 게이트전극을 형성하는 단계는, 제1콘택홀을 포함한 전체 구조의 상면에 도전물질층을 형성하고 이를 전면식각 또는 CMP에 의해 선태적으로 제거하여 게이트전극을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제2콘택홀내에 콘택플러그를 형성하는 단계는, 상기 제2콘택홀을 포함한 전체 구조의 상면에 도전물질층을 증착하고, 이를 전면식각 또는 CMP에 의해 선택적으로 제거하여 콘택플러그를 형성하는 것을 특징으로하는 반 도체소자의 제조방법.
- 제1항에 있어서, 상기 콘택플러그는 비트라인 콘택플러그 및 스토리지노드 콘택플러그로 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR1020010038329A KR100713905B1 (ko) | 2001-06-29 | 2001-06-29 | 반도체소자의 제조방법 |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100904421B1 (ko) * | 2002-12-30 | 2009-06-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256769A (ja) * | 1985-05-10 | 1986-11-14 | Toshiba Corp | 半導体装置 |
| JPS627164A (ja) * | 1985-07-03 | 1987-01-14 | Hitachi Ltd | 半導体装置の製造方法 |
| KR20010039731A (ko) * | 1999-07-22 | 2001-05-15 | 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 | Ｍｏｓｆｅｔ 구조 및 그의 제조 프로세스 |
| KR20020001263A (ko) * | 2000-06-27 | 2002-01-09 | 윤종용 | 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법 |
| KR20020021894A (ko) * | 2000-09-18 | 2002-03-23 | 윤종용 | 반도체 메모리 장치 및 그의 제조 방법 |
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2001
- 2001-06-29 KR KR1020010038329A patent/KR100713905B1/ko not_active IP Right Cessation
Patent Citations (5)
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|---|---|---|---|---|
| JPS61256769A (ja) * | 1985-05-10 | 1986-11-14 | Toshiba Corp | 半導体装置 |
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