KR100587595B1 - 반도체소자의 제조방법 - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 반도체소자의 제조방법은, 반도체기판내에 저농도이온주입영역을 형성하는 단계; 상기 반도체기판상에 절연막을 형성한후 상기 절연막내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막상에 게이트절연막과 도전막을 적층하는 단계; 상기 트렌치의 상부에 덮여 있는 도전막과 게이트절연막 및 절연막을 선택적으로 패터닝하는 단계; 및 상기 패터닝된 도전막의 양측아래의 반도체기판내에 고농도 영역을 형성하는 단계를 포함하여 구성되며, 콘택 식각시에 콘택 CD 및 오버레이 마진을 확보할 수 있는 것이다.
Description
도 1은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 단면도.
도 2 내지 도 11은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33, 33a : 저농도영역
35 : 산화막 37 : 제1감광막패턴
39 : 트렌치 41 : 게이트산화막
43 : 폴리실리콘층 45 : 제2감광막패턴
47, 47a : 고농도영역 49 : 층간절연막
51 : 금속배선
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 고집적 회로를 구성하는 디바이스의 채널길이를 작게 하는 트랜지스터를 형성하는 반도체소자의 제조방법에 관한 것이다.
현재의 디바이스는 트랜지스터를 구현하는데 있어서 게이트역할을 하는 폴리실리콘의 길이는 채널길이와 같게 되고 또한 트랜지스터 동작속도는 채널길이와 반비례하므로 고집적 반도체소자로 갈수록 트랜지스터의 동작속도를 빠르게 하기 위해서 폴리실리콘의 라인을 작게 정의하여 채널길이를 작게 해야 한다.
이렇게 채널길이를 작게 해야 하는데 기존의 트랜지스터의 제조방법에서 채널길이를 작게 하는 경우에 나타나는 문제들에 대해 설명하면 다음과 같다.
도 1에서와 같이, 반도체기판(11)상에 게이트산화막(13)과 게이트전극(15)을 적층한후 그 양측아래의 반도체기판(11)내에 LDD영역(17)을 형성한다.
그다음, 게이트전극(15)측벽에 스페이서(19)을 증착한후 그 양측 아래의 반도체기판(11)내에 소오스/드레인영역(21)을 형성한다.
이어서, 전체 구조의 상면에 층간절연막(23)을 형성한후 이를 선택적으로 패터닝하여 상기 게이트전극(15)의 상면을 노출시키는 콘택홀(25)을 형성한다.
그다음, 상기 콘택홀(25)내에 콘택플러그(27)를 형성한후 그 상부에 금속배선(29)을 형성한다.
그런데, 이렇게 할 경우에 문제는, 도 1에서와 같이, 콘택 CD 및 중첩 마진에 한계가 있기 때문에 게이트에 개구되어야 할 콘택이 활성영역까지 개구될 수가 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 콘택 식각시에 콘택 CD 및 오버레이 마진을 확보할 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판내에 저농도이온주입영역을 형성하는 단계; 상기 반도체기판상에 절연막을 형성한후 상기 절연막내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막상에 게이트절연막과 도전막을 적층하는 단계; 상기 트렌치의 상부에 덮여 있는 도전막과 게이트절연막 및 절연막을 선택적으로 패터닝하는 단계; 및 상기 패터닝된 도전막의 양측아래의 반도체기판내에 고농도영역을 형성하는 단계를 포함 하여 구성하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2 내지 도 11은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 2에 도시된 바와같이, 먼저 반도체기판(31)상에 P- 또는 N- 이온을 주입하여 저농도영역(33)을 형성한다. 이때, 이온주입만 진행한후 확산시키지 않는다. 이는 나중에 LDD 형태를 만들기 위함이다.
그다음, 도 3에 도시된 바와같이, 전체 구조의 상면에 산화막(35)을 증착한다. 이때, 산화막(35)의 두께는 게이트 형성시의 폴리실리콘 또는 금속물질 두께의 약 1/2 정도의 두께로 증착한다.
이어서, 도 4에 도시된 바와같이, 채널영역이 될 부분을 개구시키기 위해, 상기 산화막(35)상에 감광막물질을 도포한후 이를 포토공정 및 현상공정을 거쳐 식각공정을 진행하여 제1감광막패턴(37)을 형성한다.
그다음, 도 5에 도시된 바와같이, 상기 제1감광막패턴(37)을 포토마스크로 상기 산화막(35)을 선택적으로 패터닝하여 트렌치(39)를 형성한후 제1감광막 패턴 (37)을 제거한다. 이때, 상기 산화막(35) 식각시에 상기 저농도영역(33)까지 식각을 진행한다.
이어서, 도 6에 도시된 바와같이, 상기 트렌치(39)를 포함한 전체 구조의 상면에 게이트산화막(41)과 폴리실리콘층(43)을 차례로 증착하여 상기 트렌치(39)를 매립한다.
그다음, 도 7에 도시된 바와같이, 상기 폴리실리콘층(43)상에 감광막을 도포한후 이를 노광 및 현상공정을 거쳐 식각공정을 진행하여 상기 트렌치(39) 윗부분에 있는 폴리실리콘층(43)부분상에만 남는 제2감광막패턴(45)을 형성한다. 이때, 상기 제2감광막패턴(45)은 폴리실리콘층과 산화막을 식각하기 위한 것이며, 이 감광막패턴의 CD는 나중에 트랜지스터의 LDD 구조를 형성하기 위해 중요한 역할을 한다. 포토마스크인 감광막패턴(45)의 CD는 LDD 구조를 형성할 수 있을 정도의 CD로 패터닝한다.
이어서, 도 8에 도시된 바와같이, 상기 제2감광막패턴(45)을 마스크로 상기 폴리실리콘층(43)과 산화막(35)을 순차적으로 식각한다. 이때, 이 형태는 트랜지스 터의 LDD 구조를 만들기 위한 것으로 기존의 폴리실리콘층패턴옆의 산화막스페이서를 형성하는 단계와 비슷하다고 볼 수가 있다. 또한, 이렇게 하므로써 콘택 식각을 진행하여도 폴리실리콘층 상부 CD가 크기 때문에 미스 콘택(miss-contact)이 발생하지 않는다.
그리고, 산하막 두께를 폴리게이트의 1/2 이하의 두께로 되어 있다면 원하지 않는 캐패시터가 발생할 수가 있기 때문에 1/2 이상의 산화막을 증착한 것이다.
그다음, 도 9에 도시된 바와같이, P+ 또는 N+ 이온을 주입하여 고농도영역 (47)을 형성한다. 이때, 상기 이온주입은 도 2에서 이온주입했던 N- 또는 P- 보다 깊게 이온주입시킨다.
이어서, 도 10에 도시된 바와같이, 열처리 공정을 진행하여 이온주입한 것을 확산시켜 트랜지스터 공정을 완료한다.
그다음, 도 11에 도시된 바와같이, 전체 구조의 상면에 층간절연막(49)을 증착한후 듀얼다마신 공정을 통해 콘택홀(미도시)과 트렌치(미도시)를 형성한후 그 내부에 금속막, 예를들어 Al 또는 Cu 등의 금속물질을 증착하여 금속배선((51)을 형성한다. 또한, 상기 금속배선(51)은 일반적인 금속배선 공정, 즉 콘택플러그를 이용하여 형성할 수도 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 종래의 트랜지스터 형성방법과는 다른 형태를 갖고 있으며 0.13 μm 기술이하의 고집적 반도체소자에서 폴리실리콘 크기(트랜지스터 형성시의 폴리실리콘)가 작 아지고, 채널길이를 작게 하여 트랜지스터의 속도를 증가시킨다.
또한, 본 발명은 폴리실리콘을 정의하는 것이 아니라 산화막을 증착한 다음 산화막 트렌치를 형성하여 폴리실리콘을 증착하는 방식으로 한다 (폴리실리콘 증착시 스텝 커버리지가 좋기 때문에 산화막트렌치형성후 폴리실리콘을 증착함).
그리고, 폴리실리콘층 상부의 CD를 증가시켜 LDD 구조를 형성하였기 때문에 콘택식각 진행시에 콘택 FICD 및 오버레이 마진을 확보할 수가 있게 된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (3)
- 반도체기판내에 저농도이온주입영역을 형성하는 단계;상기 반도체기판상에 절연막을 형성한후 상기 절연막내에 트렌치를 형성하는 단계;상기 트렌치를 포함한 절연막상에 게이트절연막과 도전막을 적층하는 단계;상기 트렌치의 상부에 덮여 있는 도전막과 게이트절연막 및 절연막을 선택적으로 패터닝하는 단계; 및상기 패터닝된 도전막의 양측아래의 반도체기판내에 고농도영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 저농도영역형성후 전체 구조의 상면에 층간절연막을 형성하고 이어 듀얼 다마신공정을 통해 콘택 및 트렌치를 형성한후 그 내부에 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 절연막 두께는 도전막의 두께의 약 1/2 정도의 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
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