KR100280539B1 - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치 제조방법에 관한 것으로, 종래 반도체 장치 제조방법은 제조공정이 복잡하고, 산화막 측벽을 형성하는 과정에서 기판에 손상을 주어 누설전류가 발생되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 필드산화막이 형성된 기판의 상부에 게이트산화막, 제 1다결정실리콘, 유전막, 제 2다결정실리콘을 순차적으로 증착하고, 상기 제 2다결정실리콘을 패터닝하여 상기 필드산화막의 상부영역에 커패시터 상부전극을 형성함과 아울러 기판의 중앙상부에 더미게이트패턴을 형성하는 단계와; 불순물 이온주입을 통해 상기 더미게이트패턴의 측면 기판 하부영역에 저농도 소스 및 드레인을 형성하는 단계와; 상기 커패시터 상부전극 및 더미게이트패턴의 측면에 산화막 측벽을 형성하고, 사진식각공정을 통해 유전막과 제 1다결정실리콘을 식각하여 상기 측벽이 형성된 커패시터 상부전극 및 그 측면의 측벽 하부에 위치하는 유전막과 커패시터 하부전극을 형성함과 아울러 상기 더미게이트패턴을 제거하고, 그 하부에 게이트전극을 형성하는 단계를 포함하여 공정단계를 단순화함으로써 제조비용을 절감하는 효과와 아울러 더미게이트 패턴을 이용하여 LDD구조의 소스 및 드레인 형성을 위한 측벽을 기판에 접촉되지 않고, 게이트의 상부에 위치하도록 형성함으로써, 식각에 의한 기판의 손상을 방지하여 반도체 장치의 특성이 열화되는 것을 방지하는 효과가 있다.

Description

반도체 장치 제조방법
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 커패시터의 하부전극과 모스 트랜지스터의 게이트를 동시에 형성함과 아울러 상기 커패시터의 상부전극과 게이트의 상부에 더미 패턴을 형성한 후, 이후의 공정에서 게이트 상부의 더미 패턴을 제거하여 제조공정을 단순화하는데 적당하도록 한 반도체 장치 제조방법에 관한 것이다.
일반적으로, 커패시터와 모스 트랜지스터를 포함하는 반도체 장치에서, 커패시터는 집적도향상을 위해 필드산화막의 상부에 형성하며, 서로 구조가 다른 커패시터와 모스 트랜지스터를 동시에 제조할 수 있어야 제조공정을 단순화할 수 있으며, 이와 같은 종래 반도체 장치의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1e는 종래 반도체 장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성한 후, 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 패드산화막(3), 다결정실리콘, 유전막을 순차적으로 증착한 다음, 상기 유전막과 다결정실리콘을 패터닝하여 상기 필드산화막(2)의 상부에 적층된 커패시터 하부전극(4)과 유전막(5)을 형성하는 단계(도1a)와; 상기 구조의 상부에 다결정실리콘을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유전막(5)의 상부에 커패시터 상부전극(6)을 형성함과 아울러 기판(1)의 상부측 패드산화막(3)의 상부에 게이트전극(7)을 형성하는 단계(도1b)와; 상기 게이트전극(7) 측면 기판하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(8)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 산화막(9)을 증착하는 단계(도1d)와; 상기 산화막(9)을 건식식각하여 상기 게이트전극(7), 하부전극(4) 및 상부전극(6)의 측면에 측벽(9)을 형성한 후, 상기 게이트전극(7)의 측면에 형성한 측벽(9)의 측면 기판(1)하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(10)을 형성하는 단계(도1e)로 구성된다.
이하, 상기와 같은 종래 반도체 장치 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 사진식각공정을 통해 기판(1)에 트랜치구조를 형성한 후, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 상기 트랜치구조가 채워질 정도로 충분히 두껍게 증착하고, 그 산화막을 평탄화하여 필드산화막(2)을 형성한다.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 패드산화막(3), 다결정실리콘, 유전막을 순차적으로 증착하고, 사진식각공정을 통해 상기 유전막과 다결정실리콘을 패터닝하여 상기 형성한 필드산화막(2)의 상부에 위치하는 커패시터의 하부전극(4)과 그 커패시터 하부전극(4)의 상부에 위치하는 유전막(5)을 형성한다.
그 다음, 도1b에 도시한 바와 같이 상기 유전막(5)과 패드산화막(3)의 상부전면에 다결정실리콘을 증착하고, 사진식각공정을 통해 상기 다결정실리콘을 패터닝하여 상기 유전막(5)의 상부에 커패시터 하부전극(4) 보다 크기가 작은 커패시터의 상부전극(6)을 형성한다.
이와 동시에 상기 기판(1)의 중앙상부 영역의 패드산화막(3) 상부에 게이트전극(7)을 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 게이트전극(7)의 측면 기판(1) 하부에 불순물 이온을 주입하여 저농도 소스 및 드레인(8)을 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 게이트전극(7)이 형성된 패드산화막(3)의 상부전면과 상기 하부전극(4), 유전막(5), 상부전극(6)이 형성된 필드산화막(2)의 상부전면에 산화막(9)을 증착한다.
그 다음, 도1e에 도시한 바와 같이 상기 산화막(9)을 건식식각하여 상기 게이트전극(7)의 측면에 LDD구조의 소스 및 드레인 형성을 위한 측벽(9)을 형성한다. 이때, 상기 커패시터의 하부전극(4)과 상부전극(6)의 측면에도 측벽(9)이 형성된다.
그 다음, 상기 게이트전극(7)의 측면에 형성된 측벽(9)의 측면 기판(1) 하부에 고농도 불순물 이온을 주입하여 고농도 소스 및 드레인(10)을 형성하게 된다.
이와 같은 과정에서, 상기 산화막(9)을 건식식각할 때 상기 게이트전극(7)의 측면 기판(1)하부에 형성된 저농도 소스 및 드래인(8)의 상부측에 손상을 줄수 있으며, 이와 같이 손상이 발생하는 경우, 고농도 소스 및 드레인(10)을 형성한 후, 금속배선을 형성할 때 그 금속배선과 고농도 소스 및 드레인(10)의 접합특성이 저하될 수 있으며, 누설전류가 발생할 수 있다.
상기한 바와 같이 종래 반도체 장치 제조방법은 제조공정이 복잡하고, 산화막 측벽을 형성하는 과정에서 기판에 손상을 주어 누설전류가 발생되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 커패시터와 모스 트랜지스터를 포함하는 반도체장치의 공정을 단순화하고, 모스 트랜지스터 게이트측벽을 형성하는 과정에서 기판이 손상됨을 방지할 수 있는 반도체 장치 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1e는 종래 반도체 장치의 제조공정 수순단면도.
도2a 내지 도2e는 본 발명 반도체 장치의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
11:기판 12:필드산화막
13:게이트산화막 14,16:다결정실리콘
15:유전막 17:상부전극
18:더미게이트 19:저농도 소스 및 드레인
20:측벽 21:하부전극
22:게이트전극 23:고농도 소스 및 드레인
상기와 같은 목적은 필드산화막이 형성된 기판의 상부에 게이트산화막, 제 1다결정실리콘, 유전막, 제 2다결정실리콘을 순차적으로 증착하고, 상기 제 2다결정실리콘을 패터닝하여 상기 필드산화막의 상부영역에 커패시터 상부전극을 형성함과 아울러 기판의 중앙상부에 더미게이트패턴을 형성하는 상부전극 및 게이트영역 설정단계와; 불순물 이온주입을 통해 상기 더미게이트패턴의 측면 기판 하부영역에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 커패시터 상부전극 및 더미게이트패턴의 측면에 산화막 측벽을 형성하고, 사진식각공정을 통해 유전막과 제 1다결정실리콘을 식각하여 상기 측벽이 형성된 커패시터 상부전극 및 그 측면의 측벽 하부에 위치하는 유전막과 커패시터 하부전극을 형성함과 아울러 상기 더미게이트패턴을 제거하고, 그 하부에 게이트전극을 형성하는 커패시터 및 게이트전극 형성단계와; 상기 게이트의 측면 기판 하부에 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 반도체 장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(11)에 필드산화막(12)을 형성하고, 상기 필드산화막(12)이 형성된 기판(11)의 상부전면에 게이트산화막(13), 다결정실리콘(14), 유전막(15), 다결정실리콘(16)을 순차적으로 증착하는 단계(도2a)와; 사진식각공정을 통해 상기 증착된 다결정실리콘(16)을 패터닝하여 상기 필드산화막(2)의 상부측에 커패시터 상부전극(17)을 형성함과 아울러 기판(1)의 상부중앙영역 상부에 더미게이트(18)를 형성한 후, 상기 더미게이트(18)의 측면 기판(1)하부에 불순물이온을 주입하여 저농도 소스 및 드레인(19)을 형성하는 단계(도2b)와; 상기 더미게이트(18) 및 상부전극(17)의 측면에 측벽(20)을 형성하는 단계(도2c)와; 상기 상부전극(17)과 그 상부전극 측면의 측벽(20)상에 위치하는 포토레지스트(PR) 패턴을 형성하고, 그 포토레지스트(PR) 패턴 및 상기 게이트전극(17)의 측면에 형성된 측벽(20)을 식각마스크로 하는 식각공정으로, 상기 유전막(15)과 그 하부의 다결정실리콘(14)을 선택적으로 식각하여 커패시터의 유전막(15)과, 커패시터 하부전극(21)을 형성함과 아울러 상기 더미게이트(18)을 제거하고, 그 하부에 게이트전극(22)을 형성하는 단계(도2d)와; 상기 포토레지스트(PR) 패턴을 제거하고, 상기 게이트전극(22)의 측면 기판하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(23)을 형성하는 단계(도2e)로 구성된다.
이하, 상기와 같은 본 발명 반도체 장치 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(11)의 상부에 사진식각공정을 통해 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(11)의 상부전면에 산화막을 증착하고, 평탄화하여 필드산화막(12)을 형성한다.
그 다음, 상기 필드산화막(12)이 형성된 기판(1)의 상부전면에 게이트산화막(13), 다결정실리콘(14), 유전막(15), 다결정실리콘(16)을 순차적으로 증착한다.
그 다음, 도2b에 도시한 바와 같이 사진식각공정을 통해 상기 다결정실리콘(16)을 패터닝하여 커패시터의 형성위치인 상기 필드산화막(12)의 상부측에 위치하는 커패시터 상부전극(17)을 형성함과 아울러 모스 트랜지스터의 게이트 형성위치인 기판(1)의 중앙상부측에 실제 게이트의 크기보다 작은 더미게이트(18)를 형성한다.
그 다음, 상기 유전막(15), 다결정실리콘(14), 게이트산화막(13)을 이온주입 버퍼로 사용하는 이온주입공정으로 상기 더미게이트(18)의 측면 기판하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(19)을 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 상부전극(17)과 더미게이트(18)가 그 상부에 위치하는 유전막(15)의 상부전면에 산화막을 증착하고, 건식식각하여 상기 더미게이트(18)와 상부전극(17)의 측면에 측벽(20)을 형성한다.
그 다음, 도2d에 도시한 바와 같이 상기의 구조 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 상부전극(17)과 그 상부전극 측면의 측벽(20)상부 및 그 주변부에 위치하는 포토레지스트(PR) 패턴을 형성한다.
그 다음, 그 포토레지스트(PR) 패턴 및 상기 게이트전극(17)의 측면에 형성된 측벽(20)을 식각마스크로 하는 식각공정으로, 상기 유전막(15)과 그 하부의 다결정실리콘(14)을 순차적으로 식각하여 상기 포토레지스트(PR) 패턴으로 마스킹되는 커패시터의 유전막(15)과, 커패시터 하부전극(21)을 형성한다.
이때, 상기 더미게이트(18)는 상기 커패시터의 하부전극(21) 형성을 위한 다결정실리콘(14)의 식각공정에서 식각되어, 그 하부의 유전막(15)이 노출되며, 그 유전막(15)과 상기 더미게이트(18)의 측면에 형성한 측벽(20)에 의해 마스킹되는 영역의 하부에 다결정실리콘(14)을 잔존시킴으로써, 게이트전극(22)을 형성하게 된다.
그 다음, 도2e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 상기 게이트전극(22)의 측면 기판하부에 불순물 이온을 이온주입하여 고농도 소스 및 드레인(23)을 형성한다.
상기한 바와 같이 본 발명 반도체 장치 제조방법은 커패시터와 모스 트랜지스터의 게이트를 1회의 증착공정과 2회의 식각공정을 통해 형성함으로써, 공정단계를 단순화하여 제조비용을 절감하는 효과와 아울러 더미게이트 패턴을 이용하여 LDD구조의 소스 및 드레인 형성을 위한 측벽을 기판에 접촉되지 않고, 게이트의 상부에 위치하도록 형성함으로써, 식각에 의한 기판의 손상을 방지하여 반도체 장치의 특성이 열화되는 것을 방지하는 효과가 있다.

Claims (3)

  1. 필드산화막이 형성된 기판의 상부에 게이트산화막, 제 1다결정실리콘, 유전막, 제 2다결정실리콘을 순차적으로 증착하고, 상기 제 2다결정실리콘을 패터닝하여 상기 필드산화막의 상부영역에 커패시터 상부전극을 형성함과 아울러 기판의 중앙상부에 더미게이트패턴을 형성하는 상부전극 및 게이트영역 설정단계와; 불순물 이온주입을 통해 상기 더미게이트패턴의 측면 기판 하부영역에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 커패시터 상부전극 및 더미게이트패턴의 측면에 산화막 측벽을 형성하고, 사진식각공정을 통해 유전막과 제 1다결정실리콘을 식각하여 상기 측벽이 형성된 커패시터 상부전극 및 그 측면의 측벽 하부에 위치하는 유전막과 커패시터 하부전극을 형성함과 아울러 상기 더미게이트패턴을 제거하고, 그 하부에 게이트전극을 형성하는 커패시터 및 게이트전극 형성단계와; 상기 게이트의 측면 기판 하부에 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제 1항에 있어서, 상기 더미게이트패턴은 모스 트랜지스터의 게이트보다 작게 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제 1항에 있어서, 상기 커패시터 및 게이트전극 형성단계는 상기 커패시터 상부전극 및 그 상부전극의 측면에 형성한 측벽의 상부측 및 그 주변부에 위치하는 포토레지스트 패턴을 형성하는 마스크 형성단계와; 상기 포토레지스트를 식각마스크로 사용하는 식각공정을 통해 상기 유전막을 식각하여, 상기 상부전극과 그 측벽의 하부에 위치하는 커패시터 유전막을 형성하는 유전막 형성단계와; 상기 제 1다결정실리콘을 식각하여 상기 커패시터 유전막 하부에 커패시터 하부전극을 형성함과 아울러 상기 더미게이트패턴을 제거하는 커패시터 하부전극 및 게이트전극 형성단계로 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
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