KR20030001972A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 BLC(Borderless Contact) 기술을 적용한 반도체 제조 공정에서 접합 영역 측면에서의 데미지 발생을 방지할 수 있는 방법을 개시하며, 개시된 본 발명의 방법은, 액티브 영역 및 소자분리 영역을 갖는 실리콘 기판의 상기 소자분리 영역에 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막 표면의 일부 두께를 리세스(recess)하는 단계; 상기 리세스된 소자분리막 상에만 상기 실리콘 기판의 표면 보다 높게 질화막 패턴을 형성하는 단계; 상기 실리콘 기판의 액티브 영역 상에 트랜지스터를 형성하고, 상기 트랜지스터를 덮도록 상기 실리콘 기판의 전 영역 상에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부분을 선택적으로 식각하여 상기 소오스/드레인 영역의 가장자리를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, BLC(Borderless Contact) 기술을 적용한 반도체 제조 공정에서 접합 영역 측면에서의 데미지 발생을 방지하기 위한 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 셀 사이즈의 감소가 수반되고, 이러한 셀 사이즈의 감소에 의해 콘택 면적이 감소됨으로써, 콘택 마진을 확보하는데 어려움을 겪고 있다. 이에, 최근에는 BLC(Borderless Contact) 기술을 적용하여 콘택 마진을 확보하고 있다. 여기서, 상기 BLC 기술은 접합 영역과의 콘택의 형성시에 접합 영역은 물론 소자분리막의 일부를 콘택 영역으로 활용하는 기술이다.
도 2는 BLC 기술을 이용하여 형성된 종래의 반도체 소자를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 공지의 STI(Shallow Trench Isolation) 공정을 통해 반도체 기판(1)의 적소에 액티브 영역을 한정하는 소자분리막들(2)을 형성한다. 그런다음, 상기 반도체 기판(1)의 액티브 영역 상에 게이트 산화막(3) 및 스페이서(5)를 갖는 게이트 전극(4)을 형성하고, 이 게이트 전극(4)의 양측에 LDD 영역을 갖는 소오스/드레인 영역(6)을 형성한다. 이어서, 상기 결과물 상에 균일한 두께로 질화막(7)을 증착하고, 이 질화막(7) 상에 층간절연막(8)을 형성한다.
다음으로, 상기 층간절연막(8)의 일부분을 식각하고, 연이어, 상기 층간절연막(8)이 식각되어 노출된 질화막 부분을 식각하여, 소오스/드레인 영역(6)과 소자분리막(2)을 동시에 노출시키는 콘택홀을 형성하고, 그런다음, 상기 콘택홀 내에 도전막을 매립시켜 콘택 플러그, 즉, BLC(9)를 형성한다.
그리고나서, 상기 BLC(9) 및 층간절연막(8) 상에 배선용 도전막을 형성하고, 이를 패터닝하여 상기 BLC(9)와 콘택되는 배선(10)을 형성한다.
그러나, 전술한 바와 같은 종래의 반도체 제조 공정은 BLC 기술의 적용을 위해 질화막을 증착하고는 있지만, 질화막 증착시의 스트레스(Stress)를 고려할 때, 그 두께를 높게 할 수 없으며, 이 때문에, 상기 질화막이 BLC 공정시에 버퍼로서의 기능을 다하지 못함으로써, 접합 영역 측면에서의 데미지로 인해 누설 전류가 발생되는 문제점이 있다.
또한, BLC 형성을 위한 식각시에는 층간절연막과 질화막에 대한 2회의 식각 공정을 수행해야 하므로, 공정 상에서 번거롭다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, BLC 형성시에 접합 영역 측면에서의 데미지 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 BLC 형성 마진을 확보함으로써, 소자 특성의 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 BLC 형성시의 공정 상의 번거로움을 해결할 수 있는 반도체 소자의 제조방법을 제공함에 그 또 다른 목적이 있다.
도 1은 BLC(Borderless Contact) 기술이 적용된 종래의 반도체 소자를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 BLC(Borderless Contact) 기술을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 패드 산화막
13 : 패드 질화막 14 : 제1감광막 패턴
15 : 트렌치 16 : 소자분리막
17 : 질화막 18 : 제2감광막 패턴
19 : 게이트 산화막 20 : 게이트 전극
21 : 스페이서 22 : 소오스/드레인 영역
23 : 층간절연막 24 : BLC
25 : 배선
상기와 같은 목적을 달성하기 위한 본 발명의 제조방법은, 액티브 영역 및 소자분리 영역을 갖는 실리콘 기판의 상기 소자분리 영역에 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막 표면의 일부 두께를 리세스(recess)하는 단계; 상기 리세스된 소자분리막 상에만 상기 실리콘 기판의 표면 보다 높게 질화막 패턴을 형성하는 단계; 상기 실리콘 기판의 액티브 영역 상에 트랜지스터를 형성하고, 상기 트랜지스터를 덮도록 상기 실리콘 기판의 전 영역 상에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부분을 선택적으로 식각하여 상기 소오스/드레인 영역의 가장자리를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계를 포함한다.
본 발명에 따르면, 소자분리막의 표면 일부 두께를 제거하고, 제거된 부분에 질화막을 형성하기 때문에 BLC 형성에서 접합 영역 측면에서의 데미지 발생을 방지할 수 있으며, 이에 따라, 소자 특성의 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시에에 따른 BLC 기술을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브 영역 및 소자분리 영역을 갖는 실리콘 기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 차례로 형성한다. 그런다음, 상기 패드 질화막(13) 상에 상기 실리콘 기판(11)의 소자분리 영역을 노출시키는 제1감광막 패턴(14)을 형성한다. 이어서, 상기 제1감광막 패턴(14)을 마스크로하는 식각 공정으로 수행하여 노출된 패드 질화막 부분과 그 하부의 패드 산화막 부분 및 실리콘기판 부분을 차례로 식각하고, 이 결과로서, 상기 실리콘 기판(11)의 소자분리 영역에 트렌치(15)를 형성한다.
도 2b를 참조하면, 제1감광막 패턴을 제거한 상태에서, 상기 결과물 상에 트렌치가 완전히 매립되도록 산화막, 예컨데, 매립 특성이 우수한 HDP(High Density Plasma) 산화막을 증착하고, 연이어, 상기 HDP 산화막을 CMP(Chemical Mechanical Polishing) 공정으로 연마하여 상기 실리콘 기판(11)의 소자분리 영역에 트렌치형의 소자분리막(16)을 형성한다. 그런다음, 패드 질화막(13)을 마스크로하는 식각 공정을 통해서 상기 소자분리막(16) 표면의 일부 두께, 예컨데, 1,300∼1,700Å 정도를 리세스(recess)한다.
도 2c를 참조하면, 패드 질화막과 패드 산화막을 제거하고, 리세스된 소자분리막(16)을 포함한 실리콘 기판(11)의 전면 상에 후속의 BLC 공정에서 버퍼로서 사용하기 위한 질화막을 증착한다. 그런다음, 상기 질화막 상에 소자분리막(16)의 상부 부분 덮는 제2감광막 패턴(18)을 형성하고, 이어서, 상기 제2감광막 패턴(18)을 마스크로하여 상기 질화막을 식각함으로써, 상기 소자분리막(16) 상에만 상기 실리콘 기판(11)의 표면 보다 약간 높게 질화막 패턴(17)을 형성한다.
여기서, 상기 제2감광막 패턴(18)은 상기 소자분리막(16)의 형성을 위해 패드 산화막(13) 상에 형성하는 제1감광막 패턴(14)과 동일한 레티클(reticle)을 사용하여 형성하며, 특히, 상기 제1감광막 패턴(14)을 형성하기 위해 사용된 감광막이 포지티브(positive)형이므로, 상기 제2감광막 패턴(18)은 네가티브(negative)형의 감광막을 사용하여 형성한다.
도 2d를 참조하면, 제2감광막 패턴을 제거한 상태에서, 소자분리막(16)에 한정된 실리콘 기판(11)의 액티브 영역에 공지의 반도체 제조 공정을 통해 게이트 산화막(19)과 스페이서(21)를 갖는 게이트 전극(20)과 소오스/드레인 영역(22)을 포함하는 트랜지스터를 형성한다. 그런다음, 상기 트랜지스터를 덮도록, 상기 실리콘 기판(11)의 전면 상에 층간절연막(23)을 형성한다. 이어서, 상기 층간절연막(23)의 일부분을 선택적으로 식각하여 상기 소오스/드레인 영역(22)을 노출시키는 콘택홀을 형성하고, 이 콘택홀 내에 도전막을 매립시켜 콘택 플러그, 즉, BLC(24)를 형성한다.
여기서, 평면적으로 볼 때, 상기 소오스/드레인 영역(22)이 소자분리막(16) 보다 상대적으로 높은 곳에 위치하며, 아울러, 상기 소자분리막(16) 상에는 질화막 패턴(17)이 배치되어 있기 때문에, 상기 BLC(24)를 형성하기 위한 층간절연막(23)의 식각시, 상기 소오스/드레인 영역(22)의 가장자리가 노출되는 시점에서 상기 질화막 패턴(17)이 BLC 공정시의 버퍼로서의 기능을 완전하게 수행함으로써, 상기 소자분리막(16)의 식각은 일어나지 않는다.
따라서, BLC(24)의 형성에 기인해서 접합 영역, 즉, 소오스/드레인 영역(22) 측면에서의 데미지에 기인하는 누설 전류의 발생은 야기되지 않으며, 결국, 트랜지스터의 특성 저하, 더 나아가, 소자의 특성 저하는 야기되지 않는다. 또한, 종래의 BLC 형성시에는 산화막과 질화막에 대한 2회의 식각 공정이 요구되지만, 본 발명의 경우에는 산화막에 대한 식각만이 요구되므로, 종래와 비교해서 공정 상의 번거로움을 극복할 수 있게 된다.
계속해서, 상기 층간절연막(23) 상에 배선용 도전막을 형성하고, 이를 패터닝하여 상기 BLC(24)와 콘택되는 배선(25)을 형성한다.
이 후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명에 따른 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 소자분리막의 표면 일부 두께를 제거하고, 이렇게 제거된 부분에 질화막을 형성함으로써, 이 질화막이 BLC 형성시에 버퍼로서의 기능을 제대로 수행하도록 할 수 있으며, 따라서, BLC 형성시에 접합 영역 측면에서의 데미지 발생을 방지할 수 있는 바, 트랜지스터의 특성 저하는 물론 소자 특성의 저하를 방지할 수 있다. 또한, BLC 형성시에 층간절연막에 대한 식각만, 즉, 산화막에 대한 식각만 행하면 되므로, 공정 상의 번거로움도 해결할 수 있다.
결국, 본 발명의 방법을 적용할 경우, BLC 공정 마진을 확보할 수 있게 되며, 따라서, 고집적 소자의 제조에 매우 유리하게 이용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 액티브 영역 및 소자분리 영역을 갖는 실리콘 기판의 상기 소자분리 영역에 트렌치형의 소자분리막을 형성하는 단계;
    상기 소자분리막 표면의 일부 두께를 리세스(recess)하는 단계;
    상기 리세스된 소자분리막 상에만 상기 실리콘 기판의 표면 보다 높게 질화막 패턴을 형성하는 단계;
    상기 실리콘 기판의 액티브 영역 상에 트랜지스터를 형성하고, 상기 트랜지스터를 덮도록 상기 실리콘 기판의 전 영역 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 일부분을 선택적으로 식각하여 상기 소오스/드레인 영역의 가장자리를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 소자분리막의 일부 두께를 제거하는 단계는,
    1,300∼1,700Å를 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 리세스된 소자분리막 상에만 질화막 패턴을 형성하는 단계는,
    상기 리세스된 소자분리막을 포함한 실리콘 기판 상에 질화막을 형성하는 공정, 상기 질화막 상에 상기 소자분리막 상부 영역을 덮는 감광막 패턴을 형성하는 공정, 상기 감광막 패턴을 마스크로하여 상기 질화막을 식각하는 공정을 포함하며,
    상기 감광막 패턴을 형성하는 공정은 상기 소자분리막 형성을 위해 패드 산화막 상에 형성하는 감광막 패턴과 동일한 레티클을 사용하되, 네가티브(negative)형의 감광막을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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