KR100511931B1 - 반도체 메모리 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 메모리의 셀트랜지스터의 소스 및 드레인에 CoSi2를 형성하지 않음으로써, 누설전류의 발생을 억제하게 되나 셀트랜지스터의 게이트에도 CoSi2를 형성하지 않음으로써 동작속도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 메모리셀이 형성될 메모리셀영역과 반도체 메모리의 주변회로를 형성할 주변회로영역을 정의하는 단계와; 상기 메모리셀영역과 주변회로영역의 상부에 게이트산화막과 다결정실리콘 및 산화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 산화막의 일부영역을 식각하여 그 하부의 다결정실리콘을 노출시킨 후, 노출된 다결정실리콘의 상부일부를 식각하는 단계와; 상기 노출된 다결정실리콘의 식각영역 상부에 실리사이드를 형성하는 단계와; 상기 산화막을 제거하고, 노출된 다결정실리콘 및 그 하부의 게이트산화막을 패터닝하여 상기 메모리셀영역과 주변회로영역의 상부에 그 상부중앙에 실리사이드가 형성된 게이트를 형성하는 단계를 포함하여 주변회로영역의 모스 트랜지스터의 게이트와 소스 및 드레인의 상부 뿐만 아니라 메모리셀영역에 형성한 셀트랜지스터의 게이트에 CoSi2를 형성함으로써, 반도체 메모리의 동작속도를 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 메모리셀의 셀트랜지스터의 게이트와, 주변회로의 모스 트랜지스터의 게이트와 소스 및 드레인에 CoSi2를 형성하여 반도체 메모리의 동작속도를 향상시키는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 제조방법은 셀트랜지스터의 소스 및 드레인에 CoSi2를 형성할 경우 접합누설전류가 과다하게 발생하여 반도체 메모리의 리프레시 특성이 저하되기 때문에, 셀트랜지스터에는 CoSi2를 형성하지 않고, 주변회로영역의 모스 트랜지스터에만 적용하였으며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 웰(2)을 형성하고, 그 웰(2)의 측면부에 필드산화막(3)을 형성하여 메모리셀영역(10)과 주변회로영역(20)을 정의한후, 상기 메모리셀영역(10)과 주변회로영역(20)의 상부에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 포토레지스트(PR1)를 사용하는 사진식각공정으로 상기 다결정실리콘과 게이트산화막을 패터닝하여 게이트(4)를 형성하고, 그 게이트(4)의 측면 기판(1)에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(5)을 형성하는 단계(도1a)와; 상기 포토레지스트(PR1)를 제거하고, 상기 메모리셀영역(10)과 주변회로영역(20)의 상부전면에 질화막(6)을 증착하는 단계(도1b)와; 상기 질화막(6)의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기 메모리셀영역(10)의 상부측에 위치하는 포토레지스트(PR2) 패턴을 형성하고, 그 포토레지스트(PR2) 패턴을 식각마스크로 하는 식각공정으로, 상기 주변회로영역(20)의 상부에 증착된 질화막(6)을 건식식각하여 측벽(6)을 형성한 후, 불순물 이온주입을 통해 고농도 소스 및 드레인(7)을 형성하는 단계(도1c)와; 상기 포토레지스트(PR2)를 제거하고, 상기 주변회로영역(20)에 형성한 게이트(4)와 고농도 소스 및 드레인(7)의 상부에 CoSi2(8)를 형성하는 단계(도1d)로 구성된다.
이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)에 선택적인 이온주입공정을 통해 웰(2)을 형성한다. 이때, 기판(1)에는 상호 소정거리 이격되며, 서로 반대 도전형 또는 동일한 도전형의 웰(2)을 형성할 수 있다. 그 다음, 상기 웰(2)의 측면부 기판(1)에 트랜치를 형성하고, 그 트랜치에 산화막을 증착하여 필드산화막(3)을 형성하여 메모리셀영역(10)과 주변회로영역(20)을 정의한다.
그 다음, 상기 메모리셀영역(10)과 주변회로영역(20)의 상부에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 포토레지스트(PR1)를 사용하는 사진식각공정으로 상기 다결정실리콘과 게이트산화막을 패터닝하여 게이트(4)를 형성하고, 그 게이트(4)의 측면 기판(1)에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(5)을 형성한다.
그 다음, 도1b에 도시한 바와 같이 상기 포토레지스트(PR1)를 제거하고, 상기 메모리셀영역(10)과 주변회로영역(20)의 상부전면에 질화막(6)을 증착한다. 이때의 질화막(6)은 이후의 공정에서 고농도와 저농도 소스 및 드레인을 포함하는 LDD구조를 형성하기 위한 마스크로 사용됨과 아울러 CoSi2를 형성하는 마스크로 사용하게 된다.
그 다음, 도1c에 도시한 바와 같이 상기 질화막(6)의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기 메모리셀영역(10)의 상부측에 위치하는 포토레지스트(PR2) 패턴을 형성한다.
그 다음, 상기 포토레지스트(PR2) 패턴을 식각마스크로 하는 식각공정으로, 상기 주변회로영역(20)의 상부에 증착된 질화막(6)을 건식식각하여 게이트(4)의 측면에 측벽(6)을 형성한 후, 불순물 이온주입을 통해 고농도 소스 및 드레인(7)을 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 포토레지스트(PR2)를 제거하고, 상기 주변회로영역(20)에 형성한 게이트(4)와 고농도 소스 및 드레인(7)의 상부에 CoSi2(8)를 형성한다.
이후의 공정에서는 상기 질화막(6)을 제거하고, 절연층을 형성한 후, 상기 메모리셀 영역에 비트라인과 커패시터를 형성하게 된다.
그러나, 상기한 바와 같은 종래 반도체 메모리 제조방법은 메모리의 셀트랜지스터의 소스 및 드레인에 CoSi2를 형성하지 않음으로써, 누설전류의 발생을 억제하게 되나 셀트랜지스터의 게이트에도 CoSi2를 형성하지 않음으로써 동작속도가 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 셀트랜지스터의 게이트에도 선택적으로 CoSi2를 형성할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적은 기판의 상부에 메모리셀이 형성될 메모리셀영역과 반도체 메모리의 주변회로를 형성할 주변회로영역을 정의하는 단계와; 상기 메모리셀영역과 주변회로영역의 상부에 게이트산화막과 다결정실리콘 및 산화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 산화막의 일부영역을 식각하여 그 하부의 다결정실리콘을 노출시킨 후, 노출된 다결정실리콘의 상부일부를 식각하는 단계와; 상기 노출된 다결정실리콘의 식각영역 상부에 실리사이드를 형성하는 단계와; 상기 산화막을 제거하고, 노출된 다결정실리콘 및 그 하부의 게이트산화막을 패터닝하여 상기 메모리셀영역과 주변회로영역의 상부에 그 상부중앙에 실리사이드가 형성된 게이트를 형성하는 단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 웰(2)을 형성하고, 그 웰(2)의 사이에 필드산화막(3)을 형성하여, 메모리셀영역(10)과 주변회로영역(20)을 정의하고, 그 메모리셀영역(10)과 주변회로영역(20)의 상부전면에 게이트산화막과 다결정실리콘 및 산화막(9)을 순차적으로 증착한 후, 그 산화막(9)의 상부전면에 포토레지스트(PR) 패턴을 형성하고, 그 포토레지스트(PR1) 패턴을 식각마스크로 사용하는 식각공정으로 상기 산화막(9)의 일부 및 그 하부의 다결정실리콘의 상부일부를 식각하는 단계(도2a)와; 상기 포토레지스트(PR1)를 제거하고, Co를 증착하고 어닐링하여 상기 다결정실리콘의 식각영역에 CoSi2를 형성한 후, 상기 산화막(9)을 제거하는 단계(도2b)와; 상기 다결정실리콘 및 그 하부의 게이트산화막을 패터닝하여 그 상부에 CoSi2가 형성된 게이트(4)를 형성한 후, 그 게이트(4)의 측면 기판(1) 하부에 저농도 소스 및 드레인(5)을 형성하고, 그 게이트(4)와 저농도 소스 및 드레인(5)의 상부에 질화막(6)을 증착하는 단계(도2c)와; 상기 메모리셀영역(10)의 상부에 위치하는 질화막(6)의 상부에 위치하는 포토레지스트(PR2) 패턴을 형성하고, 노출된 주변회로영역(20)에 증착된 질화막(6)을 건식식각하여 상기 주변회로영역(20)에 형성된 게이트(4)의 측면에 측벽(6)을 형성한 후, 그 측벽(6)의 측면 기판 하부에 고농도 소스 및 드레인(7)을 형성하는 단계(도2d)와; 상기 고농도 소스 및 드레인(7)의 상부전면에 CoSi2(8)를 형성하고, 상기 포토레지스트(PR2) 패턴을 제거하는 단계(도2e)로 구성된다.
이하 상기와 같이 구성된 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)에 선택적 이온주입을 통해 웰(2)을 형성하고, 그 웰(2)의 사이에 트랜치구조를 형성한 후, 그 트랜치 내에 산화막을 형성하여 필드산화막(3)을 형성함으로써, 메모리셀영역(10)과 주변회로영역(20)을 정의한다.
그 다음, 상기 메모리셀영역(10)과 주변회로영역(20)의 상부전면에 게이트산화막과 다결정실리콘 및 산화막(9)을 순차적으로 증착한 후, 그 산화막(9)의 상부전면에 포토레지스트(PR) 패턴을 형성하고, 그 포토레지스트(PR1) 패턴을 식각마스크로 사용하는 식각공정으로 상기 산화막(9)의 일부 및 그 하부의 다결정실리콘의 상부일부를 식각한다. 이때, 식각되는 다결정실리콘의 상부일부는 이후의 공정에서 형성할 게이트(4)의 중앙부가 되며, 이에 따라 게이트의 상부 표면적은 확장된다.
그 다음, 도2b에 도시한 바와 같이 상기 포토레지스트(PR1)를 제거하고, Co를 증착하고 어닐링하여 상기 산화막(9)의 사이에서 노출되어 있는 다결정실리콘의 식각영역에 CoSi2(8)를 형성한다.
그 다음, 상기 증착된 Co의 잔류물을 제거하고, 상기 산화막(9)을 제거한다.
그 다음, 도2c에 도시한 바와 같이 상기 다결정실리콘 및 그 하부의 게이트산화막을 패터닝하여 그 상부에 CoSi2가 형성된 게이트(4)를 형성한 후, 그 게이트(4)의 측면 기판(1) 하부에 저농도 소스 및 드레인(5)을 형성한다.
그 다음, 상기 게이트(4)와 저농도 소스 및 드레인(5)의 상부에 질화막(6)을 증착한다.
그 다음, 도2d에 도시한 바와 같이 상기 메모리셀영역(10)의 상부에 위치하는 질화막(6)의 상부에 위치하는 포토레지스트(PR2) 패턴을 형성하고, 노출된 주변회로영역(20)에 증착된 질화막(6)을 건식식각하여 상기 주변회로영역(20)에 형성된 게이트(4)의 측면에 측벽(6)을 형성한다.
그 다음, 불순물 이온주입공정을 통해 상기 측벽(6)의 측면 기판 하부에 고농도 소스 및 드레인(7)을 형성한다.
그 다음, 도2e에 도시한 바와 같이 상기 고농도 소스 및 드레인(7)의 상부전면에 CoSi2(8)를 형성하고, 상기 포토레지스트(PR2) 패턴을 제거한다.
이와 같은 공정 후에 상기 메모리셀영역(10)에 비트라인 및 커패시터를 형성하여 메모리셀의 제조를 완료한다.
상기한 바와 같이 본 발명은 주변회로영역의 모스 트랜지스터의 게이트와 소스 및 드레인의 상부 뿐만 아니라 메모리셀영역에 형성한 셀트랜지스터의 게이트에 CoSi2를 형성함으로써, 반도체 메모리의 동작속도를 향상시키는 효과가 있다.
도1a 내지 도1d는 종래 반도체 메모리의 제조공정 수순단면도.
도2a 내지 도2e는 본 발명 반도체 메모리의 제조공정 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
1:기판2:웰
3:필드산화막4:게이트
5:저농도 소스 및 드레인6:질화막(측벽)
7:고농도 소스 및 드레인8:CoSi2
9:산화막

Claims (2)

  1. 기판의 상부에 메모리셀이 형성될 메모리셀영역과 반도체 메모리의 주변회로를 형성할 주변회로영역을 정의하는 단계와; 상기 메모리셀영역과 주변회로영역의 상부에 게이트산화막과 다결정실리콘 및 산화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 산화막의 일부영역을 식각하여 그 하부의 다결정실리콘을 노출시킨 후, 노출된 다결정실리콘의 상부일부를 식각하는 단계와; 상기 노출된 다결정실리콘의 식각영역 상부에 실리사이드를 형성하는 단계와; 상기 산화막을 제거하고, 노출된 다결정실리콘 및 그 하부의 게이트산화막을 패터닝하여 상기 메모리셀영역과 주변회로영역의 상부에 그 상부중앙에 실리사이드가 형성된 게이트를 형성하는 단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.
  2. 제 1항에 있어서, 상기 실리사이드는 CoSi2인 것을 특징으로 하는 반도체 메모리 제조방법.
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