KR20070002396A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 라인의 슈링크(shrink)를 방지하여 게이트 라인 오정렬을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 리세스 영역의 상기 반도체 기판 표면을 오픈하는 오픈부를 갖는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴을 식각 마스크로 상기 반도체 기판의 일부 두께를 식각하여 리세스를 형성하는 단계; 상기 리세스 및 상기 오픈부의 일부에 매립되는 게이트를 형성하는 단계; 및 상기 절연막 패턴을 제거하는 단계를 포함한다.
리프레시, 리세스 게이트(R-Gate), 더블 액티브 식각, 다마신
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도와 도면,
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 희생막
25 : 하드마스크 26 : 포토레지스트 패턴
27 : 폴리실리콘막 28 : 실리사이드
29 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 다마신(Damascene) 공정으로 게이트를 형성하는 반도체 소자 제조 방법에 관한 것이다.
최근, 반도체 소자가 Sub-100㎚ 이하의 수준으로 고집적화됨에 따라 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소스와 드레인의 불순물들이 측면으로 확산되는 펀치 스루(Punchthrough) 효과를 개선하고 실질적으로 소스와 드레인 사이의 거리를 넓인다.
또한, 소스/드레인 접합과 채널 형성 영역이 높아진(Elevated) 구조로 형성되어 채널 도핑에 의한 접합 누설(Junction Leakage)을 최소화할 수 있어 궁극적으로는 반도체 소자의 고집적화에 도움을 준다.
리세스 채널의 형성은 게이트 전극 형성 전에 하며 게이트 전극 하부에 리세스 채널이 형성될 수 있도록 정확한 중첩도(Overlay)가 요구된다. 리세스 채널 형성을 위한 패터닝은 라인/스페이스(Line/Space) 형태로 통상적으로 게이트 패턴의 임계 치수(Critical Demension; 'CD')보다 작은 오픈 영역의 임계 치수를 요구하므로 노광, 현상 후 포토레지스트 패턴의 크기가 크고 리세스 영역인 스페이스 영역은 30㎚∼50㎚로 적은 임계 치수를 구현하여야 한다. 현재 메모리 셀의 고집적화로 인하여 리세스 채널 형성을 위한 패터닝의 임계 치수는 점점 작아지고 있어 60㎚급 DRAM 디바이스 포토 공정에서 임계 치수를 구현하기가 힘들어지고 있다.
이는, 소자는 점점 고집적화 되어가지만, 노광 장치가 60㎚ 이하 임계 치수 의 구현이 힘든 상황이므로, 노출 범위(Exposure Latitude, 'EL') 및 초점 깊이(Depth of Focus)와 같은 점에서 원하는 값을 얻지 못하므로 공정 상의 어려움이 발생한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도와 TEM 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역 상에 STI 방법으로 소자분리막(12)을 형성하고, 리세스(R)를 형성하기 위한 리세스 마스크(도시하지 않음)를 소정 영역에 형성하고, 리세스 마스크를 식각 마스크로 반도체 기판(11)의 소정 깊이를 선택적으로 식각하여 리세스(R)를 형성한다.
이어서, 리세스 마스크는 제거하고, 리세스(R)가 형성된 반도체 기판(11)의 전면에 게이트 산화막(13)을 형성한다. 일반적으로 게이트 산화막(13)은 열산화법으로 성장시킨다.
계속해서, 게이트 산화막(13) 상에 게이트 전도막으로 폴리실리콘막(14), 실리사이드(15) 및 게이트하드마스크(16)를 적층 형성한 후, 게이트하드마스크(16) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고, 포토레지스트 패턴을 식각 베리어로 게이트하드마스크(16)를 식각한 후, 스트립한다.
이어서, 식각된 게이트하드마스크(16)을 식각베리어로 실리사이드(15), 폴리실리콘막(14), 게이트 산화막(13)을 식각하여 리세스 게이트(RG)를 형성한다.
이 때, 소자의 집적도가 높아짐에 따라 리세스 게이트(RG)도 따라서 슈링크(shrink) 되며 이에 70㎚ 이하의 리세스 게이트(RG)의 패터닝 자체의 어려움과 리 세스 게이트(RG) 슈링크(shrink)로 인해 리세스(R)와 리세스 게이트(RG) 간의 오정렬(Misalign)이 발생한다.
한편, 도 1b와 도 1c는 리세스 게이트의 오정렬에 따란 싱글 페일(Single Fail) 불량과 관련한 셀(Cell)의 전기적 해석을 나타낸 사진으로서, 비트라인 노드(BL node)의 C-할로 이온 주입에 의한 보론 농도가 리세스 게이트 바텀 코너 부근에서 더 증가하게 되고, 랜딩 플러그 콘택(LPC) 오픈 측면에서도 불리하다. 즉, 문턱 전압(Vsat, 1C-1K)가 크게 나오게 된다.
참고로, 1 Cell은 라이트 트랜지스터만 나타내고, 1K는 레프트/라이트 트랜티스터의 평균값 PCM이다. 어드레스상 라이트 트랜지스터 페일이 발생하면 Vtsat는 크고, 라이트 트랜지스터의 Vsat는 작게 나온다.
비트라인 노드의 C-할로 이온 주입에 의한 보론 농도가 리세스 게이트 바텀 코너 부근에서 더 증가하게 되면, 리세스 게이트 바텀 코너는 필드가 분산되는 지역으로 보론 농도 변화에 따라 트랜지스터의 on/off 특성이 좌우된다.
계속해서, 보론 농도가 높아진 쪽의 트랜지스터 문턱 전압의 값이 올라가고, 보론 농도가 높다는 건 그만큼 스토리지노드쪽으로 보론 확산 가능성이 높다. 그리고, 확산이 발생하지 않더라도 비트라인노드쪽의 필드가 스토리지노드쪽의 필드를 높이는 역할을 하기 때문에 리프레시에 불리하다.
또한, 문턱 전압이 높음으로써 tWR 및 PtREF 측면 모두 불리하다. DC 리세스 게이트의 경우는 ±15㎚를 벗어나면 ePT1이 어택을 받는다. NOVA 리세스 게이트의 경우도 ±15㎚를 벗어나면 ePT1이 어택을 받는다.
로트(Lot) 별 필드 센터가 평균적으로 10㎚ 쉬프트되어 있지만 최소한 리세스 게이트 ±15㎚ 이하의 관리가 필요하다.
상술한 바와 같이, 리세스와 리세스 게이트간의 오정렬로 인해, 후속 층간절연막 증착시 보이드 발생과 같은 문제점이 발생하고, 이와 같은 문제점들로 인해 소자 제조시 수율 저하 및 소자의 동작 특성이 나빠지게 된다.문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 라인의 슈링크(shrink)를 방지하여 게이트 라인 오정렬을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 리세스 영역의 상기 반도체 기판 표면을 오픈하는 오픈부를 갖는 절연막 패턴을 형성하는 단계, 상기 절연막 패턴을 식각 마스크로 상기 반도체 기판의 일부 두께를 식각하여 리세스를 형성하는 단계, 상기 리세스 및 상기 오픈부의 일부에 매립되는 게이트를 형성하는 단계, 및 상기 절연막 패턴을 제거하는 단계를 포함한다.
이와 같이 본 발명은, 반도체 기판 상에 절연막 패턴을 리세스 마스크로 사용하여 리세스를 형성한 후, 절연막 패턴을 제거하지 않고, 리세스 및 오픈부에 게이트를 형성한 후, 습식 딥 아웃 공정으로 절연막 패턴을 제거하는 것으로, 다마신 공정을 리세스 게이트 형성 방법에 적용함으로써, 리세스 게이트의 오정렬 및 게이트 패터닝에서 발생하는 공정 문제들을 해결할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역 상에 STI(Shallow Trench Isolation) 법으로 소자분리막(22)을 형성한 후, 반도체 기판(21)의 전면에 게이트 산화막(23)을 형성한다. 일반적으로 게이트 산화막(23)은 열산화법으로 형성된다.
이어서, 게이트 산화막(23) 상에 희생막(24)을 증착한다. 희생막(24)은 리세스를 형성하기 위한 마스크 역할을 하며, 후속 공정에서 제거된다. 또한, 산화막 또는 질화막 중 선택된 막을 사용하며 본 발명의 실시예에서는 산화막을 사용하였고, 1500Å∼2500Å 두께로 형성한다.
한편, 희생막(24)은 건식 식각과 습식 식각이 잘되는 SOG(Spin On Glass) 또 는 HARP(High Aspcet Ratio Process) 계열의 산화막을 증착하며 SOG /HARP 계열의 산화막이 습식 식각에 버틸 수 있는 물질일 되기 위해 어닐링(Annealing)을 진행하는데, 이 때 온도는 500℃∼1000℃의 범위를 갖도록 조절한다.
이어서, 희생막(24) 상에 하드마스크(25)를 증착하는데 하드마스크(25)는 폴리실리콘막 및 질화막을 사용하며, 하드마스크(25)의 소정 영역 상에 포토레지스트 패턴(26)을 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(26)을 식각 마스크로 하드마스크(25)를 식각한 후, 포토레지스트 패턴(26)을 스트립한다.
이어서, 식각된 하드마스크(25)를 식각 마스크로 희생막(24)을 식각하여 희생막 패턴(24a)을 형성하고, 계속해서 반도체 기판(21)을 식각하여 리세스(R)를 형성한다.
이어서, 결과물의 전면에 습식 식각 또는 세정을 실시하여 식각된 희생막 패턴(24a)의 양측면을 식각하여 그 폭(A)을 넓혀준다. 이는 유효 채널 길이를 증가시켜 소자의 리프레시 특성을 개선하기 위함이며, 그 증가된 폭(A)이 리세스(R) 폭과 동일해도 무방하다. 따라서, 후속 공정(도 2i)에서 형성되는 리세스 게이트 폭은 리세스(R) 폭과 같거나 넓게 형성할 수 있다.
한편, 습식 식각시 습식 용액의 성분비는 HFx : NHF4y : H2Oz 가 혼합된 용액을 사용하며, x(1~2) : y(4~6) : z(100~500) 과 같은 비율을 갖으며, 식각 시간은 1분~5분 동안 진행한다.
도 2c에 도시된 바와 같이, 열산화를 실시하여 리세스(R) 표면에 게이트 산화막을 성장시킨다. 이 때, 이미 형성된 게이트 산화막(23a)과 같은 물질이므로 도면 상에 따로 도면 부호를 표시하지는 않는다.
이어서, 리세스(R)를 포함하는 전면에 리세스 게이트의 제 1 전도막으로 폴리실리콘막(27)을 증착한다. 이 때, 폴리실리콘막(27)은 희생막 패턴(24a)의 측면에는 거의 증착되지 않으며 희생막 패턴(24a)의 상부에도 리세스(R)에 증착된 두께에 비해 적은 두께가 증착되도록 한다.
도 2d에 도시된 바와 같이, 마스크를 사용하지 않는 에치백(Etch Back) 공정을 실시하여 희생막 패턴(24a) 상부에 증착된 폴리실리콘막(27)을 제거하되, 이 때, 리세스에 증착된 폴리실리콘막(27a)의 일부 두께도 식각된다.
도 2e에 도시된 바와 같이, 폴리실리콘막(27a)이 증착된 결과물의 전면에 리세스 게이트의 제 2 전도막으로 텅스텐 실리사이드(28)를 증착한다. 이 때, 텅스텐 실리사이드(28)는 희생막 패턴(24a)의 측면에는 거의 증착되지 않으며, 희생막 패턴(24a)의 상부에도 리세스(R)에 증착된 두께에 비해 적은 두께가 증착되도록 한다.
한편, 제 2 전도막 물질로 본 발명의 실시예에서는 텅스텐 실리사이드를 사용하였지만, 텅스텐(W), 텅스텐나이트라이드(WN), 티타늄나이트라이드(TiN), 티타늄(Ti), 몰리브데늄(Mo), 탄탈륨(Ta), 금(Au), 은(Ag)을 포함하는 그룹에서 선택된 막을 사용할 수 있다.
도 2f에 도시된 바와 같이, 마스크를 사용하지 않는 에치백 공정을 실시하여 희생막 패턴(24a) 상부에 증착된 텅스텐 실리사이드(28)을 제거하되, 리세스(R) 상부에 증착된 텅스텐 실리사이드(28a)의 일부 두께도 식각된다.
도 2g에 도시된 바와 같이, 폴리실리콘막(27a) 및 텅스텐 실리사이드(28a)가 증착된 결과물의 전면에 게이트 하드마스크(29)를 증착한다. 이 때, 게이트 하드마스크(29)는 질화막을 사용하며, 희생막 패턴(24a)의 측면에는 거의 증착되지 않으며, 희생막 패턴(24a)의 상부에도 리세스(R)에 증착된 두께에 비해 적은 두께가 증착되도록 한다.
도 2h에 도시된 바와 같이, 마스크를 사용하지 않는 에치백 공정을 실시하여 희생막 패턴(24a) 상부에 증착된 게이트 하드마스크(29)를 제거하되, 리세스(R) 상부에 증착된 게이트 하드마스크(29a)의 일부 두께도 식각된다.
도 2i에 도시된 바와 같이, 습식 딥 아웃 공정을 진행하여 희생막 패턴(24a)을 제거하고, 리세스 게이트(23a/27a/28a/29a) 공정을 마친다.
상술한 바와 같이, 리세스 게이트를 형성하되, 다마신 공정을 적용하여 70㎚ 이하의 게이트 라인 패터닝에 유리하고, 게이트 라인 슈링크로 인한 게이트와 리세스 간의 오정렬을 방지하여 게이트 저항을 감소시킬 수 있으므로, 소자의 특성을 개선한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 다마신 공정을 적용하여 70㎚ 이하의 게이트 라인 패터닝의 어려움을 해결하고, 따라서 게이트 라인 축소로 인한 게이트와 리세스 간의 오정렬을 해결할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 저항이 낮은 물질을 게이트 전도막으로 사용하면서, 게이트 라인 패터닝도 해결할 수 있으므로 게이트 라인의 높이도 낮출 수 있어, 후속 공정의 산화막 증착에 유리하며, 즉 보이드 측면에서 탁월한 효과를 얻을 수 있다.
Claims (11)
- 반도체 기판 상에 리세스 영역의 상기 반도체 기판 표면을 오픈하는 오픈부를 갖는 절연막 패턴을 형성하는 단계;상기 절연막 패턴을 식각 마스크로 상기 반도체 기판의 일부 두께를 식각하여 리세스를 형성하는 단계;상기 리세스 및 상기 오픈부의 일부에 매립되는 게이트를 형성하는 단계; 및상기 절연막 패턴을 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판 상에 상기 반도체 기판 표면을 오픈하는 홀을 갖는 절연막 패턴을 형성하는 단계는,상기 절연막 패턴을 습식 식각하여 상기 홀의 선폭을 증가시키는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 절연막 패턴은 SOG막, HARP막 또는 질화막 계열의 박막을 사용하는 반 도체 소자 제조 방법.
- 제 1 항에 있어서,상기 절연막 패턴은 상기 절연막 패턴 형성 후 어닐링하여 박막을 경화하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 어닐링은 500℃∼1000℃의 온도에서 진행하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 절연막 패턴을 습식 식각하여 상기 홀의 선폭을 증가시키는 단계는,HFx : NHF4y : H2Oz이 일정 성분비로 혼합된 용액을 사용하는 반도체 소자 제조 방법.
- 제 6 항에 있어서,상기 HFx : NHF4y : H2Oz의 일정 성분비는 x(1∼2)/y(4∼6)/z(100∼500)로 구성된 반도체 소자 제조 방법.
- 제 6 항에 있어서,상기 습식 식각은 1분∼5분 동안 진행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스 상에 게이트를 형성하는 단계는,상기 리세스 상에 게이트 전도막을 형성하는 단계와 상기 게이트 전도막을 에치백하는 단계를 번갈아 진행하는 단계;상기 리세스에 매립된 상기 게이트 전도막 상에 게이트 하드마스크를 형성하는 단계와 에치백하는 단계를 번갈아 진행하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스 상에 게이트를 형성하는 단계는,상기 리세스 상에 게이트 전도막 및 게이트 하드마스크를 순차적으로 적층 형성 한 후 에치백을 실시하는 반도체 소자 제조 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 게이트 전도막은 텅스텐실리사이드, 텅스텐막, 텅스텐질화막, 티타늄나이트라이드, 티타늄, 몰리브데늄, 탄탈륨, 금, 은과 같은 그룹에서 선택된 단일 또는 혼합 구조를 사용하는 반도체 소자 제조 방법.
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