KR20050122110A - 반도체 소자의 게이트 형성방법 - Google Patents

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Abstract

본 발명은 게이트 형성시 마스크 패턴의 오정렬로 인한 게이트 손실을 방지할 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판에 소정 깊이의 리세스를 형성하는 단계; 상기 리세스가 형성된 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막 상에 후속의 CMP 공정에서 최종적으로 남길 폴리실리콘막의 두께보다 높은 위치에 밸리(Valley)가 위치하도록 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 표면을 CMP하여 평탄화시키는 단계; 상기 평탄화 된 폴리실리콘막 상에 도전막을 형성하는 단계; 및 상기 도전막과 폴리실리콘막 및 비정질 실리콘막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 게이트 형성시 마스크 패턴의 오정렬로 인한 게이트 손실(Loss)을 방지할 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(Channel Length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라 종래 트랜지스터 구조에서는 트랜지스터의 문턱전압(Threshold Voltage)이 급격히 낮아지는 단채널 현상(Short Channel Effect)이 발생되는 문제점이 있다. 상기와 같은 문제점을 해결하기 위해 실리콘 기판에 홈을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하려는 시도가 진행되어 왔다.
또한, 디램(DRAM)에서는 소자의 집적도가 증가함에 따라 과다한 이온주입에 의한 전계(Electric Field)증가 현상으로 접합누설전류(Junction Leakage)가 증가하여 데이타 리텐션 시간(Data Retention Time)이 감소되는 치명적인 문제점이 발생하게 된다. 이러한 문제점을 해결하기 위한 방법으로, 실리콘 기판에 소정 깊이의 리세스를 형성한 후에 셀 트랜지스터를 형성하는 방법이 있다. 상기 방법은 접합누설전류를 감소시켜 데이타 리텐션 시간을 증가시킬 수 있다.
한편, 반도체 소자의 집적도가 증가됨에 따라 게이트 전극으로 저항이 매우 낮은 물질이 요구되고 있다. 저저항 전극의 대표적인 예로 WSix, WN, TiN, W 등이 있으며, 통상적으로 이들 물징으로 폴리실리콘막 상에 증착하여 게이트 전극의 전체저항을 낮출 수 있다.
도 1은 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(1)을 소정 깊이로 리세스(Recess)한 후에 게이트절연막(2)을 형성한다. 그 다음, 상기 게이트절연막(2) 상에 폴리실리콘막(3)을 형성하고, 상기 폴리실리콘막(3) 상에 텅스텐실리사이드막(4)을 증착한다. 이어서, 상기 텅스텐 실리사이드막(4)과 폴리실리콘막(3)을 선택적으로 식각하여 게이트(5)를 형성한다.
그러나, 도 2에 도시된 바와 같이, 게이트를 형성하기 위한 마스크 패턴의 오정렬(Misalignment)로 인해 식각시 폴리실리콘막에 손실(Loss : A)이 발생하게 된다. 이로 인해 게이트의 저항이 증가되는 문제점이 발생하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트 형성시 마스크 패턴의 오정렬로 인한 게이트 손실을 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판에 소정 깊이의 리세스를 형성하는 단계; 상기 리세스가 형성된 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막 상에 후속의 CMP 공정에서 최종적으로 남길 폴리실리콘막의 두께보다 높은 위치에 밸리(Valley)가 위치하도록 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 표면을 CMP하여 평탄화시키는 단계; 상기 평탄화 된 폴리실리콘막 상에 도전막을 형성하는 단계; 및 상기 도전막과 폴리실리콘막 및 비정질 실리콘막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 리세스는 1000∼2500Å 깊이로 형성하는 것을 특징으로 한다.
상기 비정질 실리콘막은 리세스 깊이보다 높게 1.1∼1.3배로 형성하는 것을 특징으로 한다.
상기 도전막은 WSix, WN, TiN, W로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
먼저, 본 발명의 기술적 원리를 살펴보면, 본 발명은 게이트 형성시 마스크 패턴의 오정렬로 인한 게이트 손실이 발생하는 종래 공정과 달리, 기판을 소정 깊이로 리세스 한 후에 게이트 절연막/비정질 실리콘막/폴리실리콘막/저저항 게이트 물질의 적층 구조로 이루어지는 게이트를 형성함으로써 게이트 손실을 방지할 수 있고, 게이트 저항을 감소시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(11)을 소정 깊이의 리세스를 형성한다. 이어서, 상기 리세스가 형성된 기판 상에 게이트 절연막(12)을 형성한다. 이때, 상기 리세스 깊이는 1000∼2500Å로 형성한다. 그 다음, 상기 게이트 절연막(12) 상에 비정질 실리콘막(Amorphous Si : 13)을 형성한다. 이때, 상기 비정질 실리콘막(13)은 리세스 깊이보다 높게 1.1∼1.3배로 형성한다.
도 3b에 도시된 바와 같이, 상기 비정질 실리콘막(13) 상에 폴리실리콘막(14)을 형성한다. 이때, 상기 폴리실리콘막(14)을 후속의 CMP 공정에서 최종적으로 남길 폴리실리콘막의 두께보다 높은 위치에 밸리(Valley : B)가 위치하도록 형성한다.
도 3c에 도시된 바와 같이, 상기 폴리실리콘막(14) 표면을 CMP하여 밸리(B)를 제거함으로써 폴리실리콘막(14) 표면을 평탄화시킨다. 이어서, 상기 평탄화 된 폴리실리콘막(14) 상에 저저항 게이트 물질인 텅스텐 실리사이드막(15)을 증착한다. 이때, 상기 저저항 게이트 물질은 WSix, WN, TiN, W로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다.
도 3d에 도시된 바와 같이, 상기 텅스텐 실리사이드막(15)과 폴리실리콘막(14) 및 비정질 실리콘막(13)을 선택적으로 식각하여 게이트(16)를 형성한다.
전술한 바와 같이, 본 발명은 기판을 소정 깊이로 리세스 한 후에 게이트 절연막/비정질 실리콘막/폴리실리콘막/저저항 게이트 물질의 적층 구조로 이루어지는 게이트를 형성함으로써 게이트 형성시 마스크 패턴의 오정렬로 인한 게이트 손실을 방지할 수 있고, 게이트 저항을 감소시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 게이트 절연막/비정질 실리콘막/폴리실리콘막/저저항 게이트 물질의 적층 구조로 이루어지는 게이트를 형성함으로써 게이트 형성시 마스크 패턴의 오정렬로 인한 게이트 손실을 방지할 수 있고, 게이트 저항을 감소시킬 수 있다.
도 1은 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 반도체 소자의 게이트 형성방법의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 13 : 게이트 절연막
13 : 비정질 실리콘막 14 : 폴리실리콘막
15 : 텅스텐 실리사이드막 16 : 게이트

Claims (4)

  1. 반도체 기판에 소정 깊이의 리세스를 형성하는 단계;
    상기 리세스가 형성된 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막 상에 후속의 CMP 공정에서 최종적으로 남길 폴리실리콘막의 두께보다 높은 위치에 밸리(Valley)가 위치하도록 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 표면을 CMP하여 평탄화시키는 단계;
    상기 평탄화 된 폴리실리콘막 상에 도전막을 형성하는 단계; 및
    상기 도전막과 폴리실리콘막 및 비정질 실리콘막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 리세스는 1000∼2500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 비정질 실리콘막은 리세스 깊이보다 높게 1.1∼1.3배로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 도전막은 WSix, WN, TiN, W로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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KR100811386B1 (ko) * 2007-03-15 2008-03-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

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