KR100680965B1 - 반도체 소자의 리세스 게이트 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 14
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000004888 barrier function Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Abstract
본 발명은 반도체 소자의 리세스 게이트 형성방법을 개시한다. 개시된 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 마련하는 단계와, 상기 기판 상에 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계와, 상기 리세스 마스크를 이용해서 노출된 기판 영역을 식각하여 홈을 형성하는 단계와, 상기 홈 표면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막을 포함한 홈 상에 게이트 물질을 리세스 마스크 높이까지 매립시키는 단계 및 상기 리세스 마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 리세스 마스크를 이용한 한번의 마스크 공정으로 홈 형성과 게이트 형성을 수행함으로서 홈과 게이트의 오정렬을 방지하여 게이트 리닝을 방지할 수 있다. 따라서, 셀의 문턱전압 마진을 확보 할 수 있으며 우수한 리프레쉬 특성을 가질 수 있는 등 소자 특성을 획기적으로 개선할 수 있다.
또한, 게이트 형성시 두번의 마스크 공정을 한번으로 수행함으로서 생산원가 절감 효과를 가질 수 있다.
Description
도 1a 내지 도 1c는 종래의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명에 따른 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 반도체기판 12: 소자분리막
13: 버퍼질화막 14: 산화막
15: 리세스 마스크 16: 홈
17: 게이트 산화막 18: 게이트 폴리실리콘막
19: 게이트 텅스텐실리사이드막 20: 게이트 하드마스크막
21: 게이트
본 발명은 반도체 소자의 리세스 게이트 형성방법에 관한 것으로, 보다 상세 하게는, 게이트의 리닝(leaning) 현상을 방지하기 위한 반도체 소자의 리세스 게이트 형성방법에 관한 것이다.
최근 개발되고 있는 반도체 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하는 문턱전압(Vt) 마진 및 리프레쉬(refresh) 특성등 여러가지 셀 소자 특성의저하가 발생되고 있다. 또한, 반도체기판의 도핑 농도 증가로 인한 전계(Electric field) 증가에 따른 접합 누설 전류 증가 현상으로 인해 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조로는 리프레쉬 특성을 향상시키는 데 그 한계점에 이르렀다.
따라서, 이를 극복하기 위해 최근들어 반도체기판을 식각하여 홈을 형성한 후, 상기 홈 상에 게이트를 형성하는 리세스 게이트를 갖는 반도체 소자에 대한 연구가 활발하게 진행되고 있다.
여기서, 현재 수행되고 있는 리세스 게이트 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 액티브영역 및 필드영역을 갖는 반도체기판(1)에 액티브영역을 한정하는 소자분리막(2)을 형성한다.
다음으로, 상기 기판(1) 상에 리세스 게이트를 형성하기 위한 식각장벽막으로서 산화막(3)과 하드마스크 폴리실리콘막(4)을 차례로 형성한 후, 홈 마스크 공정을 통해 하드마스크 폴리실리콘막(4) 및 산화막(3)을 차례로 식각하여 기판(1) 액티브영역의 게이트 형성 영역을 노출시킨다.
도 1b 참조하면, 상기 노출된 기판(1)을 식각하여 홈을 형성한다.
다음으로, 상기 하드마스크 폴리실리콘막 및 산화막이 차례로 제거한 후, 기판 결과물 상에 게이트산화막(5), 폴리실리콘막(6), 텅스텐실리사이드막(7) 및 하드마스크 질화막(8)을 차례로 증착한다.
도 1c를 참조하면, 상기 하드마스크 질화막(8), 텅스텐실리사이드막(7), 폴리실리콘막(6) 및 게이트 산화막(5)을 게이트 마스크 공정을 통해 차례로 식각하여 리세스 게이트를 형성한다.
그러나, 전술한 바와 같은 종래의 리세스 게이트 형성방법은 다음과 같은 문제점이 있다.
게이트 형성시 구조적인 가장 큰 문제점은 게이트 리닝(leaning) 발생이다. 이러한 현상은 홈을 형성을 위한 마스크 공정과 게이트 형성을 위한 마스크 공정간의 오정렬에 의해서 홈 부분과 게이트가 형성된 부분의 오정렬이 발생할 경우, 후속 게이트 측벽 산화막을 실시하면 열에 의해서 게이트 텅스텐실리사이막에 발생하는 틈(seam)을 중심으로 게이트 텅스텐실리사이드막의 팽창 정도가 달라서 결국 게이트 라인의 리닝이 발생한다.
따라서, 게이트 리닝이 발생할 경우, 후속 형성되는 게이트 스페이서 두께가 소오스/드레인 쪽이 서로 달라 트랜지스터 특성에 심각한 악영향을 미치며, 오른쪽 단위 셀과 왼쪽 단위 셀의 문턱전압이 틀려지게 되며 랜딩 플러그 콘택 형성될 부분의 면적이 달라지게 되어서 한쪽의 콘택저항이 증가하는 문제점이 발생한다. 또한, 누설전류는 반대의 경향을 보이는 문제점이 발생하여 셀의 특성을 약화시킨다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트 리닝을 방지할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 그 목적이 있다.
또한, 게이트 형성시 두번의 마스크 공정을 한번으로 수행함으로서 생산원가 절감 효과를 가질 수 있는 반도체 소자의 리세스 게이트 형성방법에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 마련하는 단계; 상기 기판 상에 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계; 상기 리세스 마스크를 이용해서 노출된 기판 영역을 식각하여 홈을 형성하는 단계; 상기 홈 표면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 홈 상에 게이트 물질을 리세스 마스크 높이까지 매립시키는 단계; 및 상기 리세스 마스크를 제거하는 단계;를 포함하는 반도체 소자의 리세스 게이트 형성방법을 제공한다.
여기서, 상기 리세스 마스크는 버퍼질화막과 산화막의 적층막으로 이루어지며, 상기 버퍼질화막은 50∼2000Å 두께로 형성한다.
상기 홈은 300∼3000Å 깊이로 형성한다.
상기 홈 내에 게이트 물질을 매립시키는 단계는, 상기 홈을 포함한 리세스 마스크 상에 게이트 폴리실리콘막을 증착하는 공정과, 상기 리세스 마스크 보다 낮은 높이로 잔류되게 게이트 폴리실리콘막을 식각하는 공정과, 상기 잔류된 게이트 폴리실리콘막을 포함한 리세스 마스크 상에 게이트 텅스텐실리사이드막을 증착하는 공정과, 상기 리세스 마스크 보다 낮은 높이로 잔류되게 게이트 텅스텐실리사이드막을 식각하는 공정과, 상기 잔류된 게이트 텅스텐실리사이드막을 포함한 리세스 마스크 상에 게이트 하드마스크막을 증착하는 공정과, 상기 리세스 마스크와 동일 높이로 잔류되게 게이트 하드마스크막을 식각하는 공정으로 구성하도록 한다.
상기 게이트 물질 식각 공정은 에치백 또는 습식식각으로 수행한다.
상기 게이트 물질 증착 후, 그리고 게이트 물질 식각 공정 전, 게이트 물질을 평탄화 하는 공정을 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 2d는 본 발명에 따른 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 액티브영역을 한정하는 소자분리막(12)이 구비된 반도체기판(11) 상에 게이트 형성 영역을 노출시키는 리세스 마스크(15)를 형성한다.
여기서, 상기 리세스 마스크(15)는 50∼2000Å 두께의 버퍼질화막(13)과 산화막(14)의 적층막으로 이루어진다.
도 2b를 참조하면, 상기 리세스 마스크(15)를 이용해서 노출된 기판(11) 영역을 식각하여 300∼3000Å 깊이로 홈(16)을 형성한다.
계속해서, 상기 홈 표면에 게이트 산화막(17)을 형성한다.
도 2c를 참조하면, 상기 게이트 산화막(17)을 포함한 홈(16) 상에 게이트 물질을 리세스 마스크(15) 높이까지 매립시킨다.
여기서, 상기 홈(16) 내에 게이트 물질을 매립시키는 단계는, 홈(16)을 포함한 리세스 마스크(15) 상에 게이트 폴리실리콘막(18)을 400∼5000Å 두께로 증착한 후, 상기 폴리실리콘막(18)을 평탄화 시킨다음, 상기 리세스 마스크(15) 보다 낮은 높이로 잔류되게 게이트 폴리실리콘막(18)을 식각한다.
다음으로, 상기 잔류된 게이트 폴리실리콘막(18)을 포함한 리세스 마스크(15) 상에 게이트 텅스텐실리사이드막(19)을 400∼5000Å 두께로 증착한 후, 상기 텅스텐실리사이드막(19)을 평탄화 시킨다음, 상기 리세스 마스크(15) 보다 낮은 높이로 잔류되게 게이트 텅스텐실리사이드막(19)을 식각한다.
이어서, 상기 잔류된 게이트 텅스텐실리사이드막(19)을 포함한 리세스 마스크(15) 상에 게이트 하드마스크막(20)을 400∼5000Å 두께로 증착한 후, 상기 게이트 하드마스크막(20)을 평탄화 시킨다음, 리세스 마스크(15)와 동일 높이로 잔류되게 게이트 하드마스크막(20)을 식각한다.
여기서, 상기 게이트 물질 식각 공정은, 에치백 또는 습식식각으로 수행한다.
도 2d를 참조하면, 상기 리세스 마스크를 제거하여 홈 내에 게이트(21)를 형성한다.
여기서, 본 발명은 리세스 마스크를 이용한 한번의 마스크 공정으로 홈 형성과 게이트 형성을 수행함으로서 홈과 게이트의 오정렬을 방지하여 게이트 리닝을 방지할 수 있다.
이상에서와 같이, 본 발명은 게이트 형성시 한번의 마스크 공정으로 홈 형성 및 게이트 형성을 수행함으로써, 홈과 게이트의 오정렬을 방지하여 게이트 리닝을 방지할 수 있다. 따라서, 셀의 문턱전압 마진을 확보 할 수 있으며 우수한 리프레쉬 특성을 가질 수 있는 등 소자 특성을 획기적으로 개선할 수 있다.
또한, 게이트 형성시 두번의 마스크 공정을 한번으로 수행함으로서 생산원가 절감 효과를 가질 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
Claims (7)
- 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 마련하는 단계;상기 기판 상에 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계;상기 리세스 마스크를 이용해서 노출된 기판 영역을 식각하여 홈을 형성하는 단계;상기 홈 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막을 포함한 홈 상에 게이트 물질을 리세스 마스크 높이까지 매립시키는 단계; 및상기 리세스 마스크를 제거하는 단계;를 포함하는 것을 특징으로 반도체 소자의 리세스 게이트 형성방법.
- 제 1 항에 있어서, 상기 리세스 마스크는 버퍼질화막과 산화막의 적층막으로 이루어진 것을 특징으로 반도체 소자의 리세스 게이트 형성방법.
- 제 2 항에 있어서, 상기 버퍼질화막은 50∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
- 제 1 항에 있어서, 상기 홈은 300∼3000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
- 제 1 항에 있어서, 상기 홈 내에 게이트 물질을 매립시키는 단계는,상기 홈을 포함한 리세스 마스크 상에 게이트 폴리실리콘막을 증착하는 공정과,상기 리세스 마스크 보다 낮은 높이로 잔류되게 게이트 폴리실리콘막을 식각하는 공정과,상기 잔류된 게이트 폴리실리콘막을 포함한 리세스 마스크 상에 게이트 텅스텐실리사이드막을 증착하는 공정과,상기 리세스 마스크 보다 낮은 높이로 잔류되게 게이트 텅스텐실리사이드막을 식각하는 공정과,상기 잔류된 게이트 텅스텐실리사이드막을 포함한 리세스 마스크 상에 게이트 하드마스크 질화막을 증착하는 공정과,상기 리세스 마스크와 동일 높이로 잔류되게 게이트 하드마스크막을 식각하는 공정으로 구성되는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
- 제 5 항에 있어서, 상기 게이트 물질 식각 공정은 에치백 또는 습식식각으로 수행하는 것을 특징으로 반도체 소자의 리세스 게이트 형성방법.
- 제 5 항에 있어서, 상기 게이트 물질을 매립하는 단계에서, 게이트 물질 증 착 후, 그리고 게이트 물질 식각 공정 전, 게이트 물질을 평탄화 하는 공정을 더 포함하는 것을 특징으로 반도체 소자의 리세스 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058172A KR100680965B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 리세스 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058172A KR100680965B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 리세스 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070002577A KR20070002577A (ko) | 2007-01-05 |
| KR100680965B1 true KR100680965B1 (ko) | 2007-02-09 |
Family
ID=37869546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058172A KR100680965B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 리세스 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100680965B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100934815B1 (ko) * | 2007-06-29 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050052643A (ko) * | 2003-11-28 | 2005-06-03 | 삼성전자주식회사 | 리세스 채널을 갖는 트랜지스터 형성방법 |
-
2005
- 2005-06-30 KR KR1020050058172A patent/KR100680965B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050052643A (ko) * | 2003-11-28 | 2005-06-03 | 삼성전자주식회사 | 리세스 채널을 갖는 트랜지스터 형성방법 |
Non-Patent Citations (1)
| Title |
|---|
| 1020050052643 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070002577A (ko) | 2007-01-05 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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